半導體器件及其制造方法
【專利摘要】本發(fā)明提供了一種集成電路（IC）器件及其制造方法。該方法包括提供包括襯底的前體，襯底具有第一和第二金屬氧化物半導體（MOS）區(qū)。第一和第二MOS區(qū)包括第一和第二柵極區(qū)、第一和第二半導體層堆疊件、第一和第二源極/漏極區(qū)以及第一和第二隔離區(qū)。該方法包括露出并且氧化第一半導體層堆疊件以形成第一外氧化物層和第一內(nèi)納米線，以及去除第一外氧化物層以露出第一柵極區(qū)中的第一內(nèi)納米線。第一高k/金屬柵極（HK/MG）堆疊件包裹環(huán)繞第一內(nèi)納米線。該方法包括露出并且氧化第二半導體層堆疊件以形成第二外氧化物層和第二內(nèi)納米線，以及去除第二外氧化物層以露出第二柵極區(qū)中的第二內(nèi)納米線。第二HK/MG堆疊件包裹環(huán)繞第二內(nèi)納米線。
【專利說明】半導體器件及其制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明總體涉及半導體領(lǐng)域，更具體地，涉及集成電路器件及其制造方法。
【背景技術(shù)】
[0002]半導體集成電路(IC)工業(yè)已經(jīng)經(jīng)歷了指數(shù)型增長。IC材料和設(shè)計中的技術(shù)進步已經(jīng)產(chǎn)生了多代1C，其中，每一代都具有比上一代更小并且更復雜的電路。在IC發(fā)展期間，功能密度(即，每芯片面積上的互連器件的數(shù)量)已經(jīng)普遍增加，而幾何尺寸(即，使用制造工藝可制造的最小的部件(或線))已經(jīng)減小。這種按比例縮小的工藝通常通過提高生產(chǎn)效率和降低相關(guān)成本來提供益處。
[0003]這種按比例縮小也增加了加工和制造IC的復雜性，對于這些實現(xiàn)的進步，需要在IC的加工和制造中也有類似的發(fā)展。例如，已經(jīng)引入諸如具有納米線的半導體器件的三維晶體管以替代平面晶體管。在這個領(lǐng)域中具有改進是令人期待的。
【發(fā)明內(nèi)容】
[0004]根據(jù)本發(fā)明的一個方面，提供了一種用于制造集成電路器件的方法，該方法包括:提供前體，該前體包括:襯底，具有第一金屬氧化物半導體(MOS)區(qū)和第二 MOS區(qū)；形成在第一MOS區(qū)中的第一柵極區(qū)和第一源極/漏極區(qū)，該第一柵極區(qū)包括第一半導體層堆疊件；和形成在第二 MOS區(qū)中的第二柵極區(qū)和第二源極/漏極區(qū)，該第二柵極區(qū)包括第二半導體層堆疊件；以及橫向露出第一柵極區(qū)中的第一半導體層堆疊件；氧化第一半導體層堆疊件以形成第一外氧化物層和第一內(nèi)納米線，第一內(nèi)納米線從第一源極區(qū)延伸至第一漏極區(qū)；去除第一外氧化物層以露出第一柵極區(qū)中的第一內(nèi)納米線；形成包裹環(huán)繞第一內(nèi)納米線的第一高k/金屬柵極(HK/MG)堆疊件；橫向露出第二柵極區(qū)中的第二半導體層堆疊件；氧化第二半導體層堆疊件以形成第二外氧化物層和第二內(nèi)納米線，第二內(nèi)納米線從第二源極區(qū)延伸至第二漏極區(qū)；去除第二外氧化物層以露出第二柵極區(qū)中的第二內(nèi)納米線；以及形成包裹環(huán)繞第二內(nèi)納米線的第二 HK/MG堆疊件。
[0005]優(yōu)選地，第一 MOS區(qū)是P型金屬氧化物半導體(PMOS)區(qū)，并且第一半導體層堆疊件包括交替設(shè)置在第一 MOS區(qū)中的襯底上方的一個或多個第一層以及一個或多個第二層。
[0006]優(yōu)選地，第二 MOS區(qū)是N型金屬氧化物半導體(NMOS)區(qū)，并且第二半導體層堆疊件包括設(shè)置在第二 MOS區(qū)中的襯底上方的第三層，以及設(shè)置在第三層上方的第四層。
[0007]優(yōu)選地，第一 MOS區(qū)中的第一柵極的高度低于第二 MOS區(qū)中的第二柵極的高度。
[0008]優(yōu)選地，該方法還包括:在氧化第二半導體層堆疊件中的第四層之前，去除第三層。
[0009]優(yōu)選地，第一 MOS區(qū)是NMOS區(qū)，而第二 MOS區(qū)是PMOS區(qū)。
[0010]優(yōu)選地，該方法還包括:通過使用η型摻雜劑摻雜PMOS區(qū)中的襯底的上部，形成第一抗穿通(APT)區(qū)。
[0011]優(yōu)選地，該方法還包括:通過使用P型摻雜劑摻雜NMOS區(qū)中的襯底的上部，形成第二APT 區(qū)。
[0012]優(yōu)選地，該方法還包括:在第一柵極區(qū)中的第一內(nèi)納米線下面形成第一鰭狀結(jié)構(gòu)。
[0013]優(yōu)選地，該方法還包括:在第二柵極區(qū)中的第二內(nèi)納米線下面形成第二鰭狀結(jié)構(gòu)。
[0014]優(yōu)選地，第一內(nèi)納米線包括鍺(Ge )。
[0015]優(yōu)選地，第二內(nèi)納米線包括硅(Si)。
[0016]根據(jù)本發(fā)明的另一方面，提供了一種集成電路器件，包括:襯底，具有N型金屬氧化物半導體(NMOS)區(qū)和P型金屬氧化物半導體(PMOS)區(qū)；第一柵極區(qū)和第一源極/漏極部件，通過NMOS區(qū)中的第一柵極區(qū)將第一源/漏極部件間隔開；和第二柵極區(qū)和第二源極/漏極部件，通過PMOS區(qū)中的第二柵極區(qū)將第二源極/漏極部件間隔開，其中，第一柵極區(qū)包括第一鰭狀結(jié)構(gòu)，以及位于第一鰭狀結(jié)構(gòu)上方的第一納米線，第一納米線包括第一半導體材料并且第一納米線從第一源極部件延伸至第一漏極部件。第二柵極區(qū)包括第二鰭狀結(jié)構(gòu)，以及位于第二鰭狀結(jié)構(gòu)上方的第二納米線，第二納米線包括第二半導體材料并且第二納米線從第二源極部件延伸至第二漏極部件。
[0017]優(yōu)選地，第一半導體材料包括Si。
[0018]優(yōu)選地，第二半導體材料包括SiGe。
[0019]優(yōu)選地，第一柵極區(qū)包括多個第一納米線。
[0020]優(yōu)選地，第二柵極區(qū)包括多個第二納米線。
[0021]優(yōu)選地，該器件還包括:第一高k/金屬柵極(HK/MG)堆疊件，包裹環(huán)繞第一納米線；以及第二 HK/MG堆疊件，包裹環(huán)繞第二納米線。
[0022]優(yōu)選地，NMOS區(qū)中的第一柵極的高度低于PMOS區(qū)中的第二柵極的高度。
[0023]根據(jù)本發(fā)明的又一方面，提供了一種集成電路器件，包括:襯底，包括金屬氧化物半導體(MOS)區(qū)；柵極區(qū)，設(shè)置在襯底上方；以及源極/漏極部件，通過柵極區(qū)間隔開，該柵極區(qū)包括:鰭狀結(jié)構(gòu)；和納米線，形成于鰭狀結(jié)構(gòu)上方，納米線從源極部件延伸至相應(yīng)的漏極部件，其中，納米線包括選自由Si和SiGe組成的組中的半導體材料。
【專利附圖】
【附圖說明】
[0024]結(jié)合參考附圖閱讀以下具體描述可以更好地理解本發(fā)明。應(yīng)該強調(diào)，根據(jù)工業(yè)中的標準實踐，各個部件沒有按比例繪出并且僅用于說明的目的。事實上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。
[0025]圖1是根據(jù)本發(fā)明的各個方面的制造集成電路(IC)器件中的N型金屬氧化物半導體(NMOS)區(qū)和P型金屬氧化物半導體(PMOS)區(qū)的方法的實例的流程圖。
[0026]圖2是根據(jù)本發(fā)明的一些實施例的器件前體的NMOS區(qū)和PMOS區(qū)的透視示圖。
[0027]圖3A至圖14A是根據(jù)圖1的方法構(gòu)造的IC器件的NMOS區(qū)和PMOS區(qū)在各個制造階段中沿著圖2中的線A-A截取得到的截面圖。
[0028]圖3B至圖14B是根據(jù)圖1的方法構(gòu)造的IC器件的NMOS區(qū)和PMOS區(qū)在各個制造階段中沿著圖2中的線B-B截取得到的截面圖。
【具體實施方式】
[0029]為了實現(xiàn)本發(fā)明的不同特征，本發(fā)明提供了很多不同的實施例或?qū)嵗?。下面描述了組件和布置的特定實施例以簡化本發(fā)明。當然，這些僅僅是實例而不旨在限定。例如，在下面的說明書中，第一部件形成于第二部件上方或上可包括第一部件和第二部件以直接接觸的方式形成的實施例，也可包括額外的部件形成于第一部件和第二部件之間，即第一部件和第二部件可以以不直接接觸的方式形成的實施例。此外，本發(fā)明在各個實例中可以重復參考數(shù)字和/或字母。這個重復是為了簡化和清楚的目的，其本身并不表示所論述的各個實施例和/或結(jié)構(gòu)之間的關(guān)系。
[0030]為了便于描述，諸如“在…下面”、“在…下方”、“下”、“在…上方”、“上”等空間相對位置術(shù)語在本文中可以用于描述如附圖所示的一個元件或部件與另一個(或另一些)元件或部件的關(guān)系。除了附圖中描述的方位，空間相關(guān)術(shù)語旨在包括器件在使用或操作中的不同方位。例如，如果翻轉(zhuǎn)附圖中的器件，那么描述為在其他元件或部件“下面”或“下方”的元件將調(diào)整為在其他元件或部件“上面”。因此，示例的術(shù)語“下面”可包括上面和下面的方位。另外，可調(diào)整裝置(旋轉(zhuǎn)90度或其他度數(shù))，而在此使用的空間相關(guān)描述符可同樣地作相應(yīng)的解釋。
[0031]本發(fā)明針對但不限于包括P型金屬氧化物半導體(PMOS)器件和N型金屬氧化物半導體(NMOS)器件的互補金屬氧化物半導體(CMOS)器件。下文將繼續(xù)以CMOS器件作為實例以說明本發(fā)明的各個實施例。然而，應(yīng)該理解，除了特別聲明外，本發(fā)明不應(yīng)限于特定類型的器件。也應(yīng)該理解，可在方法之前、之中和之后提供附加的步驟，并且對于方法的其他實施例，可將所描述的一些步驟替代或消除。
[0032]圖1是用于制造IC器件中的NMOS區(qū)和PMOS區(qū)的方法100的流程圖。根據(jù)本發(fā)明的各個方面，每個區(qū)都可包括納米線。圖2提供了具有NMOS區(qū)200和PMOS區(qū)300的器件前體150的實例的透視示圖。盡管附圖中所示的兩個區(qū)域200、300是分開的，但應(yīng)該理解，在本實施例中，區(qū)域可以是單個IC器件的一部分。而且，一些器件可包括一個區(qū)而不包括其他區(qū)。圖3A至圖14A是根據(jù)圖1的方法100構(gòu)造的NMOS區(qū)200和PMOS區(qū)300在各個制造階段中沿著圖2中的線A-A截取得到的截面圖。圖3B至圖14B是根據(jù)圖1的方法構(gòu)造的NMOS區(qū)200和PMOS區(qū)300在各個制造階段中沿著圖2中的線B-B截取得到的截面圖。
[0033]參見圖1和圖2，方法100開始于步驟102，提供了包括NMOS區(qū)200和/或PMOS區(qū)300的器件前體150。NMOS區(qū)200包括襯底210。PMOS區(qū)300包括襯底310。在本實施例中，襯底210和310是常用塊狀硅襯底的一部分?？蛇x地，襯底210和/或310也可包括諸如晶體結(jié)構(gòu)的硅或鍺的元素半導體。NMOS區(qū)200和/或PMOS區(qū)300也可包括化合物半導體，諸如硅鍺、碳化硅、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦；或它們的組合。可能的襯底210和/或310也包括絕緣體上半導體襯底，諸如絕緣體上硅(SOI)襯底、絕緣體上硅鍺(SGOI)襯底以及絕緣體上鍺襯底。例如，可使用注氧隔離(SMOX)、晶圓接合和/或其他合適的方法制造SOI襯底。
[0034]根據(jù)設(shè)計需要，襯底210和/或310也可包括各種摻雜區(qū)。摻雜區(qū)可摻雜諸如硼或BF2的P型摻雜劑。摻雜區(qū)也可摻雜諸如磷或砷的η型摻雜劑。摻雜區(qū)也可摻雜P型和η型摻雜劑的組合物。摻雜區(qū)可以P阱結(jié)構(gòu)、N阱結(jié)構(gòu)、雙阱結(jié)構(gòu)或使用凸起結(jié)構(gòu)直接形成于襯底210和/或310上。
[0035]第一抗穿通(APT)區(qū)211可形成于襯底210的上部以及半導體層堆疊件230下面?？尚纬傻谝?APT區(qū)211以防止器件的穿通問題。在一些實例中，襯底210中的第一 APT區(qū)211可摻雜諸如硼和/或BF2的P型摻雜劑。
[0036]第二 APT區(qū)311也可形成于襯底310的上部以及半導體層堆疊件330下面?？尚纬傻诙?APT區(qū)311以防止器件穿通問題。在一些實例中，襯底310中的第二 APT區(qū)311可摻雜諸如磷和/或砷的η型摻雜劑。
[0037]仍參見圖2，NMOS區(qū)200也可包括一個或多個隔離區(qū)220。隔離區(qū)220形成于襯底210的上方以使半導體層堆疊件230彼此隔離。PMOS區(qū)300可包括一個或多個隔離區(qū)320。隔離區(qū)320形成于襯底310的上方以使半導體層堆疊件330彼此隔離?？墒褂弥T如淺溝槽隔離(STI)的傳統(tǒng)隔離技術(shù)形成隔離區(qū)220和/或320以限定并且電隔離半導體層堆疊件。在一些實例中，隔離區(qū)220和/或320可包括氧化硅、氮化硅、氮氧化硅、空氣間隙、其他適合的材料或它們的組合。隔離區(qū)220和/或320可通過任何適合的工藝形成。在一些實例中，STI的形成包括以光刻工藝，在襯底210和/或310中蝕刻溝槽(例如，通過使用干蝕刻和/或濕蝕刻)以露出鰭狀結(jié)構(gòu)225和/或325，并且使用一種或多種介電材料填充溝槽(例如，通過使用化學汽相沉積工藝)以形成隔離區(qū)220和/或320。在一些實例中，填充后的溝槽可具有多層結(jié)構(gòu)，諸如，填充有氮化硅或氧化硅的熱氧化物襯墊層。在一些實施例中，執(zhí)行化學機械拋光(CMP)工藝以去除過多的介電材料并且平坦化隔離區(qū)的頂面。在一些實施例中，隔離區(qū)220和/或320的深度(D)可介于60nm至120nm的范圍內(nèi)。
[0038]仍參見圖2，NMOS區(qū)200包括形成于襯底210上方的一個或多個半導體層堆疊件230。PMOS區(qū)300可包括形成于襯底310上方的一個或多個半導體層堆疊件330。半導體層堆疊件230和/或330的形成工藝可包括對鰭狀結(jié)構(gòu)225和/或325的光刻和蝕刻工藝。光刻工藝可包括形成覆蓋襯底的光刻膠層(抗蝕劑)、曝光光刻膠以形成圖案、執(zhí)行曝光后烘烤工藝以及使光刻膠顯影以形成包括光刻膠的掩模元件?？墒褂醚谀Ｔㄟ^任何合適的干蝕刻和/或濕蝕刻方法將鰭狀結(jié)構(gòu)225和/或325開槽。在開槽工藝之后，可外延生長半導體層堆疊件230和/或330。在一些實施例中，襯底210和/或310的凹進部分的厚度(T)可介于50nm至IlOnm的范圍內(nèi)。在一些實例中，通過圖案化部分鰭狀結(jié)構(gòu)225和/或325并且將其蝕刻形成半導體層堆疊件230和/或330?？蛇x地，可通過對沉積覆蓋在絕緣層上的硅層(例如，SOI襯底的硅-絕緣體-硅堆疊中的上面的硅層)進行圖案化和蝕刻以形成半導體層堆疊件230和/或330。
[0039]如圖2所示，半導體層堆疊件230和/或330可包括多個半導體層。每個半導體層都可具有基本上彼此不同的厚度。半導體層堆疊件230和/或330可包括鍺(Ge)、硅
(Si)、砷化鎵(GaAs)、硅鍺(SiGe)、磷砷化鎵(GaAsP)或其他適合的材料。半導體層堆疊件230和/或330可通過外延生長工藝(諸如，化學汽相沉積(CVD)、汽相外延(VPE)、超高真空(UHV) -CVD、分子束外延(MBE)和/或其他適合的工藝)沉積。然后，可使用CMP工藝平坦化包括半導體層堆疊件230和/或330的NMOS區(qū)200和/或PMOS區(qū)300的表面。
[0040]參見圖2的NMOS區(qū)200，半導體層堆疊件230包括形成于襯底210上方的第一層232以及形成于第一層232上方的第二層234。在一些實例中，第一層232可包括娃鍺(SiGe)。第二層234可包括硅(Si)。在一些實例中，第一層(SiGe) 232的厚度可介于5nm至15nm的范圍內(nèi)。SiGe中鍺(Ge)的百分比可介于20%至50%的范圍內(nèi)。
[0041]參見圖2的PMOS區(qū)300，半導體層堆疊件330包括交替堆疊在彼此上方的一個或多個第一層332以及一個或多個第二層333。在一些實施例中，第一層332可包括SiGe，而第二層333可包括Si。在一些實施例中，半導體層堆疊件330可包括如從底部到頂部的SiGe (332)/Si (333)/SiGe (332)/Si (333)的交替結(jié)構(gòu)。一個或多個第一層332的厚度可彼此不同。在圖2所示的一些實例中，上部的第一層332的厚度可介于5nm至15nm的范圍內(nèi)。下部的第一層332的厚度可介于15nm至40nm的范圍內(nèi)。在一些實施例中，第一層SiGe332中的Ge的百分比可介于20%至65%的范圍內(nèi)。在一些實施例中，第一層SiGe332中一些層的Ge的濃度可與第一層SiGe332中其他層的鍺的濃度不同。在一些實例中，半導體層堆疊件330可包括多于兩種的彼此堆疊的半導體層。在一些實施例中，上部的第一層SiGe332中Ge的百分比可高于下部的第一層SiGe332中Ge的百分比。在一些實例中，上部的第一層SiGe332中Ge的百分比可介于45%至65%的范圍內(nèi)。在一些實例中，下部的第一層SiGe332中Ge的百分比可介于30%至60%的范圍內(nèi)。
[0042]在NMOS區(qū)200中，襯底210包括源極/漏極區(qū)250和柵極區(qū)248。柵極區(qū)248將源極/漏極區(qū)250間隔開。在PMOS區(qū)300中，襯底310包括源極/漏極區(qū)350和柵極區(qū)348。柵極區(qū)348將源極/漏極區(qū)350間隔開。
[0043]在一些實施例中，半導體前體150的NMOS區(qū)200和PMOS區(qū)300可在分開的工藝中形成。例如，第一硬掩模(未示出)可形成于PMOS區(qū)300的表面上方以防止PMOS區(qū)300在NMOS區(qū)200的工藝過程中受到影響。在半導體層堆疊件230形成于NMOS區(qū)200中之后，然后，在加工PMOS區(qū)300時，第二硬掩模(未示出)可形成于NMOS區(qū)200的表面上方。在一些實施例中，首先可用硬掩模覆蓋NMOS區(qū)200，并且在NMOS區(qū)200中形成半導體層堆疊件230之前，可在PMOS區(qū)300中形成半導體層堆疊件330。硬掩?？砂ㄑ趸琛⒌?、氮氧化硅或任何其他適合的介電材料。硬掩?？墒菃螌踊蚨鄬?。硬掩模可通過CVD、原子層沉積(ALD)或其他任何合適的方法形成。
[0044]參見圖1、圖3A和圖3B，方法100進行到步驟104，將隔離區(qū)220的部分開槽以形成凹進的溝槽240，從而橫向露出NMOS區(qū)200中的半導體層堆疊件230。應(yīng)該指出，下文的討論將把器件前體150 (圖2)稱作IC器件400。在步驟104中，可將隔離區(qū)320的部分開槽以形成凹進的溝槽340，從而橫向露出PMOS區(qū)300中的半導體層堆疊件330。
[0045]仍參見圖3A和圖3B，開槽工藝可包括干蝕刻工藝、濕蝕刻工藝和/或它們的組合。開槽工藝可包括選擇性濕蝕刻或選擇性干蝕刻。
[0046]參見圖1、圖4A和圖4B，方法100進行到步驟105，在柵極區(qū)248中形成偽柵極242和硬掩模244。偽柵極242和硬掩模244可形成于柵極區(qū)248中的半導體層堆疊件230和隔離區(qū)220上方。在步驟105中，可在柵極區(qū)348中形成偽柵極342和硬掩模344。偽柵極342和硬掩模344可形成于柵極區(qū)348中的半導體層堆疊件330和隔離區(qū)320上方?？尚纬蓚螙艠O242和/或偽柵極342以及硬掩模244和/或硬掩模344以防止在隨后的源極/漏極的開槽工藝中蝕刻柵極區(qū)248和/或柵極區(qū)348。偽柵極242和/或342可包括多晶硅。偽柵極242和/或342可通過任何適合的工藝或步驟形成。例如，偽柵極242和/或342可通過包括沉積、光刻圖案化和/或蝕刻工藝的步驟形成。沉積工藝包括CVD、PVD、ALD、其他適合的方法和/或它們的組合。硬掩模244和/或344可包括氧化硅、氮化硅、氮氧化硅或其他適合的介電材料。硬掩?？梢允菃螌踊蚨鄬印Ｓ惭谀?44和/或硬掩模344可通過熱氧化、化學氧化、ALD或其他任何合適的方法形成。
[0047]參見圖1、圖4A和圖4B，方法100進行到步驟106，在NMOS區(qū)200中形成源極/漏極的凹進的溝槽251。在步驟106中，可在PMOS區(qū)300中形成源極/漏極的凹進的溝槽351。
[0048]參見圖4B，通過使用偽柵極242和硬掩模244，蝕刻NMOS區(qū)200中的源極/漏極區(qū)250的上部可形成源極/漏極的凹進的溝槽251。通過使用偽柵極342和硬掩模344，蝕刻PMOS區(qū)300中的源極/漏極區(qū)350的上部可形成源極/漏極的凹進的溝槽351。源極/漏極的凹進的溝槽251和/或源極/漏極的凹進的溝槽351可使用任何種類的干蝕刻工藝、濕蝕刻工藝和/或它們的合適組合形成。在蝕刻工藝之后，在兩個鄰近的源極/漏極的凹進的溝槽251之間可露出柵極區(qū)248。在蝕刻工藝之后，在兩個相鄰的源極/漏極的凹進的凹槽351之間可露出柵極區(qū)348。在一些實施例中，在蝕刻工藝期間可蝕刻襯底210的上部分以形成鰭狀結(jié)構(gòu)212。在一些實施例中，在蝕刻工藝之后，可完全或部分露出下部的第一層332以形成鰭狀結(jié)構(gòu)332。在一些實施例中，鰭狀結(jié)構(gòu)212和/或332的厚度可介于15nm至40nm的范圍內(nèi)。
[0049]仍參見圖4B，沿著柵極區(qū)248可形成側(cè)壁間隔件246。沿著柵極區(qū)348可形成側(cè)壁間隔件346。側(cè)壁間隔件246和/或346可包括諸如氧化硅、氮化硅、碳化硅、氮氧化硅或它們的組合的介電材料。側(cè)壁間隔件246和/或346也可包括多層。側(cè)壁間隔件的典型形成方法包括在柵極區(qū)248和/或348上方沉積介電材料。然后，可各向異性地回蝕介電材料?；匚g工藝可包括多步驟蝕刻以實現(xiàn)蝕刻的選擇性、靈活性和期望的過蝕刻控制。
[0050]參見圖1、圖5A和圖5B，方法100進行到步驟108，在源極/漏極的凹進的溝槽251和/或源極/漏極的凹進的溝槽351中形成源極/漏極部件252和/或352。在一些實例中，通過在源極/漏極的凹進的溝槽251和/或351中外延生長半導體材料層可形成源極/漏極部件252和/或352。用于形成半導體材料層的形成工藝和材料可以與用于形成圖2中描述的半導體層堆疊件230和/或330的形成工藝和材料基本類似。在一些實例中，源極/漏極部件252和/或352可通過一個或多個外延工藝形成。源極/漏極部件252和/或352可在外延工藝期間原位摻雜。例如，外延生長的SiGe源極/漏極部件可摻雜硼；而外延生長的Si源極/漏極部件可摻雜碳以形成硅:碳(S1:C)源極/漏極部件，摻雜磷以形成硅:磷(S1:P)源極/漏極部件或摻雜碳和磷以形成碳磷化硅(SiCP)源極/漏極部件。在一些實施例中，可執(zhí)行注入工藝(即，結(jié)注入工藝)以摻雜源極/漏極部件?？蓤?zhí)行一次或多次退火工藝以活化源極/漏外延部件。退火工藝可包括快速熱退火(RTA)和/或激光退火工藝。在一些實施例中，一個源極/漏極部件是源極區(qū)，而另一個源極/漏極部件是漏極區(qū)。柵極區(qū)248和/或348將源極/漏極部件252和/或352間隔開。
[0051]參見圖1、圖6A和圖6B，方法100進行到步驟110，在NMOS區(qū)200的源極/漏極部件252上方形成層間介電(ILD)層254，并且在PMOS區(qū)300的源極/漏極部件352上方形成ILD層354。ILD層254和/或354可包括氧化硅、氮氧化物或其他適合的材料。ILD層254和/或354可包括單層或多層。ILD層254和/或354可通過諸如CVD、ALD和旋涂(例如，旋涂諸如旋涂玻璃(SOG)的介電質(zhì))的適合的技術(shù)形成。在NMOS區(qū)200和/或PMOS區(qū)300中的上方形成ILD層254和/或354之后，可執(zhí)行CMP工藝以去除多余的ILD層254和/或354并且平坦化ILD層254和/或354的頂面。在一些實施例中，如圖6A和圖6B所示，在CMP工藝期間，也可去除NMOS區(qū)200的硬掩模244和/或PMOS區(qū)300的硬掩模344。
[0052]參見圖1、圖6A和圖6B，方法100進行到步驟112，形成圖案化的硬掩模256以覆蓋NMOS區(qū)200。在步驟112中，也露出PMOS區(qū)300的柵極堆疊件349。在步驟110中去除多余的ILD層254和/或354并且平坦化NMOS區(qū)200和/或PMOS區(qū)300的表面之后，可用圖案化的硬掩模256覆蓋NMOS區(qū)200的表面以防止NMOS區(qū)200在后續(xù)的PMOS區(qū)300的加工期間受到影響。硬掩模256可包括氧化硅、氮化硅、氮氧化硅或其他任何適合的介電材料。硬掩模256可包括單層或多層。硬掩模256可通過CVD、ALD或其他任何合適的方法形成。
[0053]仍參見圖6A和圖6B，在步驟112中，通過去除偽柵極342可露出PMOS區(qū)300的柵極區(qū)348中的柵極堆疊件349。柵極堆疊件349可包括交互堆疊的一個或多個第一層332和一個或多個第二層333。偽柵極342可使用諸如蝕刻工藝的任何合適的方法去除。蝕刻工藝可包括選擇性濕蝕刻或選擇性干蝕刻，使得偽柵極342相對于柵極堆疊件349和側(cè)壁間隔件346具有充分的蝕刻選擇性?？蛇x地，可通過包括光刻圖案化和回蝕的一系列工藝將偽柵極342開槽。
[0054]參見圖1、圖7A和圖7B，方法100進行到步驟114，氧化PMOS區(qū)300的柵極區(qū)348中的部分柵極堆疊件349以形成外氧化物層336和內(nèi)納米線338。在一些實施例中，可對柵極堆疊件349的第二層333和上部的第一層332執(zhí)行熱氧化工藝。在一些實例中，熱氧化工藝在氧氣環(huán)境中進行。在一些實例中，熱氧化工藝可在蒸汽和氧氣的組合環(huán)境中進行。熱氧化工藝可在蒸汽和氧氣的組合環(huán)境、一個大氣壓以及介于400°C至600°C的范圍內(nèi)的溫度下進行。熱氧化工藝可進行30分鐘至180分鐘。在熱氧化工藝期間，氧化第二層333和上部的第一層332的元素以形成外氧化物層336。在一些實施例中，外半導體氧化物層336可包括氧化硅(S1x),其中，X是氧組分的原子百分比。在一些實施例中，在氧化工藝期間，上部的第一層332的另一元素可擴散至柵極堆疊件349的上部的中心以形成半導體核心部分338。半導體核心部分338可沿著線B-B連續(xù)地形成并且連接至在柵極堆疊件349兩側(cè)上的源極/漏極部件352。應(yīng)該指出，下文的論述將把半導體核心部分338稱作內(nèi)半導體納米線338。在一些實施例中，內(nèi)半導體納米線338可以是Ge納米線338。可形成外半導體氧化物層336以包裹內(nèi)半導體納米線338。
[0055]參見圖7A和圖7B，在一些實例中，內(nèi)半導體納米線338的直徑可介于2nm至15nm的范圍內(nèi)。外氧化物層336和/或內(nèi)半導體納米線338的尺寸和形狀可根據(jù)不同的工藝條件(諸如熱氧化溫度和時間)而不同。
[0056]參見圖1、圖8A和圖8B，方法100進行到步驟116，去除外氧化物層336以露出PMOS區(qū)300中的內(nèi)納米線338。去除工藝可包括干蝕刻、濕蝕刻或它們的組合。例如，對外半導體氧化物層336執(zhí)行相對于半導體納米線338具有充分蝕刻選擇性的選擇性濕蝕刻或選擇性干蝕刻。在去除外氧化物層336之后，將PMOS區(qū)300的柵極區(qū)348配置為包括內(nèi)納米線338和鰭狀結(jié)構(gòu)332。在一些實施例中，鰭狀結(jié)構(gòu)332可以是整個第一半導體層332或第一半導體層332的上部。
[0057]參見圖1、圖9A和圖9B，方法100進行到步驟118，在PMOS區(qū)300中形成界面層(IL) 362/高k (HK)介電層364/金屬柵極(MG) 366。在一些實施例中，可形成IL362以包裹環(huán)繞內(nèi)納米線338并且覆蓋鰭狀結(jié)構(gòu)332和側(cè)壁間隔件346。IL362可通過諸如ALD、化學汽相沉積CVD和臭氧氧化的任何合適的方法沉積。IL362可包括氧化物、HfS1和氮氧化物。在一些實施例中，在熱處理之后，可能不能觀察到隔離區(qū)320與IL362之間的界面。HK介電層364可通過任何適合的技術(shù)(諸如ALD、CVD、金屬有機CVD (MOCVD)、物理汽相沉積(PVD)、熱氧化、它們的組合或其他適合的技術(shù))沉積在IL362上方并且包裹環(huán)繞IL362。HK 介電層 364 可包括 LaO、A10、ZrO, T1, Ta2O5' Y2O3> SrT13 (STO)、BaT13 (BTO)、BaZrO,HfZrO, HfLaO, HfS1, LaS1, AlS1, HfTaO, HfT1, (Ba, Sr) T13 (BST)、A1203、Si3N4、氮氧化物(S1N)或其他適合的材料。在一些實施例中，在熱處理之后，可能不能觀察到IL362與HK介電層364之間的界面。
[0058]MG層366可包括諸如金屬層、襯墊層、潤濕層和粘合層的單層或多層。MG層366可包括 T1、Ag、Al、TiAlN, TaC, TaCN, TaSiN, Mn、Zr、TiN, TaN, Ru、Mo、WN、Cu、W 或任何適合的材料。MG層366可通過ALD、PVD、CVD或其他適合的工藝形成?？蓤?zhí)行CMP工藝以去除多余的MG層366。CMP工藝為PMOS區(qū)300中的柵極區(qū)348以及ILD層354提供基本平坦的頂面。在沉積IL362/HK層364/MG366之后，如圖9B所示，柵極區(qū)348可包括鰭狀結(jié)構(gòu)332、半導體納米線338和IL362/HK層364/MG366。
[0059]參見圖9A和圖9B，在一些實施例中，在步驟118中，在使用CMP工藝平坦化PMOS區(qū)300的表面期間，可去除NMOS區(qū)200上方的硬掩模256。可使用CMP工藝去除硬掩模256。
[0060]參見圖1、圖1OA和圖10B，方法100進行到步驟120，在PMOS區(qū)300上方形成硬掩模368以防止PMOS區(qū)300在隨后的NMOS區(qū)200的工藝期間受到影響。硬掩模368可包括氧化硅、氮化硅、氮氧化硅或其他任何適合的介電材料。硬掩模368可包括單層或多層。硬掩模368可通過熱氧化、化學氧化、ALD或其他任何合適的方法形成。
[0061]仍參見圖1OA和圖10B，在一些實施例中，在步驟120中，可去除偽柵極242以露出NMOS區(qū)200的柵極區(qū)248中的柵極堆疊件249。可使用諸如蝕刻工藝的任何合適的方法去除偽柵極242。柵極堆疊件249可包括第一層232和第二層234。蝕刻工藝可包括選擇性濕蝕刻或選擇性干蝕刻，使得偽柵極242相對于柵極堆疊件249和側(cè)壁間隔件246具有充分的蝕刻選擇性?？蛇x地，可通過包括光刻圖案化和回蝕的一系列工藝將偽柵極242開槽。
[0062]參見圖1、圖1lA和圖11B，方法100進行到步驟122，選擇性去除NMOS區(qū)200的第一層232。在一些實施例中，第一層232可包括SiGe，并且可使用諸如干蝕刻工藝、濕蝕刻工藝和/或它們的組合的任何合適的蝕刻工藝去除SiGe。第一層232的去除工藝也可包括選擇性濕蝕刻或選擇性干蝕刻，從而相對于第二層234提供充分的蝕刻選擇性。在一些實例中，選擇性濕蝕刻或選擇性干蝕刻可選擇性去除整個第一層232，而留下整個或部分第二層234。干蝕刻和濕蝕刻工藝可具有可調(diào)整的蝕刻參數(shù)，諸如使用的蝕刻劑、蝕刻溫度、蝕刻溶液濃度、蝕刻壓力、源功率、RF偏置電壓、RF偏置功率、蝕刻劑流率和其他適合的參數(shù)。干蝕刻工藝可包括使用氯基化學劑的偏置等離子體蝕刻工藝。其他干蝕刻劑氣體可包括四氟化碳(CF4)、三氟化氮(NF3)、六氟化硫(SF6)、氦氣(He )和三氟化氯(ClF3)。干蝕刻也可以使用諸如DRIE (深反應(yīng)離子蝕刻)的機制而各向異性地執(zhí)行?；瘜W汽相蝕刻可用作選擇性蝕刻方法，并且蝕刻氣體可包括氯化氫(HCl )、四氟化碳(CF4)和混有氫氣(H2)的氣體?；瘜W汽相蝕刻可通過具有適當壓力和溫度的化學汽相沉積(CVD )來執(zhí)行。
[0063]參見圖1、圖12A和圖12B，方法100進行到步驟124，氧化NMOS區(qū)200中的部分柵極區(qū)248以形成外氧化物層236和內(nèi)納米線238。在一些實施例中，可氧化半導體層堆疊件230的第二層234的外部以形成外氧化物層236。在一些實例中，熱氧化工藝在氧氣環(huán)境中進行。在一些實例中，熱氧化工藝可在蒸汽環(huán)境和氧氣環(huán)境的組合中進行。熱氧化工藝可以在蒸汽環(huán)境和氧氣環(huán)境的組合、一個大氣壓以及介于400°C至600°C的范圍內(nèi)的溫度條件下進行。熱氧化工藝可以進行30分鐘至180分鐘。在熱氧化工藝期間，可氧化第二層234的外部以形成外氧化物層236。在一些實施例中，外半導體氧化物層236可包括氧化硅(S1x),其中，X是氧組分的原子百分比。在一些實施例中，在氧化工藝期間，第二層234的內(nèi)部可擴散至柵極區(qū)248的上部的中心以形成半導體核心238。半導體核心部分238可沿著線B-B方向連續(xù)地形成，并且連接至位于柵極區(qū)248兩側(cè)上的源極/漏極部件252。應(yīng)該指出，下文的論述將把半導體核心部分238稱作內(nèi)半導體納米線238。在一些實施例中，內(nèi)半導體納米線238可以是Si納米線238。可形成外氧化物層236以包裹內(nèi)半導體納米線238。
[0064]參見圖12A和圖12B，在一些實例中，內(nèi)半導體納米線238的直徑可介于2nm至13nm的范圍內(nèi)。外半導體氧化物層236和/或內(nèi)半導體納米線238的尺寸和形狀可根據(jù)不同的工藝條件(諸如熱氧化溫度和時間)而不同。
[0065]參見圖1、圖13A和圖13B，方法100進行到步驟126，去除外氧化物層236以露出NMOS區(qū)200中的內(nèi)納米線238。去除工藝可包括干蝕刻、濕蝕刻或它們的組合。例如，對外氧化物層236執(zhí)行相對于內(nèi)納米線238具有充分蝕刻選擇性的選擇性濕蝕刻或選擇性干蝕亥IJ。將NMOS區(qū)200的柵極區(qū)248配置為包括內(nèi)納米線238和鰭狀結(jié)構(gòu)212。在一些實施例中，鰭狀結(jié)構(gòu)212是襯底210的上部。
[0066]參見圖1、圖14A和圖14B，方法100進行到步驟128，在NMOS區(qū)200中形成界面層(IL)262/高k (HK)層264/金屬柵極(MG)266?？尚纬梢粋€或多個IL262以包裹環(huán)繞內(nèi)納米線238，并且覆蓋鰭狀結(jié)構(gòu)212和側(cè)壁間隔件246。一個或多個HK層264可沉積在IL262上方并且包裹環(huán)繞IL262。用于形成IL262、HK介電層264和MG層266的形成工藝和材料可與圖9A和圖9B中所述的用于形成IL362、HK介電層364和MG層366的形成工藝和材料基本類似。在一些實施例中，在熱處理之后，可能不能觀察到IL262與隔離區(qū)220之間的界面。在熱處理之后，可能不能觀察到IL262與HK介電層264之間的界面。在沉積IL262/HK層264/MG266之后，柵極區(qū)248可包括鰭狀結(jié)構(gòu)212、內(nèi)半導體納米線238和IL262/HK層264/MG266。
[0067]仍參見圖1、圖14A和圖14B，在步驟128中，可去除覆蓋PMOS區(qū)300的硬掩模368。在一些實施例中，在使用CMP工藝平坦化NMOS區(qū)200的表面期間可去除硬掩模368。
[0068]盡管根據(jù)圖3至圖14中的描述，PMOS區(qū)300中的納米線和鰭狀結(jié)構(gòu)的形成先于NMOS區(qū)200中的納米線和鰭狀結(jié)構(gòu)的形成，但NMOS區(qū)200中的納米線和鰭狀結(jié)構(gòu)的形成可以先于PMOS區(qū)300中的納米線和鰭狀結(jié)構(gòu)的形成。在一些實施例中，在NMOS區(qū)200中形成納米線和鰭狀結(jié)構(gòu)的期間，首先可形成硬掩模以覆蓋PMOS區(qū)300。在一些實施例中，納米線和鰭狀結(jié)構(gòu)可以只形成于NMOS區(qū)200中。在一些實施例中，納米線和鰭狀結(jié)構(gòu)可以只形成于PMOS區(qū)300中。本領(lǐng)域普通技術(shù)人員將能夠理解，NMOS區(qū)200和PMOS區(qū)300可使用任何適合的工藝以任何合適的順序和任何適當?shù)男蚊残纬伞?br>
[0069]雖然在NMOS區(qū)200中只示出了一條納米線，并且在PMOS區(qū)300中只示出了一條納米線，但是NMOS區(qū)200和/或PMOS區(qū)300可包括不只一條納米線。在一些實施例中，NMOS區(qū)200和/或PMOS區(qū)300可包括不只一個鰭狀結(jié)構(gòu)。本領(lǐng)域普通技術(shù)人員將能夠理解，任何數(shù)量的納米線和/或任何數(shù)量的鰭狀結(jié)構(gòu)均可以以任何適合的布置包括在NMOS區(qū)200和/或PMOS區(qū)300中。
[0070]在一些實施例中，NMOS區(qū)200的MG層266也可包括包裹環(huán)繞IL262/HK層264結(jié)構(gòu)的第一覆蓋層。還可形成第一阻擋MG和η型功函(NWF)MG以包裹環(huán)繞第一覆蓋層。PMOS區(qū)300的MG層366也可包括包裹環(huán)繞IL362/HK層364結(jié)構(gòu)的第二覆蓋層。還可形成第二阻擋MG和P型功函(PWF)MG以包裹環(huán)繞第二覆蓋層。第一和/或第二覆蓋層可包括TiN。第一和/或第二阻擋MG可包括TaN。NMOS區(qū)200的NWF MG可使用與PMOS區(qū)300的PWFMG層不同的金屬層形成。在一些實例中，NWF MG可包括TiAlC、TaAl和/或TiAl。PWFMG可包括TiN。
[0071]雖然示出了通過隔離區(qū)220和/或320以單獨的類型間隔開的源極/漏極部件252和/或352以及源極/漏極的凹進的溝槽251和/或351，但是源極/漏極的凹進的溝槽251和/或351可形成為共源極/漏極的凹進的溝槽，并且源極/漏極部件252和/或352可使用任何適合的工藝以任何適當?shù)男螤?諸如冠形源極/漏極部件)形成。
[0072]IC器件400的NMOS區(qū)200和/或PMOS區(qū)300還可經(jīng)歷CMOS或MOS工藝處理以形成本領(lǐng)域已知的各種部件和區(qū)。例如，后續(xù)處理可在襯底210和/或310上形成被配置為連接IC器件400的各個部件或結(jié)構(gòu)的各種接觸件/通孔/線以及多層互連部件(例如，金屬層和層間介電質(zhì))。例如，多層互連件包括諸如傳統(tǒng)的通孔或接觸件的垂直互連件，以及諸如金屬線的水平互連件。各種互連部件可采用包括銅、鎢和/或硅化物的各種導電材料。在一個實例中，鑲嵌和/或雙鑲嵌工藝用于形成與銅相關(guān)的多層互連結(jié)構(gòu)。
[0073]可在方法100之前、之中和之后提供附加的步驟，并且對于方法的其他實施例，可替代或去除所描述的一些步驟。
[0074]本發(fā)明提供了用于制造集成電路(IC)器件的方法的多個不同的實施例。該方法包括提供前體。前體包括具有第一金屬氧化物半導體(MOS)區(qū)和第二 MOS區(qū)的襯底；形成于第一MOS區(qū)中的第一柵極區(qū)、第一源極/漏極區(qū)和第一隔離區(qū)，第一柵極區(qū)包括第一半導體層堆疊件；以及形成于第二 MOS區(qū)中的第二柵極區(qū)、第二源極/漏極區(qū)和第二隔離區(qū)，第二柵極區(qū)包括第二半導體層堆疊件。該方法還包括將第一隔離區(qū)開槽以橫向露出第一柵極區(qū)中的第一半導體層堆疊件；氧化第一半導體層堆疊件以形成第一外氧化物層和第一內(nèi)納米線，第一內(nèi)納米線從第一源極區(qū)延伸至第一漏極區(qū)；去除第一外氧化物層以露出第一柵極區(qū)中的第一內(nèi)納米線；形成包裹環(huán)繞第一內(nèi)納米線的第一高k/金屬柵極(HK/MG)堆疊件；將第二隔離區(qū)開槽以橫向露出第二柵極區(qū)中的第二半導體層堆疊件；氧化第二半導體層堆疊件以形成第二外氧化物層和第二內(nèi)納米線，第二內(nèi)納米線從第二源極區(qū)延伸至第二漏極區(qū)；去除第二外氧化物層以露出第二柵極區(qū)中的第二內(nèi)納米線；以及形成包裹環(huán)繞第二內(nèi)納米線的第二 HK/MG堆疊件。
[0075]在另一個實施例中，一種IC器件包括具有N型金屬氧化物半導體(NMOS)區(qū)和P型金屬氧化物半導體(PMOS)區(qū)的襯底；NM0S區(qū)中的第一柵極區(qū)和第一源極/漏極部件，第一柵極區(qū)將第一源極/漏極部件間隔開；以及PMOS區(qū)中的第二柵極區(qū)和第二源極/漏極部件，第二柵極區(qū)將第二源極/漏極部件間隔開。第一柵極區(qū)包括第一鰭狀結(jié)構(gòu)和在第一鰭狀結(jié)構(gòu)上方的第一納米線。第一納米線包括第一半導體材料，并且第一納米線從第一源極部件延伸至第一漏極部件。第二柵極區(qū)包括第二鰭狀結(jié)構(gòu)和在第二鰭狀結(jié)構(gòu)上方的第二納米線。第二納米線包括第二半導體材料，并且第二納米線從第二源極部件延伸至第二漏極部件。
[0076]在又一個實施例中，一種IC器件包括襯底，襯底包括金屬氧化物半導體(MOS)區(qū)；設(shè)置在襯底上方的柵極區(qū)；以及通過柵極區(qū)間隔開的源極/漏極部件。柵極區(qū)包括鰭狀結(jié)構(gòu)；以及形成在鰭狀結(jié)構(gòu)上方的納米線。納米線從源極部件延伸至相應(yīng)的漏極部件。納米線包括選自由Si和SiGe組成的組中的半導體材料。
[0077]上面概述了若干實施例的特征，從而使得本領(lǐng)域普通技術(shù)人員可更好地理解本發(fā)明的各方面。本領(lǐng)域普通技術(shù)人員應(yīng)該意識到，可容易地使用本發(fā)明作為基礎(chǔ)，設(shè)計或改變用于實施與在此介紹的實施例相同的目的和/或獲得相同的優(yōu)勢的其他工藝和結(jié)構(gòu)。本領(lǐng)域普通技術(shù)人員也應(yīng)該意識到，這些等效結(jié)構(gòu)不背離本發(fā)明的精神與范圍，且在不背離本發(fā)明的精神與范圍的情況下，在此他們可作出各種變化、替代和改變。
【權(quán)利要求】
1.一種用于制造集成電路器件的方法，所述方法包括: 提供前體，所述前體包括: 襯底，具有第一金屬氧化物半導體(103)區(qū)和第二 103區(qū)； 形成在所述第一 103區(qū)中的第一柵極區(qū)和第一源極/漏極區(qū)，所述第一柵極區(qū)包括第一半導體層堆疊件；和 形成在所述第二 103區(qū)中的第二柵極區(qū)和第二源極/漏極區(qū)，所述第二柵極區(qū)包括第二半導體層堆疊件； 橫向露出所述第一柵極區(qū)中的所述第一半導體層堆疊件； 氧化所述第一半導體層堆疊件以形成第一外氧化物層和第一內(nèi)納米線，所述第一內(nèi)納米線從所述第一源極區(qū)延伸至所述第一漏極區(qū)； 去除所述第一外氧化物層以露出所述第一柵極區(qū)中的所述第一內(nèi)納米線； 形成包裹環(huán)繞所述第一內(nèi)納米線的第一高V金屬柵極(皿/10堆疊件； 橫向露出所述第二柵極區(qū)中的所述第二半導體層堆疊件； 氧化所述第二半導體層堆疊件以形成第二外氧化物層和第二內(nèi)納米線，所述第二內(nèi)納米線從所述第二源極區(qū)延伸至所述第二漏極區(qū)； 去除所述第二外氧化物層以露出所述第二柵極區(qū)中的所述第二內(nèi)納米線；以及 形成包裹環(huán)繞所述第二內(nèi)納米線的第二皿/16堆疊件。
2.根據(jù)權(quán)利要求1所述的方法，其中，所述第一皿)3區(qū)是？型金屬氧化物半導體(9103)區(qū)，并且所述第一半導體層堆疊件包括交替設(shè)置在所述第一皿)3區(qū)中的所述襯底上方的一個或多個第一層以及一個或多個第二層。
3.根據(jù)權(quán)利要求1所述的方法，其中，所述第二皿)3區(qū)是~型金屬氧化物半導體(匪03)區(qū)，并且所述第二半導體層堆疊件包括設(shè)置在所述第二 103區(qū)中的所述襯底上方的第三層，以及設(shè)置在所述第三層上方的第四層。
4.根據(jù)權(quán)利要求1所述的方法，其中，所述第一103區(qū)中的所述第一柵極的高度低于所述第二 103區(qū)中的所述第二柵極的高度。
5.根據(jù)權(quán)利要求3所述的方法，還包括: 在氧化所述第二半導體層堆疊件中的所述第四層之前，去除所述第三層。
6.根據(jù)權(quán)利要求1所述的方法，其中，所述第一103區(qū)是匪03區(qū)，而所述第二 103區(qū)是？108 區(qū)。
7.根據(jù)權(quán)利要求2所述的方法，還包括: 通過使用II型摻雜劑摻雜所述？103區(qū)中的所述襯底的上部，形成第一抗穿通(八?”區(qū)。
8.根據(jù)權(quán)利要求3所述的方法，還包括: 通過使用？型摻雜劑摻雜所述匪03區(qū)中的所述襯底的上部，形成第二八?I區(qū)。
9.一種集成電路器件，包括: 襯底，具有~型金屬氧化物半導體(匪03)區(qū)和？型金屬氧化物半導體(9103)區(qū)； 第一柵極區(qū)和第一源極/漏極部件，通過所述匪03區(qū)中的所述第一柵極區(qū)將所述第一源極/漏極部件間隔開；和 第二柵極區(qū)和第二源極/漏極部件，通過所述？103區(qū)中的所述第二柵極區(qū)將所述第二源極/漏極部件間隔開， 其中，所述第一柵極區(qū)包括第一鰭狀結(jié)構(gòu)，以及位于所述第一鰭狀結(jié)構(gòu)上方的第一納米線，所述第一納米線包括第一半導體材料并且所述第一納米線從第一源極部件延伸至第一漏極部件，以及 其中，所述第二柵極區(qū)包括第二鰭狀結(jié)構(gòu)，以及位于所述第二鰭狀結(jié)構(gòu)上方的第二納米線，所述第二納米線包括第二半導體材料并且所述第二納米線從第二源極部件延伸至第二漏極部件。
10.一種集成電路器件，包括: 襯底，包括金屬氧化物半導體(103)區(qū)； 柵極區(qū)，設(shè)置在所述襯底上方；以及 源極/漏極部件，通過所述柵極區(qū)間隔開，所述柵極區(qū)包括: 鰭狀結(jié)構(gòu)；和 納米線，形成于所述鰭狀結(jié)構(gòu)上方，所述納米線從源極部件延伸至相應(yīng)的漏極部件， 其中，所述納米線包括選自由31和3166組成的組中的半導體材料。
【文檔編號】H01L23/485GK104347630SQ201310482171
【公開日】2015年2月11日 申請日期:2013年10月15日 優(yōu)先權(quán)日:2013年8月1日
【發(fā)明者】江國誠, 徐廷鋐 申請人:臺灣積體電路制造股份有限公司