在標(biāo)準(zhǔn)單元結(jié)構(gòu)中形成具有金屬化電阻器的集成電路的方法及裝置制造方法
【專利摘要】本發(fā)明提供了一種集成電路，包括：半導(dǎo)體器件層，包括在相鄰柵電極線之間具有固定柵電極間距的標(biāo)準(zhǔn)單元結(jié)構(gòu)；以及電阻器，由標(biāo)準(zhǔn)單元結(jié)構(gòu)的固定柵電極間距之間的金屬形成。在一個實施例中，集成電路可以是具有由金屬形成的電阻器的跨域標(biāo)準(zhǔn)單元的器件充電模式（CMD）靜電放電（ESD）保護(hù)電路。一種制造集成電路的方法包括：形成以柵電極間距間隔開的多個柵電極線以形成核心標(biāo)準(zhǔn)單元器件；至少施加在柵電極間距內(nèi)的第一金屬層以形成電阻器的一部分；以及至少施加與第一金屬層連接的第二金屬層以形成電阻器的另一部分。本發(fā)明還提供了在標(biāo)準(zhǔn)單元結(jié)構(gòu)中形成具有金屬化電阻器的集成電路的方法及裝置。
【專利說明】在標(biāo)準(zhǔn)單元結(jié)構(gòu)中形成具有金屬化電阻器的集成電路的方法及裝置
[0001]
[0002]相關(guān)申請的交叉參考
[0003]本申請要求于2013年I月31日提交的美國臨時專利申請第61/758,985號的優(yōu)先權(quán)，其全部內(nèi)容明確地結(jié)合于此作為參考。
【技術(shù)領(lǐng)域】
[0004]本發(fā)明一般地涉及半導(dǎo)體器件及其制造，更具體地，涉及集成電路及在標(biāo)準(zhǔn)單元結(jié)構(gòu)中形成具有金屬化電阻器的集成電路的方法。
【背景技術(shù)】
[0005]在半導(dǎo)體制造工業(yè)中，在半導(dǎo)體晶圓上制造集成電路涉及多個步驟，其中，在形成在晶圓上的光敏抗蝕劑(即，光刻膠)的膜中形成圖案。通過光刻膠膜中的形成的圖案以及空白區(qū)域，可以實施諸如注入雜質(zhì)、氧化、蝕刻以及金屬化的后續(xù)處理操作。一旦在半導(dǎo)體晶圓上完全形成集成電路，接下來就將晶圓組裝成封裝件。
[0006]在CMOS工藝中，通常通過提供有源區(qū)來形成晶體管，該有源區(qū)具有位于襯底中的摻雜源極區(qū)/漏極區(qū)、位于襯底上方的柵極絕緣層以及位于柵極絕緣層上方的柵電極。接觸件(例如，鎢)通過具有多個水平導(dǎo)電圖案層(一般被稱為M1、M2等)以及在多個金屬間介電層內(nèi)所形成的垂直通孔層的導(dǎo)電互連結(jié)構(gòu)來連接源極區(qū)/漏極區(qū)與柵電極。
[0007]可以在具有矩形圖案的元件庫中定義集成電路的標(biāo)準(zhǔn)單元結(jié)構(gòu)，其中，相鄰的多晶硅導(dǎo)體之間的多晶硅間距具有固定的寬度和/或高度。邏輯單元的限位框(BB)是密封所有幾何尺寸的該單元的最小矩形。通常由阱層確定單元BB。單元連接器或端子(邏輯連接器)設(shè)置在單元鄰接框(AB)上。物理連接器(連接導(dǎo)線的金屬片)通常與鄰接框稍微重疊以確保連接而沒有在兩條導(dǎo)線的端部之間保持微小的空間。構(gòu)建標(biāo)準(zhǔn)單元，使得他們都能夠通過單元AB接觸(兩個單元鄰接)被設(shè)置為水平地相互緊接。
[0008]在標(biāo)準(zhǔn)單元布局中，標(biāo)準(zhǔn)單元(例如，明確的D型觸發(fā)器)可以具有一些通用部件。那些部件中的一些可以包括在與垂直(M2)導(dǎo)線間距相等的布線網(wǎng)格上位于M2單元的頂部和底部上的連接器。這是用于兩級金屬工藝的雙入口單元。設(shè)計用于三級金屬工藝的標(biāo)準(zhǔn)單元在單元的中心具有連接器。晶體管的尺寸可以變化以優(yōu)化區(qū)域和性能，但它們被配置為維持固定比率以平衡上升時間和下降時間。在元件庫中定義的單元高度與預(yù)定義的水平(MD導(dǎo)線間距具有相同高度。該高度接近于能夠容納元件庫中的最復(fù)雜單元的最小高度。電源線可以被設(shè)置在頂部和底部，以維持單元內(nèi)部的特定寬度并與相鄰單元中的電源線鄰接。阱接觸件(襯底連接器)以固定間隔設(shè)置在單元內(nèi)部。附加阱接觸件可以被設(shè)置在單元之間的間隔件中。大部分通用的標(biāo)準(zhǔn)單元都使用Ml的電源軌、Ml的內(nèi)部連接，并且除了單元連接器以外，盡可能避免使用M2。
[0009]當(dāng)元件庫開發(fā)者創(chuàng)建柵極陣列、標(biāo)準(zhǔn)單元或數(shù)據(jù)通路元件庫時，在使用導(dǎo)致高速性能的大單元的廣泛的高驅(qū)動晶體管和使用導(dǎo)致消耗較低功率的小單元的較小晶體管之間存在折中。例如，具有大單元的性能優(yōu)化元件庫可以用于在高性能工作站中的ASIC。面積優(yōu)化元件庫可以用于電池供電的便攜式計算機(jī)的ASIC中。

【發(fā)明內(nèi)容】

[0010]為了解決現(xiàn)有技術(shù)中所存在的缺陷，根據(jù)本發(fā)明的一方面，提供了一種集成電路，包括:半導(dǎo)體器件層，包括在相鄰柵電極線之間具有固定柵電極間距的標(biāo)準(zhǔn)單元結(jié)構(gòu)；以及電阻器，由介于所述標(biāo)準(zhǔn)單元結(jié)構(gòu)的相鄰柵電極線之間的金屬形成。
[0011]在該集成電路中，所述集成電路是跨電源域中的器件充電模型(CMD)靜電放電(ESD)保護(hù)電路。
[0012]在該集成電路中，所述CMD ESD保護(hù)電路包括所述電阻器和柵極接地NMOSCggNMOS )電路。
[0013]在該集成電路中，所述CMD ESD保護(hù)電路被布直和構(gòu)建成具有相互鄰接的相鄰標(biāo)準(zhǔn)單元。
[0014]在該集成電路中，所述CMD ESD保護(hù)電路連接在第一域的第一反相器電路和第二域的第二反相器電路之間。
[0015]在該集成電路中，所述電阻器的值為200歐姆。
[0016]在該集成電路中，所述電阻器的值為100歐姆。
[0017]在該集成電路中，所述電阻器的值為50歐姆。
[0018]在該集成電路中，使用所述金屬的所述電阻器是主要由鎢制成的靜電耗散電阻器，并且所述柵電極線由高K金屬柵極制成。
[0019]根據(jù)本發(fā)明的另一方面，提供了一種制造集成電路的方法，所述方法包括:形成以柵電極間距間隔開的多條柵電極線以形成核心標(biāo)準(zhǔn)單元器件；在相鄰柵電極線之間至少施加第一金屬層以形成電阻器的一部分；以及至少施加與所述第一金屬層連接的第二金屬層以形成所述電阻器的另一部分。
[0020]所述方法進(jìn)一步包括:施加金屬以將第一電源域的電路連接至所述電阻器的輸入端。
[0021]在該方法中，所述核心標(biāo)準(zhǔn)單元器件包括柵極接地NMOS器件。
[0022]所述方法進(jìn)一步包括:施加金屬以將所述電阻器的輸出端連接至所述柵極接地NMOS器件。
[0023]所述方法進(jìn)一步包括:施加金屬以將所述電阻器的輸出端連接至第二電源域的電路。
[0024]所述核心標(biāo)準(zhǔn)單元器件和所述電阻器在跨電源域中形成器件充電模型(CMD )靜電放電(ESD)保護(hù)電路。
[0025]所述方法進(jìn)一步包括:通過多層襯底中的至少第一通孔、第二通孔和第三通孔至少施加第三金屬層，以形成所述CDM ESD保護(hù)電路的輸入端和所述CDM ESD保護(hù)電路的輸出端之間的連接。
[0026]在該方法中，所述核心標(biāo)準(zhǔn)單元器件包括柵極接地NMOS器件，并且所述方法進(jìn)一步包括:通過所述第三通孔將所述第三金屬層連接至氧化物層，以形成所述柵極接地NMOS器件的MOS漏極。
[0027]在該方法中，所述CDM ESD保護(hù)電路被布置和構(gòu)建成在所述標(biāo)準(zhǔn)單元器件的相鄰單元之間沒有禁用區(qū)。
[0028]根據(jù)本發(fā)明的又一方面，提供了一種用于跨域標(biāo)準(zhǔn)單元的器件充電模型(CMD)靜電放電(ESD)保護(hù)電路，包括:柵極接地NMOS器件；以及電阻器，與所述柵極接地NMOS器件連接，所述電阻器由包含所述柵極接地NMOS器件和所述電阻器的標(biāo)準(zhǔn)單元結(jié)構(gòu)的相鄰多晶硅線之間的一個或多個金屬層形成。
[0029]在該CDM ESD保護(hù)電路中，所述CDM ESD保護(hù)電路被布置和構(gòu)建成在所述標(biāo)準(zhǔn)單元結(jié)構(gòu)的相鄰單元之間沒有禁用區(qū)。
【專利附圖】

【附圖說明】
[0030]當(dāng)結(jié)合附圖進(jìn)行閱讀時，根據(jù)以下詳細(xì)描述可以更好地理解本實施例。應(yīng)該強(qiáng)調(diào)的是，根據(jù)標(biāo)準(zhǔn)實踐，附圖的各種部件沒有按比例繪制。相反，為了清楚起見，各種部件的尺寸可以被任意增加或減少。旨在結(jié)合與被認(rèn)為是整個書面描述的一部分的附圖閱讀示例性實施例的該描述。在描述中，空間相對位置的術(shù)語，諸如“下方”、“上方”、“水平”、“垂直”、“在...之上”、“在...之下”、“向上”、“向下”、“頂部”、“底部”等及其派生詞(例如，“水平地”、“向下地”、“向上地”等)應(yīng)該被解釋為指的是如稍后描述的或如所討論的附圖中所示的定向。這些空間相對位置的術(shù)語是為了描述方便，并不要求以特定定向構(gòu)建或操作器件或結(jié)構(gòu)。除非另有明確說明，否則關(guān)于連接、耦合等的術(shù)語(例如“連接”和“互連”)指的是關(guān)系，其中，結(jié)構(gòu)直接地相互固定或附接或通過中間結(jié)構(gòu)間接地相互固定或附接，以及可移動的或剛性的附接或關(guān)系。在整個說明書和全部附圖中，類似的參考標(biāo)號表示類似的部件。
[0031]圖1是示出在整個集成電路的不同電源域之間所使用的靜電耗散器件的電路圖；
[0032]圖2是傳統(tǒng)的充電器件模式單元保護(hù)電路的俯視圖；
[0033]圖3是根據(jù)實施例具有成形電阻器(formed resistor)的標(biāo)準(zhǔn)單元布局；
[0034]圖4是圖3的等效電路；
[0035]圖5將現(xiàn)有電路布局和根據(jù)實施例具有成形電阻的標(biāo)準(zhǔn)單元布局的尺寸進(jìn)行比較；
[0036]圖6示出了根據(jù)實施例具有成形電阻的標(biāo)準(zhǔn)單元布局的一部分的3維視圖；
[0037]圖7示出了根據(jù)實施例的具有成形電阻的標(biāo)準(zhǔn)單元布局的截面的3維視圖；
[0038]圖8示出了根據(jù)實施例連接ESD單元的輸入端和ESD單元的輸出端的工藝流程；
[0039]圖9示出了圖7的一部分的截面圖；
[0040]圖10是示出根據(jù)實施例具有成形電阻的標(biāo)準(zhǔn)單元的固定垂直和水平多晶硅間距；
[0041]圖11是示出根據(jù)本發(fā)明制造集成電路的方法的流程圖；
[0042]圖12示出了圖11的流程圖的前兩個步驟；
[0043]圖13示出了圖11的流程圖的第三個步驟；
[0044]圖14示出了圖11的流程圖的第四個步驟和第五個步驟；以及
[0045]圖15示出了圖11的流程圖的第六個步驟?！揪唧w實施方式】
[0046]本發(fā)明的一個方面提供了集成電路，該集成電路包括具有固定多晶硅間距的標(biāo)準(zhǔn)單元結(jié)構(gòu)以及由在標(biāo)準(zhǔn)單元結(jié)構(gòu)的相鄰柵電極線之間的固定柵電極間距內(nèi)的金屬所形成的電阻器。集成電路可以是在跨電源域(cross power domain)中的器件充電模型(CDM)靜電放電(ESD)保護(hù)電路。CDM ESD保護(hù)電路可以包括電阻器和柵極接地NMOS (ggNMOS)電路。CDM ESD保護(hù)電路可以以相鄰標(biāo)準(zhǔn)單元相互鄰接方式進(jìn)行布置和構(gòu)建或以在標(biāo)準(zhǔn)單元結(jié)構(gòu)的相鄰單元之間沒有禁用區(qū)的方式進(jìn)行布置和構(gòu)建。本發(fā)明的另一個方面包括制造上述集成電路的各種方法。盡管圖3和圖4以及圖6至圖14中的圖解示出了多個實施例，但應(yīng)該理解，這僅為示例性的。
[0047]圖1示出了根據(jù)本發(fā)明的各個實施例位于跨電源域中的CDM ESD保護(hù)電路106，其中，對于整個電路單元100來說,在第一域“a”中,第一反相器(inverter) 102通過第一供電水平工作，而在第二域“b”中，第二反相器104通過第二供電水平工作。通過提供局部放電通路，CDM ESD保護(hù)電路106用于保護(hù)接收電路(104)。
[0048]參考圖2，示出了實現(xiàn)具有200歐姆電阻器210和ggNMOS電路208的CDM單元200。用于這種設(shè)計中的氮化鈦(TiN)電阻器(或OD電阻器)通常涉及具有更大外部尺寸的額外掩模，并且遵循最大快速恢復(fù)效率的ESD指導(dǎo)原則(guideline)的ggNMOS電路布局的外部尺寸寬度大于2um。由于該布局未遵循某些隔離規(guī)則并且金屬導(dǎo)線不適用于標(biāo)準(zhǔn)單元，所以該布局不適用于實現(xiàn)標(biāo)準(zhǔn)單元。如圖所示，CDM單元柵電極或多晶硅間距具有約3umX5um的單元布局尺寸。此外，如圖所示，在標(biāo)準(zhǔn)單元和CDM單元之間具有“禁用(ke印out)”區(qū)?！敖谩眳^(qū)不能用于電路，并且降低了布局的空間利用率。
[0049]參考圖3，標(biāo)準(zhǔn)單元布局300具有其中形成的金屬電阻器310以及ggNMOS電路308。ggNMOS電路布局遵照標(biāo)準(zhǔn)單元雙倍高度形狀系數(shù)。電阻器310由第一金屬層(M0)312形成并且進(jìn)一步由與第一金屬層312連接的第二金屬層(MP)314形成?？梢孕纬稍谕ǔＳ啥嗑Ч柚瞥傻臇烹姌O層316的相鄰線路之間的間距內(nèi)的電阻器的第一金屬層312。然而，注意，本文中的實施例不限于柵電極的特定材料。例如，在設(shè)置在襯底的有源區(qū)之上的絕緣層上方形成柵電極。在一些實施例中，ggNMOS電路308的絕緣層可以是在同一襯底上形成柵極絕緣層的同一層。在一些實施例中，絕緣層可以包括:諸如(但不限于)鉿基氧化物、鉿基氧氮化物或鉿硅氮氧化物的高k電介質(zhì)、硅酸鉿、硅酸鋯、二氧化鉿以及二氧化鋯。高k介電層可以包括二元或三元高 k 膜，諸如 HfO、LaO、A10、ZrO, TiO、Ta2O5, Y2O3, ST0、ΒΤ0、BaZrO,HfZr0、HfLa0、HfTa0、HfTi0、它們的組合或者其他合適的材料?？蛇x地，高k介電層可以包括諸如HfSiO、LaSiO, AlSiO或它們的組合的硅酸鹽?？梢允褂迷訉映练e來沉積絕緣層。在沒有使用高k金屬柵極工藝的其他實施例中，本文中所述的結(jié)構(gòu)和技術(shù)可以用于采用氧化硅柵極絕緣層(如前文所述的，諸如多晶硅)的工藝中。注意，雖然在本文中術(shù)語“柵電極層”可以與“多晶硅”或“多晶硅層”互換地使用，但是后者僅用作可以在許多實施例中使用的材料類型的示例。
[0050]現(xiàn)在，可以在具有標(biāo)準(zhǔn)固定多晶硅間距間隔和典型的淺溝槽隔離結(jié)構(gòu)311的約3.7umX 1.2um單元布局上形成這種布局(用于200歐姆電阻器和ggNMOS電路)?？梢栽诩s
3.3umX 1.2um單元布局上形成100歐姆電阻器以及可以在約3.1umX 1.2um單元布局上形成50歐姆電阻器。此外，這種單元布置的占位面積允許這種布局是標(biāo)準(zhǔn)單元鄰接兼容的。換句話說，在相鄰柵電極線或多晶硅線之間形成電阻器能夠使CDM ESD單元充分小以避免在其中包含CDM ESD單元結(jié)構(gòu)的標(biāo)準(zhǔn)單元之間使用“禁用區(qū)”。圖4示出了具有電阻器410和ggNM0S408電路的CDM ESD單元布局300的等效電路400。圖5示出了非標(biāo)準(zhǔn)單元鄰接兼容的結(jié)構(gòu)200和標(biāo)準(zhǔn)單元兼容的標(biāo)準(zhǔn)單元結(jié)構(gòu)300之間的尺寸比較。此外，應(yīng)該注意，標(biāo)準(zhǔn)單元結(jié)構(gòu)300表示與結(jié)構(gòu)200相比面積減少75%。
[0051]參考圖6，CDM ESD標(biāo)準(zhǔn)單元布局300的一部分的3維表示法600更清楚地示出了用于在相鄰多晶硅線之間的多晶硅間距(多晶硅與多晶硅之間的空間)內(nèi)形成電阻器的各種層。圖7和圖8進(jìn)一步示出了 CDM ESD單元布局300的各個部分的互連。如上所述以及圖6進(jìn)一步示出的，電阻器可以至少由第一金屬層(M00D1) 312形成，該電阻器可以包括另一金屬層(M00D2) 613。應(yīng)該在多晶娃層(PO) 316的相鄰多晶娃線之間形成金屬層312和金屬層613。如圖所示，至少又一金屬層(M0P0)314可以用作電阻器的部分以互連多晶硅線之間的金屬層(312和/或613)。形成晶體管的漏極的部分可以包括氧化物層604?；疑糠直硎緶\溝槽隔離結(jié)構(gòu)311。圖7進(jìn)一步示出了另一種3維表示法700，其中，另一金屬層(Ml) 702主要用作CDM ESD單元布局300的元件之間的互連件。如圖所示，金屬層702使用通孔704連接電阻器與ggNMOS電路的MOS漏極并且進(jìn)一步使用金屬層702和通孔704形成連接在包含相似電路或其他電路的單元之間的端口(圖8的端口 A和端口 B)。
[0052]參考圖8，示出了由CDM ESD單元布局300或電路400的端口 A和端口 B形成物理材料連接的工藝800。如圖所示，形成端口 A的金屬層802 (Ml)通過通孔804連接至電阻器810?？梢允褂媒饘賹咏M合形成電阻器810。根據(jù)期望的阻抗等級，在步驟806處使用金屬層613和金屬層312 (M00D2/M00D1)的金屬化組合，以及在步驟807處使用金屬層314(MOPO)的進(jìn)一步迭代組合。在步驟807處設(shè)置最終層之后，在步驟808處施加另一金屬化層(613或312或二者)。通過在812、816和817處所形成的連接電阻器和ggNMOS電路的成形通孔使用金屬化層702 (Ml)，來將電阻器810與(ggNMOS電路的)M0S漏極820的層818連接。電阻器810與MOS漏極820的層818的另一連接使用817將電阻器與ggNMOS電路連接。
[0053]圖9示出了圖7的CDM ESD單元布局300的一部分的截面圖。如上所述，金屬層(MD 702主要用作CDM ESD單元布局300的元件之間的互連，但該截面圖旨在關(guān)注在標(biāo)準(zhǔn)單元結(jié)構(gòu)的相鄰多晶硅線316之間由在固定多晶硅間距(這里用“w”表示)內(nèi)的金屬層312、金屬層613以及金屬層314所形成的電阻器。由金屬所形成的電阻器有效地使用標(biāo)準(zhǔn)單元結(jié)構(gòu)在相鄰多晶硅線316之間的約束范圍內(nèi)并且介于襯底(STI311/氧化物限定層604)和Ml金屬層702之間的可用面積。金屬層702進(jìn)一步使用通孔704連接電阻器和ggNMOS電路的MOS漏極并且進(jìn)一步使用金屬層702和通孔704以形成端口。
[0054]如圖9所示，在與柵電極316相同的層中形成接觸部件M0_0D1312。接觸部件M0_0D1312直接接觸襯底604。接觸部件M0-0D1312可以是使用光刻圖案化的被濺射或被蒸鍍的金屬焊盤，以提供低阻抗以及性能穩(wěn)定性和可靠性。對于硅襯底，接觸部件312的合適的接觸件材料的示例包括 W、Al、Al-S1、TiSi2' TiN, MoSi2' PtS1、CoSi2' WSi20
[0055]在一些實施例中，在接觸部件M0_0D1312上形成第二接觸部件M0_0D2613。在一些實施例中，在M0-0D2層中的第二接觸部件613由與在M0_0D1層中的第一接觸部件相同的材料制成。在一些實施例中，使用鑲嵌工藝由銅制成在M0_0D2層中的第二接觸部件613。在其他實施例中，在單個步驟中，接觸部件312和接觸部件613都由諸如W、Al、Al-S1、TiSi2、TiN、MoSi2' PtS1、CoSi2' WSi2 的材料制成。
[0056]提供電阻器層314 (Μ0_Ρ0)，其具有直接位于柵電極316上的第一部分。電阻器314位于接觸平面處的MOPO層中，以與柵電極316鄰接。電阻器層314也位于與接觸件M0_0D2的頂部部件613相同的層中，并且與接觸件613鄰接。
[0057]在接觸件層613 (M0_0D2)和電阻器層314 (Μ0_Ρ0)上方形成VIAO層。VIAO塞704可能是包括主要成分為鎢或銅的復(fù)合物。
[0058]因此，如圖6、圖7以及圖9所示，在前道工序(FEOL)層內(nèi)形成ESD保護(hù)器件的ggNMOS的電阻器。在一些實施例中，在M0_0D1、M0_0D2以及Μ0_Ρ0接觸件層中形成電阻器，以直接接觸襯底604，或者位于直接在柵電極(多晶硅)層上方的接觸件層中。因為不必在金屬層M1、M2、M3等的任一個金屬層中形成電阻器，所以這允許一個非常緊湊的結(jié)構(gòu)。
[0059]參考圖10，多晶硅間距表示法1000示出了在CDM ESD標(biāo)準(zhǔn)單元布局上形成的多晶硅316的各個部分的垂直多晶硅間距1002以及水平多晶硅間距1004。多晶硅(或柵電極)層中的線間距固定為在垂直方向上的某一距離和在水平方向上的某一距離。如上所述，由金屬(諸如，鎢合金)形成的電阻器能夠得到在標(biāo)準(zhǔn)單元多晶硅間距內(nèi)形成和實現(xiàn)的電阻器結(jié)構(gòu)。此外，可以實現(xiàn)CDM ESD標(biāo)準(zhǔn)單元布局而沒有位于標(biāo)準(zhǔn)單元之間的禁用區(qū)。禁用區(qū)將會創(chuàng)建較大且不必要的電路布局的占位面積。
[0060]參考圖11，示出了制造諸如使用CDM ESD標(biāo)準(zhǔn)單元布局300實現(xiàn)的電路的集成電路的方法1100。方法可以包括:在1102處，限定多晶硅間距以形成核心標(biāo)準(zhǔn)單元器件(如ggNMOS器件)；在1104處，在相鄰多晶硅線之間至少施加第一金屬層以形成電阻器的一部分；以及在1106處，施加至少與第一金屬層連接的第二金屬層以形成電阻器的另一部分。方法1100可以進(jìn)一步包括:在1108處，施加金屬以連接第一電源域的電路和電阻器的輸入端；在1110處，施加金屬以連接電阻器的輸出端和柵極接地NMOS器件；以及在1112處，施加金屬以連接電阻器的輸出端和第二電源域的(接收器)電路。注意，核心標(biāo)準(zhǔn)單元器件和電阻器在跨電源域中形成CDS ESD保護(hù)電路。進(jìn)一步參考圖8，方法1100可以進(jìn)一步包括至少施加第三金屬層(Ml)以通過多層襯底中的至少第一通孔、第二通孔和第三通孔(804,812和816)來形成⑶S ESD保護(hù)電路的輸入端和⑶S ESD保護(hù)電路的輸出端之間的連接。如果核心標(biāo)準(zhǔn)單元器件包括柵極接地NMOS器件，則方法可以進(jìn)一步包括通過第三通孔(816)連接第三金屬層(Ml)和氧化物層818，以形成柵極接地NMOS器件308的MOS漏極820。如上所述，CDS ESD保護(hù)電路可以被布置和構(gòu)建為能夠?qū)⑾噜彉?biāo)準(zhǔn)單元互相鄰接，而在核心標(biāo)準(zhǔn)單元器件的相鄰單元之間沒有禁用區(qū)。
[0061]圖12至圖14提供圖11的方法1100中的各個步驟的具體細(xì)節(jié)。在圖12中，⑶SESD保護(hù)電路布局300的區(qū)域A/1102表示步驟1102，該步驟限定多晶硅(316)間距以形成諸如ggNMOS器件的核心器件。區(qū)域B/1104表示步驟1104，該步驟在多晶硅線(或“多晶硅與多晶硅”之間的空間)之間施加或夾置金屬(312/613)以形成電阻器或電阻器的一部分。在步驟1104期間所施加的金屬也可以被稱為MD金屬層。參考圖13，⑶S ESD保護(hù)電路布局300的區(qū)域C/1106表示步驟1106，該步驟使用金屬(314)連接在先前步驟1104中所形成的金屬電阻器的部分。在步驟1106期間所施加的金屬也可以被稱為MP金屬層。
[0062]參考圖14，⑶S ESD保護(hù)電路布局300的區(qū)域D/1108表示步驟1108，其中，金屬層連接從另一個電源域至金屬電阻器的輸入端的信號。區(qū)域E/1110表示步驟1110，該步驟在電阻器的輸出端和ESD器件(柵極接地NMOS)之間形成連接件。最后，參考圖15，⑶SESD保護(hù)電路布局300的區(qū)域F/1112表示步驟1112，該步驟將電阻器的輸出端與接收電阻器的輸出端的電路連接。在這個具體示例中，如圖所示，電阻器輸出端是在域b中的反相器電路的柵極輸入端。
[0063]本發(fā)明提供了一種集成電路，該集成電路包括具有固定多晶硅間距的標(biāo)準(zhǔn)單元結(jié)構(gòu)以及在標(biāo)準(zhǔn)單元的柵電極層的固定線之間或在一個特定實施例中的標(biāo)準(zhǔn)單元結(jié)構(gòu)的多晶硅線之間由金屬形成的電阻器。集成電路可以是在跨電源域中的器件充電模式(CMD)靜電放電(ESD)保護(hù)電路。CDM ESD保護(hù)電路可以包括電阻器和柵極接地NMOS (ggNMOS)電路。CDM ESD保護(hù)電路可以被布置和構(gòu)建為在相鄰標(biāo)準(zhǔn)單元結(jié)構(gòu)的相鄰單元之間沒有禁用區(qū)。CDM ESD保護(hù)電路可以連接在第一域的第一反相器電路和第二域的第二反相器電路之間。在多個實施例中，電阻器的值可以是50歐姆、100歐姆或200歐姆。注意，用于電阻器的金屬可以是主要由鎢制成的靜電耗散電阻器。
[0064]另一個方面，本發(fā)明提供了制造集成電路的方法，其中，限定多晶硅間距以形成核心標(biāo)準(zhǔn)單元器件(例如，其可以是柵極接地NMOS器件)、在柵電極層線之間的空間內(nèi)至少施加一個第一金屬層以形成電阻器的一部分以及施加至少與第一金屬層連接的第二金屬層以形成電阻器的另一部分。核心標(biāo)準(zhǔn)單元器件和電阻器可以在跨電源域中形成器件充電模式(CMD)靜電放電(ESD)保護(hù)電路。方法可以進(jìn)一步包括施加金屬以連接第一電源域的電路和電阻器的輸入端。方法可以進(jìn)一步包括施加金屬以連接電阻器的輸出端和柵極接地NMOS器件以及施加金屬以連接電阻器的輸出端和第二電源域的電路。方法可以進(jìn)一步包括至少施加第三金屬層以通過多層襯底中的至少第一通孔、第二通孔以及第三通孔來形成介于CMDESD保護(hù)電路的輸入端和CMD ESD保護(hù)電路的輸出端之間的連接。方法也可以包括通過第三通孔連接第三金屬層與氧化物層，從而形成柵極接地NMOS器件的MOS漏極。
[0065]另一個方面，本實施例為跨域標(biāo)準(zhǔn)單元提供器件充電模式(CMD)靜電放電(ESD)保護(hù)電路，該跨域標(biāo)準(zhǔn)單元包括柵極接地NMOS器件和與柵極接地NMOS器件耦合的電阻器，電阻器由位于包含柵極接地NMOS器件和電阻器的標(biāo)準(zhǔn)單元結(jié)構(gòu)的柵電極層線之間的固定空間內(nèi)的一個或多個金屬層形成。CDS ESD保護(hù)電路可以被布置和構(gòu)建成具有相互鄰接的相鄰標(biāo)準(zhǔn)單元，而在標(biāo)準(zhǔn)單元結(jié)構(gòu)的相鄰單元之間沒有禁用區(qū)。
[0066]以上僅示出了某些示例的原理。因此，應(yīng)該理解，雖然本文中沒有明確地描述或示出，但是本領(lǐng)域技術(shù)人員應(yīng)該能夠設(shè)計出實現(xiàn)本發(fā)明的原理并包括在其主旨和范圍內(nèi)的各種布置。此外，本文中列舉的所有示例和條件語言主要旨在明確僅用于教導(dǎo)的目的，以幫助讀者理解該原理和
【發(fā)明者】貢獻(xiàn)推進(jìn)本技術(shù)的概念，并且應(yīng)被解釋為不限于這些具體列舉的示例和條件。此外，本文中列舉的原理、方面和實施例，以及它們的具體的示例的所有陳述都旨在包含它們的結(jié)構(gòu)和功能等效。此外，這些等同物旨在包括當(dāng)前公知的等同物和將來開發(fā)的等同物，即，不管結(jié)構(gòu)怎樣，開發(fā)的實施相同功能的任意元件。
[0067]旨在結(jié)合被認(rèn)為是整個書面描述的一部分的附圖閱讀示例性實施例的該描述。在描述中，除非另有明確說明，否則諸如“連接”和“互連”的關(guān)于附接、連接等的相對術(shù)語指的是關(guān)系，其中，結(jié)構(gòu)相互直接固定或附接或者通過中間結(jié)構(gòu)相互間接地固定或附接，以及可移動的或剛性的附接或關(guān)系。[0068]盡管已經(jīng)根據(jù)示例性實施例描述了本主題，但本發(fā)明不限于該主題。相反，所附權(quán)利要求應(yīng)該被廣義地解釋為包括在不背離本發(fā)明的等效范圍的情況下由本領(lǐng)域技術(shù)人員做出的其他變型例和實施例。
【權(quán)利要求】
1.一種集成電路，包括: 半導(dǎo)體器件層，包括在相鄰柵電極線之間具有固定柵電極間距的標(biāo)準(zhǔn)單元結(jié)構(gòu)；以及 電阻器，由介于所述標(biāo)準(zhǔn)單元結(jié)構(gòu)的相鄰柵電極線之間的金屬形成。
2.根據(jù)權(quán)利要求1所述的集成電路，其中，所述集成電路是跨電源域中的器件充電模型(CMD )靜電放電(ESD )保護(hù)電路。
3.根據(jù)權(quán)利要求2所述的集成電路，其中，所述CMDESD保護(hù)電路包括所述電阻器和柵極接地NMOS CggNMOS)電路。
4.根據(jù)權(quán)利要求2所述的集成電路，其中，所述CMDESD保護(hù)電路被布置和構(gòu)建成具有相互鄰接的相鄰標(biāo)準(zhǔn)單元。
5.根據(jù)權(quán)利要求2所述的集成電路，其中，所述CMDESD保護(hù)電路連接在第一域的第一反相器電路和第二域的第二反相器電路之間。
6.根據(jù)權(quán)利要求1所述的集成電路，其中，所述電阻器的值為200歐姆。
7.根據(jù)權(quán)利要求1所述的集成電路，其中，所述電阻器的值為100歐姆。
8.根據(jù)權(quán)利要求1所述的集成電路，其中，所述電阻器的值為50歐姆。
9.一種制造集成電路的方法，所述方法包括: 形成以柵電極間距間隔開的多條柵電極線以形成核心標(biāo)準(zhǔn)單元器件； 在相鄰柵電極線之間至少施加第一金屬層以形成電阻器的一部分；以及 至少施加與所述第一金屬層連接的第二金屬層以形成所述電阻器的另一部分。
10.一種用于跨域標(biāo)準(zhǔn)單元的器件充電模型(CMD)靜電放電(ESD)保護(hù)電路，包括: 柵極接地NMOS器件；以及 電阻器，與所述柵極接地NMOS器件連接，所述電阻器由包含所述柵極接地NMOS器件和所述電阻器的標(biāo)準(zhǔn)單元結(jié)構(gòu)的相鄰多晶硅線之間的一個或多個金屬層形成。
【文檔編號】H01L21/02GK103972227SQ201310456049
【公開日】2014年8月6日 申請日期:2013年9月29日 優(yōu)先權(quán)日:2013年1月31日
【發(fā)明者】馬威宇, 陳柏廷, 陳庭榆, 陳國基, 田麗鈞 申請人:臺灣積體電路制造股份有限公司