半導體裝置制造方法
【專利摘要】本發(fā)明提供半導體裝置。在槽柵型的半導體裝置中，能夠利用簡單的制造方法實現(xiàn)能夠得到足夠耐壓的構(gòu)造。在該槽（10）中還設有連接槽（13），該連接槽（13）從外周槽（12）朝向更上側(cè)（芯片的端部側(cè)或者器件槽（11）的相反側(cè)）延伸。在連接槽（13）的連接有外周槽（12）的一側(cè)的相反側(cè)的端部形成有輔助槽（14），該輔助槽（14）是橢圓形的，其短軸比連接槽（13）寬?？偩€觸點（511）形成于輔助槽（14）的正上方，因而總線布線（35）和多晶硅層（多晶硅布線）（50）在輔助槽（14）內(nèi)連接。
【專利說明】半導體裝置【技術領域】
[0001]本發(fā)明涉及半導體裝置，尤其涉及能夠以大電流進行開關動作的半導體裝置的構(gòu)造。
【背景技術】
[0002]近年來，能夠以大電流驅(qū)動的功率MOSFET (Metal Oxide Semiconductor FieldEffect Transistor:金屬氧化物半導體)、絕緣柵雙極晶體管(Insulated Gate BipolarTransistor,以下簡稱作IGBT)已被用作開關元件。
[0003]在這種功率半導體元件中，根據(jù)柵電壓控制動作電流的導通/截止。在功率MOSFET中，該動作電流是指源-漏間的電流，在IGBT中，除了進行與功率MOSFET相同的動作以外還同時進行雙極晶體管的動作，該動作電流在發(fā)射極-集電極間流過。
[0004]在槽柵(trench gate)型的IGBT中，在半導體層的表面形成多條槽部(trench),在槽部中形成柵絕緣膜、作為柵電極的多晶硅層，各槽的內(nèi)表面作為MOSFET發(fā)揮作用。與各槽部對應的各柵電極并列地連接，并與總線布線連接?？偩€布線是用于在動作時對柵電極施加電壓的布線。圖15是示意地表示槽柵型的IGBT中的槽的結(jié)構(gòu)的一例的從上面觀察的俯視圖。在該圖中，示意地示出槽的平面形狀與總線布線的關系。
[0005]在圖15的(a)中，槽80與總線布線35在平面上的位置關系、以及槽80內(nèi)的多晶硅布線與總線布線35的連接部位即總線觸點911的位置關系。
[0006]在圖15的(b)中示出槽80的平面形狀。槽80由在圖中上下方向延伸的7條器件槽81、和在圖中的上方向?qū)⑦@些器件槽連接并在圖中左右方向延伸的外周槽82構(gòu)成，這些槽被一體化。各器件槽81朝向芯片的端部(圖中的上側(cè))平行地延伸，一條外周槽82被設計成在芯片的端部側(cè)與這些器件槽81垂直連接。
[0007]在圖15的(C)中示出在槽80的內(nèi)部及其周圍形成的多晶硅層32、90的平面形狀。如后所述，在此，多晶硅層32是器件槽81內(nèi)的多晶硅層。因此，多晶硅層32的平面形狀與器件槽81的平面形狀大致一致。另一方面，多晶硅層90是外周槽82及其周圍的多晶硅層，且比外周槽82大。這些多晶硅層在槽80內(nèi)被一體化，而且以提高電導率的方式進行了摻雜，因而作為布線發(fā)揮作用。
[0008]在圖15的(d)中示出多晶硅層90與總線觸點911的位置關系，如圖15的(a)所示，在總線觸點911的部位將多晶硅層90和總線布線35連接。另外，在圖15的(a)中，省略與總線觸點911無關的器件槽81內(nèi)的多晶硅層32的記述。
[0009]下面，使用圖15的(a)中的C-C方向的截面更詳細地說明該構(gòu)造。圖16是表示該截面的圖。在此，為了方便，在器件槽81側(cè)示出圖15中的左右方向的截面，在外周槽82側(cè)示出圖15中的上下方向的截面，圖16中的單點劃線表示C-C的垂直彎曲的部位。如圖16所示，槽80 (器件槽81、外周槽82)形成為從半導體層20中的表面貫通p層21，該半導體層20在表面?zhèn)染哂蠵層(基底層)21、n_層22、n+層23。n_層22只形成于具有器件槽81的一側(cè)，因而器件槽81的下端到達n_層22，外周槽82的下端到達n+層23。其中，器件槽81的寬度(圖15的(b)中的左右方向的寬度)與外周槽82的寬度(圖15的(b)中的上下方向的寬度)相同。另外，實際上在n+層23的下側(cè)形成有集電極層或集電極等，但是，在圖16中省略有關它們的記載。
[0010]如圖16所示，在器件槽81、外周槽82內(nèi)部隔著較薄的柵絕緣膜31，在器件槽81中形成有多晶娃層(棚電極)32,在外周槽82中形成有多晶娃層(多晶娃布線)90。多晶娃層(柵電極)32、多晶硅層(多晶硅布線)90形成為隔著較薄的柵絕緣膜31分別填埋器件槽81、外周槽82。
[0011]其中，在器件槽81的兩側(cè)形成有作為MOSFET的源區(qū)域的n+層24。因此，在器件槽81中，通過控制多晶硅層(柵電極)32的電位，能夠控制器件槽81內(nèi)部側(cè)面的n+層24與n_層22之間的P層21中的溝道的導通/截止。
[0012]并且，在形成有器件槽81的一側(cè)，在全部P層21和n+層24形成有由鋁等形成的發(fā)射極33。其中，多晶硅層(柵電極)32通過層間絕緣層34與發(fā)射極33絕緣。根據(jù)這種構(gòu)造，通過控制柵電極32的電位，能夠控制在發(fā)射極33與位于下側(cè)的集電極(未圖示)之間流過的電流的導通/截止。
[0013]另一方面，在外周槽82中，由于沒有形成n+層24，因而根本不進行這種動作。但是，如圖15所示，由于器件槽81和外周槽82被連接，因而各器件槽81內(nèi)的多晶硅層(柵電極)32和外周槽82內(nèi)的多晶硅層(多晶硅布線)90實際上被一體化。即，外周槽82是為了將與多條器件槽81對應的多晶硅層(柵電極)32并列地連接，并將其與總線布線35連接而形成的。在此，如圖16所示，外周槽82中的多晶硅層(多晶硅布線)90不僅填埋外周槽82，而且擴大到其周圍，在圖16中的外周槽82的右側(cè)與總線布線35連接。總線布線35利用與發(fā)射極33相同的材料構(gòu)成，同樣通過層間絕緣層91、92與P層21等絕緣。因此，在層間絕緣層91開口出總線觸點911。在圖15中示出槽80(器件槽81、外周槽82 )、多晶硅層(多晶硅布線)33、總線觸點911以及總線布線35在平面上的位置關系。
[0014]根據(jù)這種構(gòu)造，能夠通過多晶硅層(多晶硅布線)90連接多個多晶硅層(柵電極)32，通過總線布線35控制全部多晶硅層(柵電極)32的電位。
[0015]圖17的(a) (b)、圖18的(c) (d)、圖19的(e)是表示形成上述構(gòu)造中的多晶硅層(柵電極)32、多晶硅層(多晶硅布線)90時的制造工序的工序截面圖。在此，示出與圖16中的器件槽81、外周槽82各自的部位有關的截面。
[0016]首先，如圖17的(a)所示，通過干式蝕刻在半導體層20的表面形成器件槽81、夕卜周槽82，然后形成柵絕緣膜31。此時，形成圖15的(b)所示的被開口成槽80的形狀的光致抗蝕劑圖案，通過進行干式蝕刻，同時形成器件槽81、外周槽82。此時，如果器件槽81、夕卜周槽82的寬度相同，則容易進行使它們的深度也相同的干式蝕刻。并且，通過熱氧化，在已形成的器件槽81、外周槽82的內(nèi)部，也能夠形成均勻且較薄的柵絕緣膜31。
[0017]然后，如圖17的(b)所示，當在外周槽82側(cè)形成層間絕緣膜92后，利用CVD法等形成均勻且較厚的多晶硅層40。由此，器件槽81、外周槽82的內(nèi)部被多晶硅層40填充，并且整個表面也被多晶硅層40覆蓋。
[0018]然后，如圖18的(C)所示，與圖15的(C)所示的多晶硅層(多晶硅布線)90的形狀對應地，形成覆蓋包括外周槽82的區(qū)域的光致抗蝕劑層100。此時，在器件槽81側(cè)沒有形成光致抗蝕劑層100。[0019]然后，在形成有光致抗蝕劑層100的狀態(tài)下，進行多晶硅層40的干式蝕刻(回蝕)。由此，除了形成有光致抗蝕劑層100的部位之外，表面的多晶硅層40被均勻地去除，最終得到圖18的(d)所示的形狀。然后，通過去除光致抗蝕劑層100，如圖19的(e)所示，在器件槽81側(cè)形成多晶硅層(柵電極)32，在外周槽82側(cè)形成多晶硅層(多晶硅布線)90。器件槽81側(cè)的多晶硅層(柵電極)32僅殘留在器件槽81的內(nèi)部。然后，在整個面上形成絕緣層并進行構(gòu)圖，由此形成層間絕緣層34、91。此時，還形成層間絕緣層91中的總線觸點911。
[0020]即，能夠容易地利用圖17~19所示的方法制造上述構(gòu)造。
[0021 ] 但是，上述構(gòu)造存在以下說明的問題點。
[0022]圖20是示意地放大表示將回蝕后的形狀(圖19的(e))中用虛線包圍的區(qū)域的圖。在該圖中，外周槽82的上端部的結(jié)構(gòu)被放大表示。如上所述，柵絕緣膜31是通過熱氧化而形成的，而且是均勻且較薄地形成在器件槽81、外周槽82內(nèi)部的。但是，在表面的器件槽81、外周槽82的角部也均勻地形成柵絕緣膜31，實際上是很困難的，如圖20所示，在它們的角部，柵絕緣膜31通常比其它區(qū)域薄。因此，外周槽82表面的角部處的多晶硅層(多晶硅布線)90與半導體層20 (P層21)之間的耐壓降低。另一方面，如圖18的(d)所示，在器件槽81側(cè)，在其角部，多晶硅層40通過回蝕被去除，而且，如圖16所示，以后該部分被層間絕緣層34覆蓋，因此，即使柵絕緣膜31在角部變薄，該區(qū)域的絕緣耐壓也不會成為問題。與此相對，在圖15、16所示的構(gòu)造中，為了在外周槽82的外側(cè)設置總線觸點911，多晶硅層(多晶娃布線)90 一定通過該角部。
[0023]即，在上述構(gòu)造中，IGBT或者功率MOSFET的柵的耐壓與本來的動作無關，受到為了連接而設置的外周槽82中的柵絕緣膜31的限制。如果使柵絕緣膜31的厚度整體變厚，則雖然其耐壓明顯得到改善，但是為了進行良好的開關動作，需要使器件槽81內(nèi)的柵絕緣膜31變薄。
[0024]因此，例如在專利文獻I中記載有使外周槽表面的角部處的柵絕緣膜局部變厚的構(gòu)造。另外，在專利文獻2中記載有如下構(gòu)造:不使用外周槽，通過增大器件槽的末端部，消除這種角部處的柵絕緣膜的厚度不均，并從該末端部取出多晶硅布線。
[0025]【專利文獻I】日本特開平07- 249769號公報
[0026]【專利文獻2】日本特開2000- 200901號公報
[0027]但是，在專利文獻I記載的技術中，制造工序明顯變得復雜。
[0028]另外，在專利文獻2記載的技術中，雖然能夠改善槽角部處的柵絕緣膜的厚度不均，但是，使這種截面形狀的槽中的柵絕緣膜的厚度完全均勻，實際上是很困難的。另一方面，在該技術中，在形成于該角部的柵絕緣膜上形成多晶硅布線，這一點沒有變化。因此，采用該技術也很難充分改善耐壓。
[0029]即，在槽柵型的半導體裝置(IGBT、功率M0SFET)中，很難利用簡單的制造方法實現(xiàn)能夠得到足夠耐壓的構(gòu)造。

【發(fā)明內(nèi)容】

[0030]本發(fā)明正是鑒于上述問題而提出的，其目的在于，提供解決上述問題的發(fā)明。
[0031] 本發(fā)明采用以下所述的結(jié)構(gòu)來解決上述問題。
[0032]本發(fā)明的半導體裝置具有如下結(jié)構(gòu):在半導體層的表面形成各自的內(nèi)部具有柵電極的多條器件槽，該多條器件槽是沿一個方向延伸而形成于半導體層的表面的槽部，多個所述柵電極并列地與總線布線連接，其特征在于，在所述半導體層的表面形成有將所述器件槽、外周槽、連接槽以及輔助槽一體化而得到的槽，所述外周槽是沿與所述一個方向交叉的方向延伸的槽部，連接所述多條器件槽各自的一端，所述連接槽是沿所述一個方向延伸的槽部，在所述外周槽的連接有所述器件槽的一側(cè)的相反側(cè)與所述外周槽連接，所述輔助槽設于所述連接槽的與所述外周槽連接的一側(cè)的相反側(cè)的端部，在所述槽內(nèi)，將構(gòu)成所述柵電極的布線材料填充到比所述半導體層的表面低的位置，在所述輔助槽中連接所述布線材料和所述總線布線。
[0033]本發(fā)明的半導體裝置的特征在于，在所述槽中，所述輔助槽的寬度比所述連接槽的與延伸方向垂直的方向上的寬度寬。
[0034]本發(fā)明的半導體裝置的特征在于，在所述槽中，相鄰的2條所述連接槽的間隔比相鄰的2條所述器件槽的間隔寬。
[0035]本發(fā)明的半導體裝置的特征在于，在所述槽中，所述連接槽在與所述一個方向垂直的方向上沒有連接所述器件槽和所述外周槽的部位，與所述外周槽連接。
[0036]本發(fā)明的半導體裝置的特征在于，在相鄰的2條所述輔助槽之間形成有電場緩和槽，該電場緩和槽是沿所述一個方向延伸而形成于所述半導體層的表面且內(nèi)部填充有所述布線材料的槽部。
[0037]本發(fā)明的半導體裝置的特征在于，所述電場緩和槽在所述半導體層中形成得比所述輔助槽和/或所述連接槽淺。
[0038]本發(fā)明的半導體裝置的特征在于，所述電場緩和槽的與延伸方向垂直的方向上的寬度在與所述輔助槽相鄰的部位局部變寬。
[0039]本發(fā)明是如上所述構(gòu)成的，因而在槽柵型的半導體裝置中，能夠利用簡單的制造方法實現(xiàn)能夠得到足夠耐壓的構(gòu)造。
【專利附圖】

【附圖說明】
[0040]圖1是表示在本發(fā)明的第I實施方式的半導體裝置中使用的槽周邊的平面形狀的俯視圖。
[0041]圖2是本發(fā)明的第I實施方式的半導體裝置的A-A方向的截面圖。
[0042]圖3是本發(fā)明的第I實施方式的半導體裝置的B-B方向的截面圖。
[0043]圖4是表示在本發(fā)明的第I實施方式的半導體裝置中使用的槽周邊的平面形狀的另一例的俯視圖。
[0044]圖5是示意地表示槽下部的半導體層中的電位分布的圖。
[0045]圖6是示意地表示在使用電場緩和層時的半導體層中的電位分布的圖。
[0046]圖7是表示在本發(fā)明的第2實施方式的半導體裝置中使用的槽周邊的平面形狀的俯視圖。
[0047]圖8是表示在本發(fā)明的第2實施方式的半導體裝置中使用的槽的第I變形例周邊的平面形狀的俯視圖。
[0048]圖9是表示在本發(fā)明的第2實施方式的半導體裝置中使用的槽的第2變形例周邊的平面形狀的俯視圖。[0049]圖10是表示在本發(fā)明的第2實施方式的半導體裝置中使用的槽的第3變形例周邊的平面形狀的俯視圖。
[0050]圖11是表示在本發(fā)明的第2實施方式的半導體裝置中使用的槽的第4變形例周邊的平面形狀的俯視圖。
[0051]圖12是表示在本發(fā)明的第2實施方式的半導體裝置中使用的槽的第5變形例周邊的平面形狀的俯視圖。
[0052]圖13是表示在本發(fā)明的第2實施方式的半導體裝置中使用的槽的第6變形例周邊的平面形狀的俯視圖。
[0053]圖14是表示在本發(fā)明的第2實施方式的半導體裝置中使用的槽的第7變形例周邊的平面形狀的俯視圖。
[0054]圖15是表示在過去的半導體裝置中使用的槽周邊的平面形狀的俯視圖。
[0055]圖16是過去的半導體裝置的C-C方向的截面圖。
[0056]圖17是表示過去的半導體裝置的制造方法的工序截面圖(之一)。
[0057]圖18是表示過去的半導體裝置的制造方法的工序截面圖(之二)。
[0058]圖19是表示過去的半導體裝置的制造方法的工序截面圖(之三)。
[0059]圖20是放大表示過去的半導體裝置的外周槽上端部的構(gòu)造的截面圖。
[0060]標號說明
[0061]I半導體裝置(IGBT) ;10、70、71、80槽;11、81器件槽;12、82外周槽；13連接槽；14、72輔助槽；15、73電場緩和槽；20半導體層；21p層(基底層:半導體層);22n_層(半導體層)；23n+層(半導體層)；24n+層(源區(qū)域)；31柵絕緣膜；32多晶硅層(柵電極)；33發(fā)射極；34、51、91、92層間絕緣層；35總線布線;40多晶硅層;50、90多晶硅層(多晶硅布線);100光致抗蝕劑層；151第I部分；152第2部分；153第3部分；511、911總線觸點。
【具體實施方式】
[0062]下面，說明本發(fā)明的實施方式的半導體裝置。該半導體裝置是通過柵控制溝道的導通/截止來控制電流的導通/截止的半導體元件。并且，形成有沿一個方向平行延伸的多個槽部(器件槽)，柵電極設于各器件槽內(nèi)。各柵電極在芯片的端部側(cè)并列地與總線布線連接。與圖15的示例相同地，除器件槽外，還設有用于將柵電極并列地連接的外周槽，將器件槽和外周槽一體化而得到的槽形成于半導體層的表面。
[0063](第I實施方式)
[0064]下面，說明本發(fā)明的第I實施方式的半導體裝置。該半導體裝置是IGBT。圖1是示意地表示該半導體裝置I的槽10和總線布線35等的形狀、位置關系的俯視圖。另外，圖
2、圖3是該半導體裝置I的A-A方向、B-B方向的截面圖。
[0065]圖1對應于圖15，在圖1的(a)中示出槽10、總線布線35、總線觸點511的平面形狀、位置關系。
[0066]如圖1的(b)所示，形成在該半導體裝置I中的槽10也設有在圖中上下方向(一個方向)延伸的7條器件槽11、和在這些圖中的上端(一端)與這些器件槽11連接并在圖中左右方向(與一個方向交叉的方向)延伸的外周槽12。這一點與圖15的結(jié)構(gòu)相同。器件槽10的內(nèi)部及與其相鄰的構(gòu)造也相同。即，所使用的半導體層20、柵絕緣膜31等與圖15、圖16的結(jié)構(gòu)相同。器件槽11內(nèi)的多晶硅層(柵電極)32、層間絕緣層34等的形狀也相同。另夕卜，優(yōu)選外周槽12的寬度(圖1中的上下方向的寬度)與器件槽11的寬度(圖1中的左右方向的寬度)相等。
[0067]其中，在該槽10中還設有連接槽13，該連接槽13從外周槽12朝向更上側(cè)(芯片的端部側(cè)或者器件槽11的相反側(cè))延伸。優(yōu)選連接槽13與器件槽11平行，其寬度(圖1中的左右方向的寬度)與器件槽11相同。并且，假設連接槽13和外周槽12的連接部位與器件槽11和外周槽12的連接部位不同。因此，在該槽10的平面形狀(圖1的(b))中形成有三岔路徑而沒有形成四岔路徑(成為十字形狀的部分)。因此，連接槽13在相鄰的2條器件槽11之間，從外周槽12向這2條器件槽11的相反側(cè)延伸。并且，在相鄰的2條連接槽13的間隙的隔著外周槽12的相反側(cè)具有三條器件槽11。即，相鄰的2條連接槽13的間隔被設定成比相鄰的2條器件槽11的間隔寬。
[0068]在連接槽13的與外周槽12連接的一側(cè)的相反側(cè)的端部形成有輔助槽14，該輔助槽14是橢圓形的，其短軸比連接槽13寬。輔助槽14成為連接槽13的一部分。
[0069]在外周槽12、連接槽13、輔助槽14中也形成有多晶硅層(多晶硅布線)50。但是，此時的多晶硅層(多晶硅布線)50的截面形狀與前述的多晶硅層(多晶硅布線)90不同，僅形成于這些槽的內(nèi)部。這一點同樣適用于器件槽11內(nèi)的多晶硅層(柵電極)32。因此，多晶娃層(多晶娃布線)50和多晶娃層(柵電極)32被一體化,這一點與圖15的結(jié)構(gòu)相同,但是，多晶娃層32、50都是僅形成于槽10的內(nèi)部,這一點與圖15的結(jié)構(gòu)大不相同。因此，多晶娃層32、50的平面形狀如圖1的(c)所示與槽10的平面形狀大致相同。
[0070]另外，如圖2、圖3所示，包圍輔助槽14而形成層間絕緣層51，在層間絕緣層51上開口出總線觸點511。總線布線35和多晶硅層(多晶硅布線)50通過總線觸點511而連接。如圖1的(d)所示，總線觸點511在俯視時形成于輔助槽14中且比輔助槽14小。
[0071]在這種結(jié)構(gòu)中，總線觸點511形成于輔助槽14的正上方，因而總線布線35和多晶硅層(多晶硅布線)50在輔助槽14內(nèi)連接。因此，不需要如圖15的構(gòu)造中的多晶硅層(多晶硅布線)90那樣，將多晶硅層(多晶硅布線)50 一直延伸到槽10 (外周槽12、連接槽13、輔助槽14)的外部。由于將總線觸點511設于輔助槽14內(nèi)，因而僅在輔助槽14內(nèi)形成多晶硅層(多晶硅布線)50即可。
[0072]因此，不需要如圖17?19所示的制造方法那樣形成光致抗蝕劑層100并對多晶硅層(多晶硅布線)50進行構(gòu)圖。只要形成上述槽10，就能夠與器件槽11內(nèi)的多晶硅層(柵電極)32相同地通過回蝕來形成圖2所示結(jié)構(gòu)的多晶硅層(多晶硅布線)50。S卩，不需使用圖18中的光致抗蝕劑層100即可形成圖1?圖3所述的構(gòu)造。因此，不需要用于形成光致抗蝕劑層100的光刻工序。
[0073]另外，在這種情況下，由于不需使用光致抗蝕劑層100即可進行多晶硅層的回蝕，因而該回蝕時的狀況在器件槽11側(cè)、外周槽12側(cè)、連接槽13側(cè)、輔助槽14側(cè)沒有變化。因此，在這種情況下，如圖2、圖3所示，其截面與器件槽11內(nèi)的多晶硅層(柵電極)32相同地，多晶硅層(多晶硅布線)50僅殘留在外周槽12、連接槽13、輔助槽14的內(nèi)部，能夠使其最上面比外周槽12、連接槽13、輔助槽14的角部(半導體層20的表面)低。因此，即使在半導體層20表面的外周槽12、連接槽13、輔助槽14的角部處的柵絕緣膜31局部變薄的情況下，該變薄的柵絕緣膜31和多晶硅層(多晶硅布線)50也不會接觸，在該部位形成圖2、圖3所示的層間絕緣層51。如圖2所示，這種構(gòu)造與器件槽11內(nèi)是同樣的。因此，即使在輔助槽14的角部處的柵絕緣膜31局部變薄的情況下，多晶硅層(多晶硅布線)50與半導體層20(P層21)之間的耐壓也不會降低。
[0074]S卩，在該半導體裝置I中能夠得到足夠耐壓，而且能夠利用簡單的制造方法得到該半導體裝置I。
[0075]另外，在上述結(jié)構(gòu)中，使器件槽11、外周槽12、連接槽13的寬度相同，使輔助槽14的寬度(圖1中的左右方向的寬度:橢圓形的短軸)比該寬度寬。這是為了通過增大總線觸點511的面積，降低多晶硅層(多晶硅布線)50與總線布線35之間的接觸電阻。這種結(jié)構(gòu)使得連接槽13之間的間隔比器件槽11之間的間隔寬，因而能夠容易實現(xiàn)。另外，根據(jù)這種結(jié)構(gòu)，也容易實現(xiàn)形成在輔助槽14上的總線觸點511的開口(層間絕緣層51的干式蝕刻)。
[0076]另外，也可以在使連接槽13的間隔與器件槽11相同的同時使輔助槽14變寬。圖4的(a)表示此時的槽、總線布線35、總線觸點511的平面形狀、位置關系，圖4的(b)僅示出槽的平面形狀。該圖分別對應于圖1的(a)(b)。在這種結(jié)構(gòu)中，在相鄰的2條器件槽11之間，從外周槽12起在器件槽11的相反側(cè)延伸形成連接槽13。在各個連接槽13的末端設有輔助槽14，但是，輔助槽14與外周槽12之間的距離(連接槽13的長度)被設定成根據(jù)相鄰的輔助槽14而不同。在圖4的結(jié)構(gòu)中，該距離被設定成三種距離。根據(jù)這種結(jié)構(gòu)，即使在輔助槽14變寬而增大單一的總線觸點511的面積的情況下，也能夠增大總線觸點511的總數(shù)、總面積。因此，能夠進一步降低總線布線35與多晶硅層(多晶硅布線)50之間的電阻。
[0077]在上述結(jié)構(gòu)中，為了在半導體層20形成槽10而采用干式蝕刻，但是，此時通常是蝕刻速度在槽10中寬度較寬的區(qū)域中快。因此，通常存在槽10中寬度較寬的部位變深，寬度較窄的部位比寬度較寬的部位淺的傾向。如后所述，即使如此也存在耐壓降低的情況，因而優(yōu)選使器件槽11、外周槽12、連接槽13的寬度相同。另外，在上述示例中，輔助槽14的寬度比該寬度寬，但是，也可以使輔助槽14的寬度與它們的寬度相同。在這種情況下，連接槽自身的端部實質(zhì)上成為輔助槽。在這種情況下，總線觸點小于該寬度，但是，只要能夠使該部分的接觸電阻足夠小，則也能夠采用這種構(gòu)造。
[0078]另外，如前所述，連接槽13和外周槽12的連接部位與器件槽11和外周槽12的連接部位不同，因而在該槽10的平面形狀中形成三岔路徑而沒有形成四岔路徑。這是為了抑制在形成了四岔路徑的情況下，寬度在其交叉部位的對角線上實質(zhì)上變寬，并且抑制槽10在該部分變深或者蝕刻形狀不良。但是，在起因于該部分的耐壓降低與起因于前述變薄的柵絕緣膜的耐壓降低相比可以忽略的情況下，也可以在槽10中形成四岔路徑。
[0079]另外，在上述構(gòu)造中，將輔助槽的平面形狀設為橢圓形，但是，只要能夠在其上形成總線觸點，則其形狀可以是任意形狀。例如，也可以是圓形、矩形。另外，在上述示例中采用在一條外周槽連接多條連接槽的結(jié)構(gòu)，但是，也可以采用將外周槽分割成多個，在各個外周槽連接多個連接槽的結(jié)構(gòu)。
[0080](第2實施方式)
[0081]在第2實施方式的半導體裝置中，起因于槽深不均的耐壓降低得到進一步改善。在該半導體裝置中，槽的平面形狀與前述的半導體裝置I不同。
[0082]首先，說明起因于槽深不均的耐壓降低。圖5表示在半導體基板20中以相等間隔并列存在4個槽70的情況(a)下和存在一個比槽70寬且深的槽71的情況(b)下的半導體基板20內(nèi)的截面處的電位分布。關于這一點，在器件槽側(cè)、輔助槽側(cè)等都是同樣的，但是，在此輔助槽側(cè)尤其成為問題。在此，虛線表示一條等電位線，等電位線在左右方向呈現(xiàn)急劇變化的部分是電場增強的部分。另外，在圖5中對多晶硅層(多晶硅布線)50上側(cè)的結(jié)構(gòu)省略記載。如圖所示，在存在一個寬且深的槽71的情況(b)下，特別地形成有槽71的底部附近的等電位線變陡峻的區(qū)域。因此，為了抑制形成電場局部增強的區(qū)域，如前所述優(yōu)選使槽的深度均勻。
[0083]但是，在使前述半導體裝置I的輔助槽14的寬度變寬的情況下，在通過干式蝕刻形成槽10時，輔助槽14的部分形成得比其它部分(器件槽11、外周槽12、連接槽13)深。因此，如圖5的(b)所示，有可能形成電場局部增強的區(qū)域，在該區(qū)域中耐壓受到限制。S卩，在前述半導體裝置I中，耐壓有可能由于局部變寬的輔助槽14而降低。
[0084]為了消除這種情況，在輔助槽的兩側(cè)配置其它槽比較有效。這種構(gòu)造的截面和電位分布如圖6所示。其中，在此，比實際情況強調(diào)槽的深度差異進行記述。在這種構(gòu)造中，在寬且深的輔助槽72的兩側(cè)形成有比其窄且淺的電場緩和槽73。此時的等電位線如圖6的虛線所示，在輔助槽72的底部附近的側(cè)面?zhèn)鹊入娢痪€急劇變化的部分被去除，因而不存在等電位線呈現(xiàn)急劇變化的部分。即，在圖6的構(gòu)造中，即使在使用寬且深的輔助槽72的情況下，也不會形成電場局部增強的區(qū)域，因而耐壓提高。其中，不需要使電場緩和槽73的深度比輔助槽72淺。在它們的深度相同的情況下，能夠?qū)崿F(xiàn)圖5的(a)的狀況，依舊能夠緩和電場集中，因而它們的深度也可以相同。
[0085]因此，為了得到上述的效果，在前述的槽10中，在相鄰的輔助槽14之間形成沿上下方向延伸的電場緩和槽即可。此時，電場緩和槽內(nèi)部的截面形狀與器件槽11、外周槽12、連接槽13、輔助槽14相同。這種槽的平面形狀的一例如圖7所示。圖7是與圖1的(a)(b)對應地表示該槽的俯視圖，圖7的(a)表示槽與總線布線35等的形狀位置關系，圖7的(b)僅表示槽的平面形狀。
[0086]在這種結(jié)構(gòu)中，在每條輔助槽設有電場緩和槽15。電場緩和槽15形成為從左右兩側(cè)夾持局部變寬形成的輔助槽14。因此，如圖7的(b)所示，電場緩和槽15具有在左側(cè)接近輔助槽14的第I部分151和在右側(cè)接近輔助槽14的第2部分152。并且，在外周槽12的相反側(cè)具有第3部分153，第I部分151和第2部分152通過第3部分153連接成一體。
[0087]優(yōu)選電場緩和槽15的寬度與器件槽11、外周槽12、連接槽13相同，在這種情況下，其寬度比輔助槽14的寬度窄。并且，全部電場緩和槽15與外周槽12連接。根據(jù)這種結(jié)構(gòu)，顯然在輔助槽14的周圍實現(xiàn)了圖16所示的狀況。S卩，由此，輔助槽14周邊的電場集中得到緩和。另外，顯然能夠與前述的槽10相同地形成圖7所示結(jié)構(gòu)的槽，而且能夠以相同的方式同樣地形成多晶娃層(柵電極)32、多晶娃層(多晶娃布線)50。
[0088]另外，即使簡化電場緩和槽15的結(jié)構(gòu)，采用去除了電場緩和槽15中的第3部分153后的結(jié)構(gòu)，顯然也能夠得到緩和電場集中的效果。圖8是與圖7相同地表示這種結(jié)構(gòu)(第I變形例)的槽的形狀的圖。在這種情況下，與圖7的結(jié)構(gòu)相比，能夠減小槽整體，能夠減小芯片尺寸。
[0089]另外，在將輔助槽72內(nèi)的多晶硅層(多晶硅布線)50設為浮游電位的情況下，也能夠得到圖6的效果。因此，也能夠采用使輔助槽14不與器件槽11、外周槽12、連接槽13成為一體的結(jié)構(gòu)。圖9是與圖7相同地表示將圖7所示結(jié)構(gòu)中的電場緩和槽15分離，使其不與器件槽11、外周槽12、連接槽13成為一體時的示例(第2變形例)的圖。同樣，圖10是與圖7相同地表示將圖8所示結(jié)構(gòu)中的電場緩和槽15分離時的示例(第3變形例)的圖。另夕卜，電場緩和槽15顯然對于連接槽13也發(fā)揮相同的效果，因而在連接槽13整體較深的情況下，也可以形成比其淺的電場緩和槽15。
[0090]在上述的示例中，使電場緩和槽15的寬度(深度)小于輔助槽14，但是，在使它們的寬度相同的情況下，如前所述，依舊能夠緩和電場集中。因此，也可以使電場緩和槽15的形狀與輔助槽14相同。圖11表示在圖7所示結(jié)構(gòu)中使第I部分151、第2部分152這樣變形的示例(第4變形例)。對這種結(jié)構(gòu)進行變形，與第I變形例相同地，電場緩和槽15構(gòu)成為僅在左右包圍輔助槽14的示例(第5變形例)如圖12所示。另外，對圖11所示結(jié)構(gòu)(第4變形例)進行變形，與第2變形例相同地，將電場緩和槽15分離的示例(第6變形例)如圖13所示。另外，將圖12所示結(jié)構(gòu)(第5變形例)中的電場緩和槽15分離時的示例(第7變形例)如圖14所示。
[0091]這樣，在第2實施方式中，在有可能產(chǎn)生起因于局部變寬形成的輔助槽的電場集中的情況下，通過在輔助槽的周圍適當配置電場緩和槽，能夠緩和該電場集中。顯然能夠與第I實施方式相同地形成前述的任何形狀的槽。即，由此不需要特別追加光刻工序，僅改變槽的形狀即可實現(xiàn)上述的構(gòu)造。因此，能夠容易地制造上述的半導體裝置。
[0092]另外，在芯片整體的結(jié)構(gòu)中，可以僅在電場集中最成問題的部位設置電場緩和槽，不需要與全部輔助槽對應地設置電場緩和槽。
[0093]上述的半導體裝置是IGBT，但是，只要是具有多條槽的槽柵型的半導體裝置，上述結(jié)構(gòu)顯然就是有效的。例如，在功率MOSFET中上述結(jié)構(gòu)也是有效的。
【權(quán)利要求】
1.一種半導體裝置，其具有如下結(jié)構(gòu):在半導體層的表面形成各自的內(nèi)部具有柵電極的多條器件槽，該多條器件槽是沿一個方向延伸而形成于半導體層的表面的槽部，多個所述柵電極并列地與總線布線連接，其特征在于， 在所述半導體層的表面形成有將所述器件槽、外周槽、連接槽以及輔助槽一體化而得至Ij的槽， 所述外周槽是沿與所述一個方向交叉的方向延伸的槽部，連接所述多條器件槽各自的一端， 所述連接槽是沿所述一個方向延伸的槽部，在所述外周槽的連接有所述器件槽的一側(cè)的相反側(cè)與所述外周槽連接， 所述輔助槽設于所述連接槽的與所述外周槽連接的一側(cè)的相反側(cè)的端部， 在所述槽內(nèi)，將構(gòu)成所述柵電極的布線材料填充到比所述半導體層的表面低的位置， 在所述輔助槽中連接所述布線材料和所述總線布線。
2.根據(jù)權(quán)利要求1所述的半導體裝置，其特征在于，在所述槽中，所述輔助槽的寬度比所述連接槽的與延伸方向垂直的方向上的寬度寬。
3.根據(jù)權(quán)利要求2所述的半導體裝置，其特征在于，在所述槽中，相鄰的2條所述連接槽的間隔比相鄰的2條所述器件槽的間隔寬。
4.根據(jù)權(quán)利要求3所述的半導體裝置，其特征在于，在所述槽中，所述連接槽在與所述一個方向垂直的方向上沒有連接所述器件槽和所述外周槽的部位，與所述外周槽連接。
5.根據(jù)權(quán)利要求1?4中任意一項所述的半導體裝置，其特征在于，在相鄰的2條所述輔助槽之間形成有電場緩和槽，該電場緩和槽是沿所述一個方向延伸而形成于所述半導體層的表面且內(nèi)部填充有所述布線材料的槽部。
6.根據(jù)權(quán)利要求5所述的半導體裝置，其特征在于，所述電場緩和槽在所述半導體層中形成得比所述輔助槽和/或所述連接槽淺。
7.根據(jù)權(quán)利要求5或6所述的半導體裝置，其特征在于，所述電場緩和槽的與延伸方向垂直的方向上的寬度在與所述輔助槽相鄰的部位局部變寬。
【文檔編號】H01L29/06GK104009071SQ201310454662
【公開日】2014年8月27日 申請日期:2013年9月29日 優(yōu)先權(quán)日:2013年2月26日
【發(fā)明者】鳥居克行 申請人:三墾電氣株式會社