嵌入式存儲器及其形成方法
【專利摘要】本發(fā)明提供了一種嵌入式閃存存儲器件，包括：柵疊件，以及位于半導(dǎo)體襯底中的源極和漏極區(qū)。第一源極和漏極區(qū)位于柵疊件的相對兩側(cè)。柵疊件包括：位于半導(dǎo)體襯底上方的底部介電層、位于底部介電層上方的電荷捕獲層、位于電荷捕獲層上方的頂部介電層、位于頂部介電層上方的高k介電層，以及位于高k介電層上方的金屬柵極。本發(fā)明還提供了一種形成嵌入式閃存存儲器件的方法。
【專利說明】嵌入式存儲器及其形成方法

【技術(shù)領(lǐng)域】
[0001]本發(fā)明總體涉及半導(dǎo)體領(lǐng)域，更具體地，涉及嵌入式存儲器及其形成方法。

【背景技術(shù)】
[0002] 使用介電捕獲層或浮動層以存儲電荷的閃存存儲器通常用于片上系統(tǒng)（S0C)技術(shù) 中，并且閃存存儲器與其他集成電路一起形成在同一芯片上。例如，高壓（HV)電路、輸入/ 輸出（10)電路、核心電路和靜態(tài)隨機(jī)存取存儲（SRAM)電路通常與閃存存儲器集成在同一 芯片上。與形成在不具有其他電路的芯片上的閃存存儲器相比，由于將相應(yīng)的閃存存儲器 嵌入在其上形成其他電路的芯片中，因此通常被稱為嵌入式存儲器。閃存存儲器的結(jié)構(gòu)與 HV電路器件、10電路器件、核心電路器件和SRAM電路器件不同。因此，當(dāng)技術(shù)發(fā)展時，嵌入 式存儲器件與其他類型的器件面臨著挑戰(zhàn)。


【發(fā)明內(nèi)容】

[0003] 根據(jù)本發(fā)明的一個方面，提供了一種器件，包括：半導(dǎo)體襯底；以及嵌入式閃存存 儲器件。嵌入式閃存存儲器件包括：第一柵疊件和第一源極和漏極區(qū)。其中，第一柵疊件包 括：底部介電層，位于半導(dǎo)體襯底上方；電荷捕獲層，位于底部介電層上方；頂部介電層，位 于電荷捕獲層上方；第一高k介電層，位于頂部介電層上方；和第一金屬柵極，位于第一高k 介電層上方。第一源極和漏極區(qū)位于半導(dǎo)體襯底中，第一源極和漏極區(qū)位于第一柵疊件的 相對兩側(cè)。
[0004] 優(yōu)選地，頂部介電層包括氧化硅或氮氧化硅。
[0005]優(yōu)選地，該器件還包括：覆蓋第一高k介電層并且位于第一金屬柵極下方的第一 金屬覆蓋層。
[0006]優(yōu)選地，該器件還包括高壓（HV)晶體管。高壓（HV)晶體管包括第二柵疊件和第二 源極和漏極區(qū)。其中，第二柵疊件包括：HV介電層，位于半導(dǎo)體襯底上方；第二高k介電層， 位于HV介電層上方；和第二金屬柵極，位于第二高k介電層上方。第二源極和漏極區(qū)位于 半導(dǎo)體襯底中，第二源極和漏極區(qū)位于第二柵疊件的相對兩側(cè)。
[0007]優(yōu)選地，桌一尚k介電層和第一咼k介電層由相同的材料形成并且具有相同的厚 度，并且第一金屬柵極和第二金屬柵極由相同的材料形成并且具有相同的厚度。
[0008]優(yōu)選地，該器件還包括輸入/輸出（10)晶體管。輸入/輸出（1〇)晶體管包括第 三柵疊件和第三源極和漏極區(qū)。其中，第三柵疊件包括：1〇介電層，位于半導(dǎo)體襯底上方， 10介電層的厚度小于頂部介電層的厚度；第三高k介電層，位于1〇介電層上方；和第三金 屬柵極，位于第三高k介電層上方。第三源極和漏極區(qū)位于半導(dǎo)體襯底中，第三源極和漏極 區(qū)位于第三柵疊件的相對兩側(cè)。
[0009]優(yōu)選地，該器件還包括晶體管。晶體管選自由核心晶體管和靜態(tài)隨機(jī)存取存儲器 (SRAM)晶體管組成的組，晶體管包括第四柵疊件和第四源極和漏極區(qū)。其中，第四柵疊件包 括：界面介電層，位于半導(dǎo)體襯底上方；第四高 k介電層，位于界面介電層上方；和第四金屬 柵極，位于第四高k介電層上方。第四源極和漏極區(qū)位于半導(dǎo)體襯底中，第四源極和漏極區(qū) 位于第四柵疊件的相對兩側(cè)。
[0010]根據(jù)本發(fā)明的另一方面，提供了一種器件，包括：半導(dǎo)體襯底；嵌入式閃存存儲器 件；以及晶體管。嵌入式閃存存儲器件包括第一柵疊件。其中，第一柵疊件包括：底部氧化 桂層，位于半導(dǎo)體襯底上方；電荷捕獲層，位于底部氧化硅層上方；頂部氧化物層，位于電 荷捕犾層上方；第一 1? k介電層，位于頂部氧化物層上方并且與頂部氧化物層接觸；第一金 屬覆蓋層，位于第一高k介電層上方并且與第一高k介電層接觸；和第一金屬柵極，位于第 一金屬覆蓋層上方。同時，晶體管包括第二柵疊件。第二柵疊件包括：氧化物層，位于半導(dǎo) 體襯底上方；第二高k介電層，位于氧化物層上方并且與氧化物層接觸，第一高 k介電層和 第二高k介電層具有相同的厚度并且由相同的材料形成；第二金屬覆蓋層，位于第二高k介 電層上方并且與第二高k介電層接觸，第一金屬覆蓋層和第二金屬覆蓋層具有相同的厚度 并且由相同的材料形成；以及第二金屬柵極，位于第二金屬覆蓋層上方。
[0011] 優(yōu)選地，頂部氧化物層和氧化物層為氧化硅層。
[0012] 優(yōu)選地，頂部氧化物層和氧化物層包括不同的材料。
[0013] 優(yōu)選地，頂部氧化物層和氧化物層具有不同的厚度。
[0014] 優(yōu)選地，第一金屬覆蓋層和第二金屬覆蓋層包括氮化鈦。
[0015] 優(yōu)選地，電荷捕獲層包括介電材料。
[0016]根據(jù)本發(fā)明的又一方面，提供了一種方法，包括：形成層堆疊件；圖案化層堆疊 件；在層堆疊件上方形成第一金屬柵極；以及在半導(dǎo)體襯底中形成第一源極和漏極區(qū)，層 堆疊件、第一金屬柵極以及第一源極和漏極區(qū)形成嵌入式閃存器件的多個部分。其中，形成 層堆疊件包括：在半導(dǎo)體襯底上方并且在第一器件區(qū)域中形成底部介電層；在底部介電層 上方形成電荷捕獲層；在電荷捕獲層上方形成頂部介電層；和在頂部介電層上方形成第一 高k介電層。
[0017] 優(yōu)選地，該方法還包括：在第一高k介電層上方形成覆蓋層，覆蓋層與層堆疊件一 起被圖案化。
[0018] 優(yōu)選地，該方法還包括：在半導(dǎo)體襯底上方形成與半導(dǎo)體襯底接觸的氧化物層，氧 化物層位于第二器件區(qū)域中；當(dāng)形成第一高k介電層時，同時形成覆蓋氧化物層的第二高k 介電層；以及當(dāng)形成第一金屬柵極時，同時形成覆蓋第二高k介電層的第二金屬柵極，氧化 物層、第二高k介電層和第二金屬柵極形成晶體管的多個部分。
[0019] 優(yōu)選地，該方法還包括：形成氮化鈦層，氮化鈦層包括位于頂部介電層上方并且與 頂部介電層接觸的第一部分，以及位于氧化物層上方并且與氧化物層接觸的第二部分，第 一金屬柵極和第二金屬柵極分別覆蓋并且接觸氮化鈦層的第一部分和第二部分。
[0020] 優(yōu)選地，晶體管是高壓晶體管，并且同時沉積氧化物層和頂部介電層。
[0021] 優(yōu)選地，晶體管是輸入/輸出（10)晶體管，通過熱氧化半導(dǎo)體襯底而形成氧化物 層，并且通過沉積形成頂部介電層。
[0022] 優(yōu)選地，形成第一金屬柵極的步驟包括：在第一高k介電層上方形成多晶硅層；以 及在形成第一源極和漏極區(qū)之后，用第一金屬柵極替代多晶硅層。

【專利附圖】

【附圖說明】
[0023]為了更完整地理解本發(fā)明及其優(yōu)勢，現(xiàn)結(jié)合附圖參考以下描述，其中：
[0024]圖1至圖13是根據(jù)一些示例性實(shí)施例的嵌入式存儲器件和其他類型的器件在制 造的中間階段的截面圖，其中使用了后柵極方法；以及
[0025]圖14至圖16是根據(jù)可選實(shí)施例的嵌入式存儲器件和其他類型的器件在制造的中 間階段的截面圖，其中使用了先柵極方法。

【具體實(shí)施方式】
[0026]下面詳細(xì)論述了本發(fā)明各實(shí)施例的制造和使用。然而，應(yīng)該理解，實(shí)施例提供了許 多可以在各種具體環(huán)境中實(shí)現(xiàn)的可應(yīng)用的構(gòu)思。所討論的具體實(shí)施例僅僅出于說明的目 的，而不用于限制本發(fā)明的范圍。
[0027]、本發(fā)明根據(jù)各個示例性實(shí)施例提供了嵌入式存儲器件及其形成方法。示出了形成 嵌入式存儲器件的中間階段。論述了實(shí)施例的各種變型。在本發(fā)明的不同示圖和說明性的 實(shí)施例中，相似的標(biāo)號用于代表相似的元件。
[0028]參見圖1，提供了作為半導(dǎo)體晶圓2的一部分的半導(dǎo)體襯底20。在一些實(shí)施例中， 半導(dǎo)體襯底20包括晶體硅。半導(dǎo)體襯底2〇也可以包括其他諸如碳、鍺、鎵、硼、砷、氮、銦、 磷^的常用材料。半導(dǎo)體襯底20可以是塊狀襯底或是絕緣體上半導(dǎo)體 （S0I)襯底。在一 些示例性實(shí)施例中，半導(dǎo)體襯底20包括Si^Ge^其中z值是SiGe中鍺的原子百分比，并且 z值可以是在0和1范圍內(nèi)（包括〇和1)的任何值。例如，當(dāng)z值為〇時，半導(dǎo)體襯底20包 括晶體硅襯底。當(dāng)z值為1時，半導(dǎo)體襯底20包括晶體鍺襯底。襯底20也可以是包括硅 襯底上的III-V族化合物半導(dǎo)體或硅襯底上的硅鍺(或鍺）層的組合物結(jié)構(gòu)。
[0029] 半導(dǎo)體襯底20包括在區(qū)域100、200、300和400中的部分。根據(jù)一些實(shí)施例，區(qū)域 100、200、3〇0和400分別包括嵌入式閃存存儲區(qū)、高壓（HV)區(qū)、輸入/輸出（10)區(qū)以及靜 態(tài)隨機(jī)存取存儲（SRAM) /通用邏輯(核心）器件區(qū)。嵌入式閃存存儲區(qū)1〇〇用于在其中形 成嵌入式閃存存儲單元(諸如圖I3和圖16中的156)。HV區(qū)200用于在其中形成HV器件 (諸如圖13和圖16中的四 6)。10區(qū)3〇〇用于在其中形成1〇器件(諸如圖13和圖16中的 356)。核心/SRAM區(qū)400用于在其中形成核心器件和/或SRAM單元(諸如圖13和圖16中 的45 6)。核心器件(有時被稱為邏輯器件)其中不包括任何存儲器陣列，并且核心器件可以 在或可以不在SRAM陣列的外圍區(qū)中。例如，核心器件可以在SRAM陣列（區(qū)域400中）或存 儲器單元（區(qū)域100中）的驅(qū)動電路或譯碼電路中。向HV器件供給正電源電壓Vddl，并且 將HV器件配置為能夠耐受正電源電壓Vddl，其中正電源電壓Vddl高于SRAM/核心區(qū)400 中器件的正電源電壓Vdd2。例如，電源電壓Vdd2可以小于約IV，而電源電壓Vddl可以介 于約1· 5V和約3. 3V之間。盡管襯底20在區(qū)域100、200、300和400中的部分被示為非連 續(xù)的，但它們都是同一連續(xù)襯底20的一部分。
[0030] 又如圖1所示，底部介電層22形成在襯底20上。在一些實(shí)施例中，底部介電層22 可以由氧化硅形成，而氧化硅通過向襯底20實(shí)施熱氧化形成。在可選實(shí)施例中，底部介電 層22包括氮氧化硅或可被沉積的并且具有低電荷泄漏的其他介電材料。在一些實(shí)施例中， 底部介電層22的厚度T1介于約20人和約60 A之間。但是，應(yīng)該理解，整篇說明書中所列 舉的數(shù)值僅是實(shí)例，并且可變?yōu)椴煌臄?shù)值。
[0031] 電荷捕獲層24形成在底部介電層22的上方。電荷捕獲層24可以是具有高捕獲 密度的介電層。在一些實(shí)施例中，電荷捕獲層24包括可以使用物理汽相沉積（PVD)來沉積 的氮化硅（SiN)。在其他實(shí)施例中，電荷捕獲層24包括其他材料(包含但不限于，氧化物、氮 化物和氮氧化物)。例如，電荷捕獲層24可以包括AIN、Al 2〇3、Hf02、HfON、ZrON或它們的組 合。
[0032] 參見圖2,在蝕刻步驟中，圖案化底部介電層22和電荷捕獲層24。去除底部介電 層22和電荷捕獲層 24位于區(qū)域2〇0、300和400中的部分。保留底部介電層22和電荷捕 獲層24位于區(qū)域100中的部分。在圖案化后，如圖3所示，在區(qū)域 2〇〇、300和400中形成 HV介電層洸。HV介電層26的厚度T2可以介于約5〇矗和約3〇〇A之間。頂部介電層28 也形成在區(qū)域100中并且位于電荷捕獲層24上方。頂部介電層28的厚度T3可以介于約 60 A和約200 i之間。
[0033] 根據(jù)一些實(shí)施例，在分開的工藝中形成HV介電層26和頂部介電層28。例如，通 過使用熱氧化工藝氧化襯底20來形成HV介電層26。因此，HV介電層26形成在區(qū)域200、 300和400中，而沒有形成在區(qū)域100中。另一方面，可以使用沉積來形成介電層28,同時 使用化學(xué)汽相沉積（CVD)方法(諸如等離子體增強(qiáng)CVD (PECVD)、低壓CVD (LPCVD)、原子層 沉積（ALD)等）來實(shí)施沉積。在這些實(shí)施例中，HV介電層26的厚度T2和頂部介電層28的 厚度T3可以彼此不同。HV介電層26和頂部介電層28中的材料也可以彼此不同或彼此相 同。由于HV介電層26和頂部介電層28是分開形成的，所以可以調(diào)節(jié)厚度T2和T3以優(yōu)化 分別形成在區(qū)域100和200中的存儲器件和HV器件的性能。在其他實(shí)施例中，在同一沉積 工藝中同時形成HV介電層26和頂部介電層28。在這些實(shí)施例中，厚度T2等于厚度T3。通 過同時形成HV介電層 26和頂部介電層別，可以降低制造成本。HV介電層26和頂部介電 層28可以包括氧化硅和氮氧化硅等。在一些實(shí)施例中，HV介電層26和頂部介電層28的 介電常數(shù)可以為約3. 8。
[0034]如圖4所示，圖案化HV介電層26,從而將其從區(qū)域300和400中去除。接下來，參 考圖5,形成10介電層3〇。在一些實(shí)施例中，10介電層30包括氧化硅。可選地，10介電層 3〇包括氮氧化硅。10介電層3〇的厚度T4可以介于約20 A和約70 A之間，在一些實(shí)施例 中，其可以小于HV介電層％的厚度T2。類似地，可以通過對襯底20進(jìn)行熱氧化、沉積等形 成10介電層 3〇。在形成10介電層30之后，從區(qū)域400中去除10介電層30。
[0035]參見圖6,界面層32形成在襯底20上。界面層32可以包括化學(xué)氧化物、熱氧化 物等。在一些實(shí)施例中，通過氧化襯底20暴露的表面部分來形成界面層32。在可選實(shí)施 例中，通過使用化學(xué)制品（例如，諸如臭氧水或過氧化氫的氧化劑）來處理襯底 20的表面部 分而形成界面層32。生成的界面層32被稱為化學(xué)氧化物層，其中包括氧化硅。界面層32 的厚度T5可以介于約5 A和約30人之間，在一些實(shí)施例中，厚度T5可以小于10介電層30 的厚度T4。
[0036]參見圖7,同時在區(qū)域100、200、300和400中依次形成高k介電層34、覆蓋層36 和多晶硅層38。因此，區(qū)域1〇〇、2〇〇、3〇〇和400中層34、36和38中的每一層都具有相同 的厚度和相同的材料。高k介電層Μ可以具有大于約7. 0的k值，并且高k介電層34可 以包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb、Yb、Pr、Nd、Gd、Er、Dy的氧化物或硅酸鹽或它們的組 合。高k介電層 34的示例性材料包括Mg〇x、BaTix〇y、BaSrxTi凡、 pbTix〇y、pbZrjiy〇z等，其 中，x、y和z的值介于〇和1之間。高 k介電層34的厚度可以介于約〇· 5nm和約1〇nm之 間。高k介電層34的形成方法可以包括分子束沉積（MBD)、原子層沉積（ALD)、物理汽相沉 積（PVD)等。
[0037]可以在聞k介電層34的上方形成覆蓋層36。在一些實(shí)施例中，覆蓋層36包括氮 化鈦（TiN)。在可選實(shí)施例中，覆蓋層36的示例性材料包括含鉭材料和/或含鈦材料(諸如 TaC、TaN、TaAIN、TaSiN和它們的組合)。然后，在覆蓋層36上方形成多晶硅層38。
[0038]圖8至圖13示出了使用后柵極方法在區(qū)域100、200、300和400中形成器件，其中 將器件的柵極稱為替代柵極。在這些實(shí)施例中，多晶硅層38用作被替代柵極所替代的偽柵 極。參見圖8,對層22、24、26、28、30、32、34、36和38進(jìn)行圖案化，從而在區(qū)域1〇〇、2〇〇、3〇〇 和400中分別形成層堆疊140、240、 340和440。在這些實(shí)施例中，區(qū)域400中的偽柵極38 部分的頂面38A高于區(qū)域100中覆蓋層36部分的頂面 36A，以確保在隨后的CMP(圖12)之 后，偽柵極38保留在每一個層堆疊140、240、340和440中。在圖案化之后，可以鄰近層堆 疊140、 240、340和440中的一個或所有層堆疊來形成輕摻雜的源極和漏極區(qū)(未示出）和/ 或口袋（packet)區(qū)(未示出）。
[0039] 接下來，參見圖9,在層堆疊140、240、340和440的側(cè)壁上形成柵極間隔件42。在 一些實(shí)施例中，柵極間隔件42包括氮化硅，盡管也可以使用其它介電材料。柵極間隔件42 的形成包括形成覆蓋層，并且實(shí)施各向異性蝕刻以去除覆蓋層的水平部分。覆蓋層的剩余 部分形成柵極間隔件42。
[0040] 圖10示出了源極和漏極區(qū)44的形成，在下文中可選地將其稱為源極/漏極區(qū)44。 可以通過注入或外延形成源極/漏極區(qū)域44。本發(fā)明不再論述源極/漏極區(qū)域44的形成 細(xì)節(jié)。
[0041] 圖11示出了層間介電層（ILD) 46的形成，其是由介電材料(諸如磷硅酸鹽玻璃 (PSG)、硼硅酸鹽玻璃（BSG)、摻硼磷硅酸鹽玻璃（BPSG)等）形成的。ILD46的頂面高于層堆 疊 140、240、340和440的頂面。如圖12所示，可以實(shí)施CMP以使ILD46的頂面與層堆疊的 頂面平齊。
[0042] 參見圖13,例如，通過蝕刻去除多晶硅層38的剩余部分，并且將其替換為替代柵 極。因此，在整篇說明中將多晶硅層稱為偽柵極。替代柵極包括金屬柵電極152、252、352和 452。金屬柵電極152、252、352和452可以具有單層結(jié)構(gòu)或具有包括多個層的多層結(jié)構(gòu)，使 用參考符號148和150示例性地描述多個層。金屬柵電極152形成嵌入式閃存存儲器156 的柵電極。金屬柵電極252形成HV器件（晶體管）256的柵電極。金屬柵電極352形成10 器件(晶體管)356的柵電極。金屬柵電極452形成核心器件或SRAM器件(晶體管)456的柵 電極。柵電極152、252、325和452可以包括金屬或金屬合金(諸如Cu、W、Co、Ru、Al、TiN、 TaN、TaC)、它們的組合以及它們的多層。
[0043] 在隨后的步驟中，在ILD46中形成接觸開口（未示出），從而露出下面的源極/漏極 區(qū)44?？梢孕纬稍礃O/漏極的硅化物和源極/漏極的接觸插塞(未示出）以電連接至源極 /漏極區(qū)域44。從而，完成存儲器件156、HV晶體管2 56、10晶體管356以及核心/SRAM晶 體管456的形成過程。
[0044] 與圖8至圖13中的后柵極方法相比，圖14至圖16示出了使用先柵極方法在區(qū)域 100、200、300和400中器件的形成。在這些實(shí)施例中，由于多晶硅層 38形成所要生成的器 件的柵電極，所以并不去除多晶硅層38。最初的步驟基本與圖1至圖7所示的步驟相同。 接下來，圖案化圖7中的堆疊的層以形成柵疊件140、240、340和440,然后，在柵疊件的側(cè)壁 上形成柵極間隔件42。也可以在這個步驟中形成輕摻雜的源極和漏極區(qū)（未示出）和口袋 區(qū)域(未示出）。之后，如圖15所示，形成源極/漏極區(qū)44。
[0045] 在隨后的步驟中，如圖16所示，形成ILD46以覆蓋柵疊件140、240、340和440,然 后通過CMP步驟使ILD46的頂面平齊。在這些實(shí)施例中，ILD46的頂面高于柵疊件140、240、 340和440的頂面。之后，通過蝕刻ILD46形成接觸插塞開口（被接觸插塞60占用）。從而， 露出多晶硅層38和柵極/漏極區(qū)域44。硅化多晶硅層38和源極/漏極區(qū)域44中露出的 部分以形成娃化區(qū)58。然后使用諸如鶴、錯、銅等的導(dǎo)電材料填充接觸插塞開口以形成接觸 插塞60。
[0046] 根據(jù)本發(fā)明的一些實(shí)施例，如圖13和圖16所示，在頂部介電層28上方形成高k介 電層34,以形成所生成的嵌入式閃存存儲器件156的阻擋層。由于阻擋層具有雙層結(jié)構(gòu)，所 以可以減小高k介電層和頂部介電層的厚度而不會犧牲存儲器件的電荷保留能力。另一方 面，由于存儲器件156中形成金屬柵極，所以不同嵌入式閃存存儲器件的閾值電壓之間的 失配得以降低。這對于在同一芯片中形成具有不同閾值電壓級的閃存存儲器件是有利的。 由于存在小失配，使得不同的閾值電壓級可以彼此清楚地區(qū)分開。
[0047] 根據(jù)一些實(shí)施例，嵌入式閃存存儲器包括柵疊件，以及半導(dǎo)體襯底中的源極和漏 極區(qū)。第一源極和漏極區(qū)位于柵疊件的相對兩側(cè)。柵疊件包括位于半導(dǎo)體襯底上方的底部 介電層、位于底部介電層上方的電荷捕獲層、位于電荷捕獲層上方的頂部介電層、位于頂部 介電層上方的高k介電層，以及位于高k介電層上方的金屬柵極。
[0048]根據(jù)其他實(shí)施例，一種器件包括嵌入式閃存存儲器件以及晶體管。嵌入式閃存存 儲器件包括第一柵疊件。第一柵疊件包括位于半導(dǎo)體襯底上方的底部氧化硅層、位于底部 氧化硅層上方的電荷捕獲層、位于電荷捕獲層上方的頂部氧化物層、位于頂部氧化物層上 方并且與其接觸的第一高k介電層、位于第一高k介電層上方并且與其接觸的第一金屬覆 蓋層，以及位于第一金屬覆蓋層上方的第一金屬柵極。晶體管包括第二柵疊件，其包括位于 半導(dǎo)體襯底上方的氧化物層，以及位于氧化物層上方并且與其接觸的第二高k介電層。第 一高k介電層與第二高k介電層具有相同的厚度，并且由相同的材料形成。第二柵疊件還 包括位于第二高k介電層上方并且與其接觸的第二金屬覆蓋層，其中，第一與第二金屬覆 蓋層具有相同的厚度，并且由相同的材料形成。第二柵疊件還包括位于第二金屬覆蓋層上 方的第二金屬柵極。
[0049] 根據(jù)又一些實(shí)施例，一種方法包括形成層堆疊，其包括在半導(dǎo)體襯底上方并且在 第一器件區(qū)域中形成底部介電層、在底部介電層上方形成電荷捕獲層、在電荷捕獲層上方 形成頂部介電層，以及在頂部介電層上方形成第一高k介電層。該方法還包括圖案化層堆 疊、在層堆疊上方形成第一金屬柵極，以及在半導(dǎo)體襯底中形成第一源極和漏極區(qū)。層堆 疊、第一金屬柵極以及第一源極和漏極區(qū)形成部分嵌入式閃存存儲器件。
[0050]盡管已經(jīng)詳細(xì)地描述了實(shí)施例及其優(yōu)勢，但應(yīng)該理解，可以在不背離所附權(quán)利要 求限定的實(shí)施例的精神和范圍的情況下，做出各種不同的改變，替代和修改。而且，本申請 的范圍并不僅限于本說明書中描述的工藝、機(jī)器裝置、制造、物質(zhì)組成、工具、方法和步驟的 特定實(shí)施例。作為本領(lǐng)域普通技術(shù)人員應(yīng)理解，根據(jù)本發(fā)明，可以利用現(xiàn)有的或今后將被開 發(fā)的用于執(zhí)行與根據(jù)本發(fā)明所述相應(yīng)實(shí)施例基本相同的功能或獲得基本相同結(jié)果的工藝、 機(jī)器裝置、制造、物質(zhì)組成、工具、方法或步驟本發(fā)明。因此，所附權(quán)利要求旨在將這些工藝、 機(jī)器裝置、制造、物質(zhì)組成、工具、方法或步驟包括在它們的保護(hù)范圍內(nèi)。此外，每一個權(quán)利 要求構(gòu)成一個獨(dú)立的實(shí)施例，并且不同權(quán)利要求及實(shí)施例的組合均在本公開的范圍之內(nèi)。
【權(quán)利要求】
1. 一種器件，包括： 半導(dǎo)體襯底；以及 嵌入式閃存存儲器件，包括： 第一柵疊件，包括： 底部介電層，位于所述半導(dǎo)體襯底上方； 電荷捕獲層，位于所述底部介電層上方； 頂部介電層，位于所述電荷捕獲層上方； 第一高k介電層，位于所述頂部介電層上方；和 第一金屬柵極，位于所述第一高k介電層上方；以及 第一源極和漏極區(qū)，位于所述半導(dǎo)體襯底中，所述第一源極和漏極區(qū)位于所述第一柵 疊件的相對兩側(cè)。
2. 根據(jù)權(quán)利要求1所述的器件，其中，所述頂部介電層包括氧化硅或氮氧化硅。
3. 根據(jù)權(quán)利要求1所述的器件，還包括：覆蓋所述第一高k介電層并且位于所述第一 金屬柵極下方的第一金屬覆蓋層。
4. 根據(jù)權(quán)利要求1所述的器件，還包括： 高壓（HV)晶體管，包括： 第二柵疊件，包括： HV介電層，位于所述半導(dǎo)體襯底上方； 第二高k介電層，位于所述HV介電層上方；和 第二金屬柵極，位于所述第二高k介電層上方；以及 第二源極和漏極區(qū)，位于所述半導(dǎo)體襯底中，所述第二源極和漏極區(qū)位于所述第二柵 疊件的相對兩側(cè)。
5. 根據(jù)權(quán)利要求1所述的器件，還包括： 輸入/輸出（10)晶體管，包括： 第三柵疊件，包括： 10介電層，位于所述半導(dǎo)體襯底上方，所述10介電層的厚度小于所述頂部介電層的厚 度； 第三高k介電層，位于所述10介電層上方；和 第三金屬柵極，位于所述第三高k介電層上方；以及 第三源極和漏極區(qū)，位于所述半導(dǎo)體襯底中，所述第三源極和漏極區(qū)位于所述第三柵 疊件的相對兩側(cè)。
6. 根據(jù)權(quán)利要求1所述的器件，還包括： 晶體管，選自由核心晶體管和靜態(tài)隨機(jī)存取存儲器（SRAM)晶體管組成的組，所述晶體 管包括： 第四柵疊件，包括： 界面介電層，位于所述半導(dǎo)體襯底上方； 第四高k介電層，位于所述界面介電層上方；和 第四金屬柵極，位于所述第四高k介電層上方；以及 第四源極和漏極區(qū)，位于所述半導(dǎo)體襯底中，所述第四源極和漏極區(qū)位于所述第四柵 疊件的相對兩側(cè)。
7. -種器件，包括： 半導(dǎo)體襯底； 嵌入式閃存存儲器件，包括第一柵疊件，所述第一柵疊件包括： 底部氧化硅層，位于所述半導(dǎo)體襯底上方； 電荷捕獲層，位于所述底部氧化娃層上方； 頂部氧化物層，位于所述電荷捕獲層上方； 第一高k介電層，位于所述頂部氧化物層上方并且與所述頂部氧化物層接觸； 第一金屬覆蓋層，位于所述第一高k介電層上方并且與所述第一高k介電層接觸；和 第一金屬柵極，位于所述第一金屬覆蓋層上方；以及 晶體管，包括第二柵疊件，所述第二柵疊件包括： 氧化物層，位于所述半導(dǎo)體襯底上方； 第二高k介電層，位于所述氧化物層上方并且與所述氧化物層接觸，所述第一高k介電 層和所述第二高k介電層具有相同的厚度并且由相同的材料形成； 第二金屬覆蓋層，位于所述第二高k介電層上方并且與所述第二高k介電層接觸，所述 第一金屬覆蓋層和所述第二金屬覆蓋層具有相同的厚度并且由相同的材料形成；以及 第二金屬柵極，位于所述第二金屬覆蓋層上方。
8. -種方法，包括： 形成層堆疊件，包括： 在半導(dǎo)體襯底上方并且在第一器件區(qū)域中形成底部介電層； 在所述底部介電層上方形成電荷捕獲層； 在所述電荷捕獲層上方形成頂部介電層；和 在所述頂部介電層上方形成第一高k介電層； 圖案化所述層堆疊件； 在所述層堆疊件上方形成第一金屬柵極；以及 在所述半導(dǎo)體襯底中形成第一源極和漏極區(qū)，所述層堆疊件、所述第一金屬柵極以及 所述第一源極和漏極區(qū)形成嵌入式閃存器件的多個部分。
9. 根據(jù)權(quán)利要求8所述的方法，還包括：在所述第一高k介電層上方形成覆蓋層，所述 覆蓋層與所述層堆疊件一起被圖案化。
10. 根據(jù)權(quán)利要求8所述的方法，還包括： 在所述半導(dǎo)體襯底上方形成與所述半導(dǎo)體襯底接觸的氧化物層，所述氧化物層位于第 二器件區(qū)域中； 當(dāng)形成所述第一高k介電層時，同時形成覆蓋所述氧化物層的第二高k介電層；以及 當(dāng)形成第一金屬柵極時，同時形成覆蓋所述第二高k介電層的第二金屬柵極，所述氧 化物層、所述第二高k介電層和所述第二金屬柵極形成晶體管的多個部分。
【文檔編號】H01L21/8247GK104241291SQ201310425309
【公開日】2014年12月24日 申請日期:2013年9月17日 優(yōu)先權(quán)日:2013年6月21日
【發(fā)明者】吳偉成, 莊學(xué)理 申請人:臺灣積體電路制造股份有限公司