部分耗盡絕緣體上硅器件結(jié)構(gòu)的制作方法
【專利摘要】本發(fā)明提供了一種部分耗盡絕緣體上硅器件結(jié)構(gòu)，包括：半導(dǎo)體襯底，包括依次自下至上依次層疊的底層襯底、絕緣區(qū)埋層以及上層襯底；器件有源區(qū)，位于所述上層襯底中，所述器件有源區(qū)具有體區(qū)、源區(qū)和漏區(qū)；柵極，橫跨所述器件有源區(qū)上，所述體區(qū)位于所述柵極下方，所述源區(qū)和漏區(qū)分別位于所述柵極的兩側(cè)；體接觸有源區(qū)，位于所述器件有源區(qū)的寬度方向一側(cè)的所述上層襯底中，所述體接觸有源區(qū)與所述漏區(qū)或所述源區(qū)通過一淺隔離區(qū)相隔絕，所述淺隔離區(qū)不與所述絕緣埋層相接觸；其中，所述柵極與所述體接觸有源區(qū)電氣連接。在本發(fā)明提供的部分耗盡絕緣體上硅器件結(jié)構(gòu)，能夠提高部分耗盡絕緣體上硅動態(tài)閾值晶體管開啟的均勻性。
【專利說明】部分耗盡絕緣體上硅器件結(jié)構(gòu)
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體制造【技術(shù)領(lǐng)域】，特別涉及一種部分耗盡絕緣體上硅器件結(jié)構(gòu)?！颈尘凹夹g(shù)】
[0002]絕緣體上娃(silicon on insulator,簡稱SOI)技術(shù)中，器件僅制造于表層很薄的硅膜中，器件與底層襯底之間由一氧化物的絕緣區(qū)埋層隔離，該結(jié)構(gòu)的寄生電容小，使得SOI器件擁有高速度和低功耗的特點。由于SOI CMOS器件的全介質(zhì)隔離徹底消除了體硅CMOS器件的寄生閂鎖效應(yīng)，SOI全介質(zhì)隔離使得SOI技術(shù)的集成密度高、抗輻射性能好，所以，SOI技術(shù)廣泛應(yīng)用于射頻、高壓以及抗輻照等領(lǐng)域。
[0003]SOI MOS器件根據(jù)體區(qū)是否耗盡分為部分耗盡SOI (PDSOI)和全耗盡SOI (FDSOI)。其中，部分耗盡SOI MOS的體區(qū)并未完全耗盡,使得體區(qū)處于懸空狀態(tài),碰撞電離產(chǎn)生的電荷無法迅速移走，這會導(dǎo)致SOI MOS特有的浮體效應(yīng)。對于SOI NMOS溝道電子在漏端碰撞電離產(chǎn)生的電子-空穴對，空穴流向體區(qū)，SOI MOS浮體效應(yīng)導(dǎo)致空穴在體區(qū)積累，從而抬高體區(qū)電勢，使得S0INM0S的閾值電壓降低繼而漏電流增加，導(dǎo)致器件的輸出特征曲線有翹曲現(xiàn)象，這一現(xiàn)象稱為Kink效應(yīng)。Kink效應(yīng)對器件和電路性能以及可靠性產(chǎn)生諸多不利的影響，在器件設(shè)計時應(yīng)盡量避免。對SOI PM0S，由于空穴的電離率比較低，碰撞電離產(chǎn)生的電子-空穴對遠低于SOI NM0S，因此，SOI PMOS中的Kink效應(yīng)不明顯。
[0004]為了解決部分耗盡SOI NMOS存在的問題，現(xiàn)有技術(shù)通常采用體接觸(bodycontact)的方法將“體”接固定電位(源端接地)。圖1是現(xiàn)有技術(shù)中的部分耗盡絕緣體上硅器件結(jié)構(gòu)的俯視圖，圖2為圖1中沿線AA’的剖面圖?，F(xiàn)有技術(shù)中的部分耗盡絕緣體上硅器件結(jié)構(gòu)100包括半導(dǎo)體襯底101、器件有源區(qū)139(圖1中虛線框所示區(qū)域)、柵極140、體接觸有源區(qū)150。其中，所述半導(dǎo)體襯底101包括依次自下至上依次層疊的底層襯底110、絕緣區(qū)埋層120以及上層襯底130，所述器件有源區(qū)139位于所述上層襯底130中，所述器件有源區(qū)139具有體區(qū)131、源區(qū)132和漏區(qū)133，所述柵極140橫跨所述器件有源區(qū)139上，所述體區(qū)131位于所述柵極140下方，所述源區(qū)132和漏區(qū)133分別位于所述柵極140的兩側(cè)，所述體接觸有源區(qū)150位于所述器件有源區(qū)132的寬度方向W —側(cè)的所述上層襯底130中。所述柵極140通過第一通孔接觸141與所述體接觸有源區(qū)150連通，從而使得所述柵極140和所述體區(qū)131連接到一起，從而形成動態(tài)閾值MOSFET (Metal OxideSemiconductor Field Effect Transistor,金氧半場效晶體管)。在 F1DSOI MOSFET 中，由于所述柵極140的厚度有限，所述體區(qū)131的寄生電阻190會使動態(tài)閾值MOSFET開啟不均勻，從而影響器件的性能。

【發(fā)明內(nèi)容】

[0005]本發(fā)明的目的在于提供一種部分耗盡絕緣體上硅器件結(jié)構(gòu)，能夠提高部分耗盡絕緣體上硅器件中動態(tài)閾值晶體管開啟電壓的均勻性。
[0006]為解決上述技術(shù)問題，本發(fā)明提供一種部分耗盡絕緣體上硅器件結(jié)構(gòu)，包括:[0007]半導(dǎo)體襯底，包括依次自下至上依次層疊的底層襯底、絕緣區(qū)埋層以及上層襯底；
[0008]器件有源區(qū)，位于所述上層襯底中，所述器件有源區(qū)具有體區(qū)、源區(qū)和漏區(qū)；
[0009]柵極，橫跨所述器件有源區(qū)上，所述體區(qū)位于所述柵極下方，所述源區(qū)和漏區(qū)分別位于所述柵極的兩側(cè)；
[0010]體接觸有源區(qū)，位于所述器件有源區(qū)的寬度方向一側(cè)的所述上層襯底中，所述體接觸有源區(qū)與所述漏區(qū)或所述源區(qū)通過一淺隔離區(qū)相隔絕，所述淺隔離區(qū)不與所述絕緣埋層相接觸；
[0011]其中，所述柵極與所述體接觸有源區(qū)電氣連接。
[0012]進一步的，所述柵極中具有第一通孔接觸，所述體接觸有源區(qū)上具有至少一第二通孔接觸，所述第一通孔接觸與所述第二通孔接觸通過互連層連接。
[0013]進一步的，所述柵極的長度大于所述器件有源區(qū)的長度，所述第一通孔接觸位于所述器件有源區(qū)以外的所述柵極中。
[0014]進一步的，所述互連層為第一金屬互連層。
[0015]進一步的，所述淺隔離區(qū)為淺槽隔離。
[0016]進一步的，所述淺隔離區(qū)的材料為氧化硅。
[0017]進一步的，所述體區(qū)和體接觸有源區(qū)為P型摻雜，所述源區(qū)和漏區(qū)為N型摻雜，所述體區(qū)的摻雜濃度低于所述體接觸有源區(qū)的摻雜濃度；或所述體區(qū)和體接觸有源區(qū)為N型摻雜，所述源區(qū)和漏區(qū)為P型摻雜，所述體區(qū)的摻雜濃度低于所述體接觸有源區(qū)的摻雜濃度。
[0018]進一步的，所述體區(qū)的摻雜劑量為IEHcnT2?lE16cnT2，所述體接觸有源區(qū)的摻雜劑量為 lE18cnT2 ?lE20cnT2。
[0019]與現(xiàn)有技術(shù)相比，本發(fā)明提供的部分耗盡絕緣體上硅器件結(jié)構(gòu)具有以下優(yōu)點:
[0020]在本發(fā)明提供的部分耗盡絕緣體上硅器件結(jié)構(gòu)中，所述體接觸有源區(qū)位于所述器件有源區(qū)的寬度方向一側(cè)的所述上層襯底中，所述體接觸有源區(qū)與所述漏區(qū)或所述源區(qū)通過一淺隔離區(qū)相隔絕，所述淺隔離區(qū)不與所述絕緣埋層相接觸，所述柵極與所述體接觸有源區(qū)電氣連接，與現(xiàn)有技術(shù)相比，采用所述淺隔離區(qū)實現(xiàn)所述柵極與所述體區(qū)的連接，以在所述柵極、所述體接觸有源區(qū)和所述體區(qū)形成動態(tài)閾值晶體管，由于所述體區(qū)的寄生電阻均勻分布，從而能夠提高部分耗盡絕緣體上硅動態(tài)閾值晶體管開啟的均勻性。
【專利附圖】

【附圖說明】
[0021]圖1是現(xiàn)有技術(shù)中的部分耗盡絕緣體上硅器件結(jié)構(gòu)的俯視圖；
[0022]圖2為圖1中沿線AA’的剖面圖；
[0023]圖3是本發(fā)明一實施例的部分耗盡絕緣體上硅器件結(jié)構(gòu)的俯視圖；
[0024]圖4為圖3中沿線BB’的剖面圖；
[0025]圖5為圖3中沿線CC’的剖面圖；
[0026]圖6是本發(fā)明另一實施例的部分耗盡絕緣體上硅器件結(jié)構(gòu)的俯視圖。
【具體實施方式】[0027]下面將結(jié)合示意圖對本發(fā)明的部分耗盡絕緣體上硅器件結(jié)構(gòu)進行更詳細的描述，其中表示了本發(fā)明的優(yōu)選實施例，應(yīng)該理解本領(lǐng)域技術(shù)人員可以修改在此描述的本發(fā)明，而仍然實現(xiàn)本發(fā)明的有利效果。因此，下列描述應(yīng)當被理解為對于本領(lǐng)域技術(shù)人員的廣泛知道，而并不作為對本發(fā)明的限制。
[0028]在下列段落中參照附圖以舉例方式更具體地描述本發(fā)明。根據(jù)下面說明和權(quán)利要求書，本發(fā)明的優(yōu)點和特征將更清楚。需說明的是，附圖均采用非常簡化的形式且均使用非精準的比例，僅用以方便、明晰地輔助說明本發(fā)明實施例的目的。
[0029]本發(fā)明的核心思想在于提供一種部分耗盡絕緣體上硅器件結(jié)構(gòu)，包括:半導(dǎo)體襯底，包括依次自下至上依次層疊的底層襯底、絕緣區(qū)埋層以及上層襯底；器件有源區(qū)，位于所述上層襯底中，所述器件有源區(qū)具有體區(qū)、源區(qū)和漏區(qū)；柵極，橫跨所述器件有源區(qū)上，所述體區(qū)位于所述柵極下方，所述源區(qū)和漏區(qū)分別位于所述柵極的兩側(cè)；體接觸有源區(qū)，位于所述器件有源區(qū)的寬度方向一側(cè)的所述上層襯底中，所述體接觸有源區(qū)與所述漏區(qū)或所述源區(qū)通過一淺隔離區(qū)相隔絕，所述淺隔離區(qū)不與所述絕緣埋層相接觸；其中，所述柵極與所述體接觸有源區(qū)電氣連接。采用所述淺隔離區(qū)實現(xiàn)所述柵極與所述體區(qū)的連接，以在所述柵極、所述體接觸有源區(qū)和所述體區(qū)形成動態(tài)閾值晶體管，由于所述體區(qū)的寄生電阻均勻分布，從而能夠提高部分耗盡絕緣體上硅動態(tài)閾值晶體管開啟的均勻性。
[0030]以下結(jié)合圖3-圖5具體說明本實施例的部分耗盡絕緣體上硅器件結(jié)構(gòu)，其中，圖3是本發(fā)明一實施例的部分耗盡絕緣體上硅器件結(jié)構(gòu)的俯視圖，圖4為圖3中沿線BB’的剖面圖，圖5為圖3中沿線CC’的剖面圖。
[0031]如圖3所示，在本實施例中，部分耗盡絕緣體上硅器件結(jié)構(gòu)200包括半導(dǎo)體襯底201、器件有源區(qū)239 (如圖3虛線框所示區(qū)域)、柵極240、以及體接觸有源區(qū)250。
[0032]所述半導(dǎo)體襯底201包括依次自下至上依次層疊的底層襯底210、絕緣區(qū)埋層220以及上層襯底230，所述器件有源區(qū)239位于所述上層襯底230中，所述器件有源區(qū)239具有體區(qū)231、源區(qū)232和漏區(qū)233，所述柵極240橫跨所述器件有源區(qū)239上，所述體區(qū)231位于所述柵極240下方，所述源區(qū)232和漏區(qū)233分別位于所述柵極240的兩側(cè)，所述體接觸有源區(qū)250位于所述器件有源區(qū)239的寬度方向(W方向)一側(cè)的所述上層襯底230中，所述體接觸有源區(qū)250與所述漏區(qū)233通過一淺隔離區(qū)260相隔絕，所述淺隔離區(qū)260不與所述絕緣埋層220相接觸，其中，所述柵極240與所述體接觸有源區(qū)250電氣連接。如圖4所示，在本實施例中，所述淺隔離區(qū)260的深度淺于所述漏區(qū)233和所述體接觸有源區(qū)250，但是，所述淺隔離區(qū)260的深度還可以深于所述漏區(qū)233和所述體接觸有源區(qū)250，只要所述淺隔離區(qū)260不與所述絕緣埋層220相接觸，亦在本發(fā)明的思想范圍之內(nèi)。較佳的，所述半導(dǎo)體襯底201還包括隔離區(qū)234等必要結(jié)構(gòu)，此為本領(lǐng)域的公知常識，在此不做贅述。
[0033]采用所述淺隔離區(qū)260實現(xiàn)所述柵極240與所述體區(qū)231的連接，以在所述柵極240、所述體接觸有源區(qū)250和所述體區(qū)231形成動態(tài)閾值晶體管；并且，由于所述體接觸有源區(qū)250位于所述器件有源區(qū)239的寬度方向W—側(cè)的所述上層襯底230中，所以，所述體區(qū)231的寄生電阻290在所述器件有源區(qū)239的寬度方向(W方向)靠近所述漏區(qū)233的一側(cè)并排排列，如圖3所示，并排排列的所述寄生電阻290均勻分布，從而提高部分耗盡絕緣體上硅器件結(jié)構(gòu)200中形成的動態(tài)閾值晶體管開啟的均勻性。
[0034]在本實施例中，所述柵極240中具有第一通孔接觸241，所述體接觸有源區(qū)250上具有至少一第二通孔接觸251，所述第一通孔接觸241與所述第二通孔接觸251通過互連層連接，從而保證所述柵極240與所述體接觸有源區(qū)250電氣連接。較佳的，所述柵極240的長度大于所述器件有源區(qū)239的長度，所述第一通孔接觸241位于所述器件有源區(qū)239以外的所述柵極240中。但所述柵極240的形狀并不限于圖3所示的形狀，所述柵極240的形狀還可以為T型等形狀。
[0035]在本實施例中，所述互連層為第一金屬互連層270，但是，所述互連層并不限于為第一金屬互連層270，還可以為第二金屬互連層等，只要可以實現(xiàn)所述柵極240與所述體接觸有源區(qū)250電氣連接，亦在本發(fā)明的思想范圍之內(nèi)。
[0036]較佳的，所述淺隔離區(qū)260為淺槽隔離，可以實現(xiàn)小尺寸的有效隔離，但所述淺隔離區(qū)260為局部氧化隔離，亦在本發(fā)明的思想范圍之內(nèi)。在本實施例中，所述淺隔離區(qū)260的材料為氧化硅，但只要是可以實現(xiàn)電氣隔離的材料均可。
[0037]在本實施例中，所述部分耗盡絕緣體上硅器件結(jié)構(gòu)200為NMOS管，所述體區(qū)231和體接觸有源區(qū)250為P型摻雜，所述源區(qū)232和漏區(qū)233為N型摻雜，所述體區(qū)231的摻雜濃度低于所述體接觸有源區(qū)250的摻雜濃度，但所述部分耗盡絕緣體上硅器件結(jié)構(gòu)200還可以為PMOS管，所述體區(qū)231和體接觸有源區(qū)250為P型摻雜，所述源區(qū)232和漏區(qū)233為N型摻雜，亦在本發(fā)明的思想范圍之內(nèi)。較佳的，所述體區(qū)231的摻雜劑量為IEHcnT2?lE16cnT2，優(yōu)選lE15cnT2，所述體接觸有源區(qū)250的摻雜劑量為lE18cnT2?lE20cnT2，優(yōu)選lE19cm2o
[0038]本發(fā)明并不限于以上實施例，其中，所述體接觸有源區(qū)250并不限于位于所述器件有源區(qū)239的寬度方向(W方向)靠近所述漏區(qū)233的一側(cè)的所述上層襯底230中。所述體接觸有源區(qū)250還可以位于所述器件有源區(qū)239的寬度方向(W方向)靠近所述源區(qū)232的一側(cè)的所述上層襯底230中，所述體接觸有源區(qū)250與所述源區(qū)232通過一淺隔離區(qū)260相隔絕，亦可以實現(xiàn)所述體區(qū)231的寄生電阻290在所述器件有源區(qū)239的寬度方向(W方向)靠近所述源區(qū)232的一側(cè)并排排列，并排排列的所述寄生電阻290均勻分布，從而提高部分耗盡絕緣體上硅器件結(jié)構(gòu)200中形成的動態(tài)閾值晶體管的開啟的均勻性。此外，所述體接觸有源區(qū)250還可以分別位于所述器件有源區(qū)239的寬度方向(W方向)靠近所述源區(qū)232的一側(cè)以及靠近所述漏區(qū)233的一側(cè)的所述上層襯底230中，如圖6所示。圖6是本發(fā)明另一實施例的部分耗盡絕緣體上硅器件結(jié)構(gòu)的俯視圖，在圖6中，參考標號表示與圖3相同的表述與本發(fā)明一實施例相同的部件。如圖6所示，所述體接觸有源區(qū)250分別位于所述器件有源區(qū)239的寬度方向(W方向)靠近所述源區(qū)232的一側(cè)以及靠近所述漏區(qū)233的一側(cè)的所述上層襯底230中，所述體接觸有源區(qū)250與所述源區(qū)232通過一淺隔離區(qū)260相隔絕，所述體接觸有源區(qū)250與所述漏區(qū)233亦通過一淺隔離區(qū)260相隔絕，亦可以實現(xiàn)所述體區(qū)231的寄生電阻290在所述器件有源區(qū)239的寬度方向(W方向)靠近所述源區(qū)232的一側(cè)以及靠近所述漏區(qū)233的一側(cè)并排排列，并排排列的所述寄生電阻290均勻分布，從而提高部分耗盡絕緣體上硅器件結(jié)構(gòu)200中形成的動態(tài)閾值晶體管的開啟的均勻性。
[0039]綜上所述，本發(fā)明提供一種部分耗盡絕緣體上硅器件結(jié)構(gòu)，在本發(fā)明提供的部分耗盡絕緣體上硅器件結(jié)構(gòu)中，所述體接觸有源區(qū)位于所述器件有源區(qū)的寬度方向一側(cè)的所述上層襯底中，所述體接觸有源區(qū)與所述漏區(qū)或所述源區(qū)通過一淺隔離區(qū)相隔絕，所述淺隔離區(qū)不與所述絕緣埋層相接觸，所述柵極與所述體接觸有源區(qū)電氣連接。與現(xiàn)有技術(shù)相t匕，本發(fā)明提供的部分耗盡絕緣體上硅器件結(jié)構(gòu)具有以下優(yōu)點:
[0040]采用所述淺隔離區(qū)實現(xiàn)所述柵極與所述體區(qū)的連接，以在所述柵極、所述體接觸有源區(qū)和所述體區(qū)形成動態(tài)閾值晶體管，由于所述體區(qū)的寄生電阻均勻分布，從而能夠提高部分耗盡絕緣體上硅動態(tài)閾值晶體管開啟的均勻性。
[0041]顯然，本領(lǐng)域的技術(shù)人員可以對本發(fā)明進行各種改動和變型而不脫離本發(fā)明的精神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權(quán)利要求及其等同技術(shù)的范圍之內(nèi)，則本發(fā)明也意圖包含這些改動和變型在內(nèi)。
【權(quán)利要求】
1.一種部分耗盡絕緣體上硅器件結(jié)構(gòu)，包括: 半導(dǎo)體襯底，包括依次自下至上依次層疊的底層襯底、絕緣區(qū)埋層以及上層襯底； 器件有源區(qū)，位于所述上層襯底中，所述器件有源區(qū)具有體區(qū)、源區(qū)和漏區(qū)； 柵極，橫跨所述器件有源區(qū)上，所述體區(qū)位于所述柵極下方，所述源區(qū)和漏區(qū)分別位于所述柵極的兩側(cè)； 體接觸有源區(qū)，位于所述器件有源區(qū)的寬度方向一側(cè)的所述上層襯底中，所述體接觸有源區(qū)與所述漏區(qū)或所述源區(qū)通過一淺隔離區(qū)相隔絕，所述淺隔離區(qū)不與所述絕緣埋層相接觸； 其中，所述柵極與所述體接觸有源區(qū)電氣連接。
2.如權(quán)利要求1所述的部分耗盡絕緣體上硅器件結(jié)構(gòu)，其特征在于，所述柵極中具有第一通孔接觸，所述體接觸有源區(qū)上具有至少一第二通孔接觸，所述第一通孔接觸與所述第二通孔接觸通過互連層連接。
3.如權(quán)利要求2所述的部分耗盡絕緣體上硅器件結(jié)構(gòu)，其特征在于，所述柵極的長度大于所述器件有源區(qū)的長度，所述第一通孔接觸位于所述器件有源區(qū)以外的所述柵極中。
4.如權(quán)利要求2所述的部分耗盡絕緣體上硅器件結(jié)構(gòu)，其特征在于，所述互連層為第一金屬互連層。
5.如權(quán)利要求1所述的部分耗盡絕緣體上硅器件結(jié)構(gòu)，其特征在于，所述淺隔離區(qū)為淺槽隔離。
6.如權(quán)利要求5所述的部分耗盡絕緣體上硅器件結(jié)構(gòu)，其特征在于，所述淺隔離區(qū)的材料為氧化硅。
7.如權(quán)利要求1所述的部分耗盡絕緣體上硅器件結(jié)構(gòu)，其特征在于，所述體區(qū)和體接觸有源區(qū)為P型摻雜，所述源區(qū)和漏區(qū)為N型摻雜，所述體區(qū)的摻雜濃度低于所述體接觸有源區(qū)的摻雜濃度；或所述體區(qū)和體接觸有源區(qū)為N型摻雜，所述源區(qū)和漏區(qū)為P型摻雜，所述體區(qū)的摻雜濃度低于所述體接觸有源區(qū)的摻雜濃度。
8.如權(quán)利要求7所述的部分耗盡絕緣體上硅器件結(jié)構(gòu)，其特征在于，所述體區(qū)的摻雜劑量為lE14cm_2?lE16cm_2，所述體接觸有源區(qū)的摻雜劑量為lE18cm_2?lE20cm_2。
【文檔編號】H01L27/12GK103441131SQ201310385893
【公開日】2013年12月11日 申請日期:2013年8月29日 優(yōu)先權(quán)日:2013年8月29日
【發(fā)明者】劉張李 申請人:上海宏力半導(dǎo)體制造有限公司