Cmos晶體管的形成方法
【專利摘要】一種CMOS晶體管的形成方法，包括：提供半導體襯底；在所述半導體襯底的第一區(qū)域和第二區(qū)域形成柵極結構；在所述第一區(qū)域的柵極結構兩側(cè)的半導體襯底內(nèi)形成第一凹槽；在所述第一凹槽內(nèi)填充滿第一應力層；在所述第二區(qū)域的柵極結構兩側(cè)的半導體襯底內(nèi)形成第二凹槽；在所述第二凹槽內(nèi)填充滿第二應力層，所述第二應力層的應力類型與第一應力層相反；在所述第一柵極結構兩側(cè)半導體襯底表面形成第一碳化硅外延層，同時在第二柵極結構兩側(cè)半導體襯底表面形成第二碳化硅外延層。本發(fā)明能防止CMOS晶體管溝道區(qū)出現(xiàn)倒菱錐形尖峰，減小CMOS晶體管的漏電流，提高CMOS晶體管的可靠性以及成品率。
【專利說明】CMOS晶體管的形成方法
【技術領域】
[0001]本發(fā)明涉及半導體制作領域，特別涉及CMOS晶體管的形成方法。
【背景技術】
[0002]隨著半導體器件集成度不斷增大，半導體器件相關的臨界尺寸不斷減小，相應的出現(xiàn)了很多問題，如晶體管漏源區(qū)的表面電阻和接觸電阻相應增加，導致晶體管的響應速度降低，信號出現(xiàn)延遲。因此，低電阻率的互連結構成為制造高集成度半導體器件的一個關鍵要素。
[0003]為了降低晶體管漏源區(qū)的接觸電阻，引入了金屬硅化物的工藝方法，所述金屬硅化物具有較低的電阻率，可以顯著減小漏源極的接觸電阻。金屬硅化物和自對準金屬硅化物及形成工藝已被廣泛地用于降低M0S晶體管源極和漏極的表面電阻和接觸電阻，從而降低電阻電容延遲時間。
[0004]現(xiàn)有的自對準金屬硅化物技術中，常采用硅化鎳作為金屬硅化物。由于利用所述硅化鎳形成的源極和漏極的接觸電阻，具有較小的電阻率、較小的硅消耗、容易達到較窄的線寬，因此，硅化鎳被視為一種較為理想的金屬硅化物。
[0005]但是現(xiàn)有技術形成的晶體管仍然存在可靠性差以及成品率低的問題。
【發(fā)明內(nèi)容】
[0006]本發(fā)明解決的問題是提供一種優(yōu)化的CMOS晶體管的形成方法，抑制晶體管中金屬硅化物擴散至不期望區(qū)域，從而減小晶體管的漏電流，避免晶體管中出現(xiàn)源區(qū)或漏區(qū)的擊穿或短路，提聞晶體管的可罪性和成品率。
[0007]為解決上述問題，本發(fā)明提供一種CMOS晶體管的形成方法，包括:
[0008]提供半導體襯底，所述半導體襯底包括第一區(qū)域和第二區(qū)域，所述第一區(qū)域的半導體襯底表面形成有第一柵極結構，所述第二區(qū)域的半導體襯底表面形成有第二柵極結構；在所述第一柵極結構兩側(cè)的半導體襯底內(nèi)形成第一凹槽；在所述第一凹槽內(nèi)填充滿第一應力層；在所述第二柵極結構兩側(cè)的半導體襯底內(nèi)形成第二凹槽；在所述第二凹槽內(nèi)填充滿第二應力層，所述第二應力層的應力類型與第一應力層的類型相反；在所述第一柵極結構兩側(cè)的半導體襯底表面形成第一碳化硅外延層，同時在所述第二柵極結構兩側(cè)的半導體襯底表面形成第二碳化硅外延層；對所述第一柵極結構兩側(cè)的半導體襯底和第一碳化硅外延層進行摻雜，形成第一源區(qū)和第一漏區(qū)；對所述第二柵極結構兩側(cè)的半導體襯底和第二碳化硅外延層進行摻雜，形成第二源區(qū)和第二漏區(qū)；在所述第一碳化硅外延層表面淀積第一金屬層，同時在第二碳化娃外延層表面淀積第二金屬層；對第一金屬層和第二金屬層進行退火處理，在第一源區(qū)和第一漏區(qū)表面形成第一金屬硅化物層，同時在第二源區(qū)和第二漏區(qū)表面形成第二金屬硅化物層。
[0009]可選的，所述第一碳化硅外延層或第二碳化硅外延層的材料中碳的原子百分比為0.5% 至 5%。
[0010]可選的，所述第一碳化硅外延層或第二碳化硅外延層的厚度為50埃至300埃。
[0011]可選的，所述第一碳化硅外延層或第二碳化硅外延層的形成工藝為:外延溫度為450度至600度，反應腔室壓強為1托至500托，反應氣體包括硅源氣體和碳源氣體，硅源氣體為SiH4或SiH2Cl2，碳源氣體為C2H4、C3H8或C2H6，反應氣體還包括H2、HC1、CH4、CH3C1或CH2C12中的一種或幾種，硅源氣體、碳源氣體、HC1、CH4、CH3C1、CH2C12的流量均為lsccm至lOOOsccm, H2 流量為 lOOsccm 至 50000sccm。
[0012]可選的，所述退火處理為一步退火處理或多步退火處理。
[0013]可選的，所述多步退火處理包括第一步退火處理和第二步退火處理。
[0014]可選的，所述第一步退火處理為浸入式退火，退火溫度為250度至350度，退火時長為20秒至90秒。
[0015]可選的，所述第一步退火處理為毫秒退火，退火溫度為650度至950度，退火時長為0.25毫秒至20毫秒。
[0016]可選的，所述第二步退火處理為浸入式退火，退火溫度為350度至500度，退火時長為20秒至90秒。
[0017]可選的，所述第二步退火處理為尖峰退火，退火溫度為350度至550度。
[0018]可選的，所述第一金屬層或第二金屬層的材料為N1、Pt、W、T1、Ta或Co的單金屬或合金。
[0019]可選的，所述第一應力層或第二應力層的材料為SiC或SiGe。
[0020]可選的，所述第一應力層或第二應力層的材料為SiC時，SiC中C的原子百分比為0.1% 至 10%。
[0021]可選的，所述第一應力層或第二應力層的材料為SiGe時，SiGe中Ge的原子百分比為10%至50%。
[0022]可選的，所述第一應力層或第二應力層的形成工藝為:外延溫度450度至600度，反應腔室壓強1托至500托，反應氣體包括硅源氣體和碳源氣體，硅源氣體為SiH4或SiH2Cl2，碳源氣體為C2H4、C3H8或C2H6，反應氣體還包括HC1、CH4、CH3C1、CH2C12或H2中的一種或幾種。
[0023]可選的，所述第一應力層或第二應力層的形成工藝為:外延溫度450度至700度，反應腔室壓強1托至500托，反應氣體包括硅源氣體和鍺源氣體，硅源氣體為SiH4或SiH2Cl2，鍺源氣體為GeH4，反應氣體還包括HC1、CH4、CH3C1、CH2C12或H2中的一種或幾種。
[0024]可選的，所述第一凹槽或第二凹槽的形狀為U形、方形或sigma形。
[0025]與現(xiàn)有技術相比，本發(fā)明的技術方案具有以下優(yōu)點:
[0026]本發(fā)明提供一種CMOS晶體管的形成方法，其中，在第一柵極結構兩側(cè)的半導體襯底表面形成第一碳化硅外延層，同時在第二柵極結構兩側(cè)的半導體襯底表面形成第二碳化娃外延層。
[0027]首先，所述第一碳化硅外延層或第二碳化硅外延層為后續(xù)形成第一金屬硅化物層或第二金屬硅化物層提供硅原子，且后續(xù)形成的第一金屬硅化物層或第二金屬硅化物層中具有碳原子，所述碳原子可以阻止第一金屬硅化物層或第二金屬硅化物層中的金屬鎳向CMOS晶體管溝道區(qū)擴散，避免在溝道區(qū)內(nèi)形成倒菱錐形尖峰，從而減小CMOS晶體管的漏電流，提聞CMOS晶體管的可罪性及成品率。
[0028]其次，第一碳化硅外延層和第二碳化硅外延層是同時形成的，減少了 CMOS晶體管形成工藝中的熱預算，熱預算的減少有利于減小CMOS晶體管的形成時間，提高CMOS晶體管的生產(chǎn)效率，且熱預算的減少可以防止第一應力層或第二應力層受熱產(chǎn)生退應力效應，從而提高CMOS晶體管的載流子遷移率，提高CMOS晶體管的驅(qū)動性能。
[0029]再次，第一碳化硅外延層或第二碳化硅外延層采用外延工藝形成，所述第一碳化硅外延層或第二碳化硅外延層的材料中碳原子分布均勻，因此后續(xù)形成的第一金屬硅化物層或第二金屬硅化物層中碳原子也具有均勻的分布，在第一金屬硅化物層或第二金屬硅化物層底部區(qū)域仍具有較佳的阻擋金屬鎳擴散的能力。
[0030]進一步的，形成第一金屬硅化物層或第二金屬硅化物層的工藝為兩步退火處理，第一金屬硅化物層或第二金屬硅化物層的材料為NiSi，NiSi在硅化鎳系列材料中具有電阻率較低且穩(wěn)定性較高的特性，因此形成的CMOS晶體管的電學性能得到提高。
【專利附圖】
【附圖說明】
[0031]圖1為本發(fā)明一實施例形成的CMOS晶體管的剖面結構示意圖；
[0032]圖2至圖11為本發(fā)明另一實施例CMOS晶體管形成過程的剖面結構示意圖。
【具體實施方式】
[0033]由【背景技術】可知，現(xiàn)有技術形成的晶體管漏電流大，容易導致晶體管的源區(qū)和漏區(qū)發(fā)生擊穿或短路現(xiàn)象，晶體管的可靠性及成品率低。
[0034]針對CMOS晶體管的形成工藝進行研究，請參考圖1:
[0035]提供半導體襯底100，所述半導體襯底100具有第一區(qū)域和第二區(qū)域，所述半導體襯底100內(nèi)形成有淺溝槽隔離結構101，所述半導體襯底100表面形成有第一柵極結構110，所述半導體襯底100表面形成有第二柵極結構120，所述第一柵極結構110和第二柵極結構120兩側(cè)形成有側(cè)墻102 ；
[0036]在第一柵極結構110兩側(cè)的半導體襯底100內(nèi)形成第一應力層(未圖示)；
[0037]在第一柵極結構110兩側(cè)的半導體襯底100表面形成第一硅帽層(未圖示)；
[0038]在第二柵極結構120兩側(cè)的半導體襯底100內(nèi)形成第二應力層(未圖示)；
[0039]在第二柵極結構120兩側(cè)的半導體襯底100表面形成第二硅帽層(未圖示)；
[0040]對所述第一硅帽層和第一柵極結構110兩側(cè)的半導體襯底100進行摻雜，形成第一源區(qū)104和第一漏區(qū)103 ；
[0041]對所述第二硅帽層和第二柵極結構120兩側(cè)的半導體襯底100進行摻雜，形成第一源區(qū)105和第一漏區(qū)106 ；
[0042]在所述第一硅帽層表面淀積第一金屬層，同時在第二硅帽層表面淀積第二金屬層，在高溫條件下進行硅化工藝，在第一柵極結構110兩側(cè)的半導體襯底100表面形成第一金屬硅化物層107，在第二柵極結構120兩側(cè)的半導體襯底100表面形成第二金屬硅化物層108。
[0043]由于硅化鎳具有較低的電阻率，且形成預定厚度的硅化鎳所需的Si遠少于其他金屬硅化物，有利于減小CMOS晶體管的接觸電阻，因此，第一金屬硅化物層107或第二金屬硅化物層108的材料為硅化鎳。
[0044]針對CMOS晶體管的形成工藝進行進一步的研究發(fā)現(xiàn)，形成的CMOS晶體管的漏電流大，可靠性差，成品率低。這主要由以下原因造成的:
[0045]在高溫條件下進行硅化工藝，金屬層中的鎳與硅帽層中的硅反應形成金屬硅化物層。金屬硅化物層鎳具有向CMOS晶體管源區(qū)、漏區(qū)擴散的特性，以及向溝道區(qū)方向橫向擴散的特性，特別的，金屬硅化物層底部位置的鎳由于距離源區(qū)、漏區(qū)和溝道區(qū)較近，金屬硅化物層底部位置的鎳更易擴散至上述不期望區(qū)域。
[0046]由于源區(qū)、漏區(qū)以及溝道區(qū)中的硅含量遠高于鎳含量，擴散至溝道區(qū)的鎳與硅發(fā)生反應形成NiSi2，NiSi2具有繼續(xù)向硅含量高的區(qū)域擴散的特性，使得NiSi2繼續(xù)向溝道區(qū)侵蝕，形成如圖1所示的倒菱錐形尖峰01，NiSi2具有一定的導電性，CMOS晶體管的漏電流增大，可靠性降低，成品率降低，嚴重的，溝道區(qū)中的倒菱錐形尖峰01會造成CMOS晶體管漏源區(qū)的擊穿或短路。
[0047]為此，本發(fā)明提供一種優(yōu)化的CMOS晶體管的形成方法，在第一柵極結構兩側(cè)的半導體襯底表面形成第一碳化硅外延層，同時在第二柵極結構兩側(cè)的半導體襯底表面形成第二碳化娃外延層；后續(xù)在第一碳化娃外延層表面淀積第一金屬層形成第一金屬娃化物層，在第二碳化硅外延層表面淀積第二金屬層形成第二金屬硅化物層。本發(fā)明避免在溝道區(qū)內(nèi)形成倒菱維形尖峰，從而減小CMOS晶體管的漏電流，提聞CMOS晶體管的可罪性及成品率。
[0048]為使本發(fā)明的上述目的、特征和優(yōu)點能夠更為明顯易懂，下面結合附圖對本發(fā)明的具體實施例做詳細的說明。
[0049]圖2至圖11為本發(fā)明一實施例CMOS晶體管形成過程的剖面示意圖。
[0050]請參考圖2，提供半導體襯底200，所述半導體襯底包括第一區(qū)域I和第二區(qū)域II，所述第一區(qū)域I的半導體襯底200表面形成有第一柵極結構210，所述第二區(qū)域II的半導體襯底200表面形成有第二柵極結構220。
[0051]具體地，所述半導體襯底200為單晶硅、多晶硅、非晶硅或絕緣體上的硅其中的一種；所述半導體襯底200也可以為Si襯底、Ge襯底、GeSi襯底或GaAs襯底；所述半導體襯底200表面還可以形成若干外延界面層或應變層以提高CMOS晶體管的電學性能。
[0052]在本發(fā)明的實施例中，所述半導體襯底200為Si襯底。
[0053]所述第一區(qū)域I為NM0S區(qū)域或PM0S區(qū)域，所述第二區(qū)域II為NM0S區(qū)域或PM0S區(qū)域；當所述第一區(qū)域I為NM0S區(qū)域時，所述第二區(qū)域II為PM0S區(qū)域，當所述第一區(qū)域I為PM0S區(qū)域時，所述第二區(qū)域II為NM0S區(qū)域。
[0054]在本發(fā)明的實施例中，以所述第一區(qū)域I為NM0S區(qū)域，第二區(qū)域II為PM0S區(qū)域做示范性說明。
[0055]在所述半導體襯底200內(nèi)還可以形成隔離結構，現(xiàn)有的隔離結構通常采用淺溝槽隔離。所述淺溝槽隔離結構的填充材料可以為氧化硅、氮化硅、氮氧化硅中的一種或幾種。需要說明的是，隔離結構的形成是可選而非必需的，其主要用于隔離第一區(qū)域I和第二區(qū)域II，防止不同晶體管之間電學連接。
[0056]在本實施例中，半導體襯底200內(nèi)形成淺溝槽隔離結構201，所述淺溝槽隔離結構201內(nèi)填充氧化硅。
[0057]所述第一柵極結構210或第二柵極結構220可以為替代柵結構、金屬柵極結構或多晶硅柵極結構。
[0058]在本實施例中，所述第一柵極結構210包括:位于半導體襯底200表面的第一柵氧化層211,位于第一柵介質(zhì)層211表面的第一柵電極層212,以及位于第一柵電極層212表面的第一掩蔽層213。
[0059]所述第二柵極結構220包括:位于半導體襯底200表面的第二柵介質(zhì)層221，位于第二柵介質(zhì)層221表面的第二柵電極層222，以及位于第二柵電極層222表面的第二掩蔽層223。
[0060]在本實施例中，所述第一柵介質(zhì)層211或第二柵介質(zhì)層221的材料為氧化硅或氮氧化硅，所述第一柵電極層212或第二柵電極層222的材料為多晶硅，所述第一掩蔽層213或第二掩蔽層223的材料為氮化硅。
[0061]作為另一個實施例，所述第一柵介質(zhì)層211或第二柵介質(zhì)層221的材料為氧化鉿等高k介質(zhì)材料，所述第一柵電極層212或第二柵電極層222的材料為金屬或其他導電材料，所述第一掩蔽層213或第二掩蔽層223的材料為氮氧化娃。
[0062]需要說明的是，所述第一掩蔽層213或第二掩蔽層223的形成是可選的而非必需的。
[0063]在本實施例中，第一柵極結構210和第二柵極結構220兩側(cè)形成側(cè)墻214，側(cè)墻214位于半導體襯底200表面且緊挨第一柵極結構210或第二柵極結構220。所述側(cè)墻214的材料為氧化硅、碳化硅、氮化硅或者氮氧化硅。
[0064]所述側(cè)墻214的主要作用為:保護第一柵極結構210和第二柵極結構220的側(cè)壁，使其在后續(xù)進行蝕刻或離子注入時不受損傷。
[0065]需要說明的是，側(cè)墻214的形成是可選的而非必需的。
[0066]本發(fā)明另一個實施例中，所述側(cè)墻214在后續(xù)第一碳化硅外延層和第二碳化硅外延層形成后，緊挨第一柵極結構210或第二柵極結構220的兩側(cè)形成。
[0067]在形成側(cè)墻214之前，在第一柵極結構210或第二柵極結構220兩側(cè)的半導體襯底200內(nèi)還會形成低摻雜源漏區(qū)(LDD)，防止熱電子退化效應。
[0068]請參考圖3，在所述第一柵極結構210兩側(cè)的半導體襯底200內(nèi)形成第一凹槽202。
[0069]所述第一凹槽202的形成步驟為:在所述半導體襯底200表面形成覆蓋第一柵極結構210和第二柵極結構220的第一掩膜層203，所述第一掩膜層203具有位于第一柵極結構210兩側(cè)的第一開口，沿第一開口刻蝕第一柵極結構210兩側(cè)的半導體襯底200，在半導體襯底200內(nèi)形成第一凹槽202。
[0070]所述第一凹槽202的形狀為U形、方形或sigma形。
[0071]采用干法刻蝕或濕法刻蝕工藝形成所述第一凹槽202。
[0072]本實施例中，所述第一凹槽202的形狀為U形。
[0073]作為一個實施例，以U形第一凹槽202的形成工藝做示范性說明:首先以所述第一掩膜層203為掩膜，采用干法刻蝕工藝，沿第一開口刻蝕所述半導體襯底200，形成U形的第一凹槽202。
[0074]請參考圖4，在所述第一凹槽202 (請參考圖3)內(nèi)填充滿第一應力層204。
[0075]本實施例中，所述第一應力層204的上表面與半導體襯底200表面平齊。在其他實施例中，所述第一應力層204的上表面可以低于半導體襯底200表面,也可以高于半導體襯底200表面。
[0076]本實施例中，所述第一區(qū)域I為NM0S區(qū)域，則所述第一應力層204的材料為張應力材料，以所述第一應力層204的材料為SiC做示范性說明。
[0077]所述第一應力層204的形成工藝為選擇性外延，所述第一應力層204的材料SiC中C的原子百分比為0.1%至10%。
[0078]選擇性外延形成第一應力層204的外延工藝參數(shù)為:外延溫度450度至600度，反應腔室壓強1托至500托，反應氣體包括硅源氣體和碳源氣體，硅源氣體為SiH4或SiH2Cl2，碳源氣體為C2H4、C3H8或C2H6，反應氣體還包括HC1、CH4、CH3C1、CH2C12或H2的一種或幾種。
[0079]所述第一應力層204可以為單層結構，也可以為多層結構。
[0080]所述第一應力層204為單層結構時，所述第一應力層204包括填充滿第一凹槽202的碳硅體層，所述碳硅體層中C的原子百分比為0.1%至10%。
[0081]所述第一應力層204為多層結構時，所述第一應力層204包括:位于第一凹槽202底部和側(cè)壁的碳硅種子層，所述碳硅種子層中C的原子百分比為0.1%至1% ;位于碳硅種子層表面的碳硅漸變層，所述碳硅漸變層中C的原子百分比為0.1%逐漸增加到后續(xù)碳硅體層中C的原子百分比值；位于碳硅漸變層表面的碳硅體層，所述碳硅體層中C的原子百分比為1% 至 10%。
[0082]在形成所述第一應力層204過程中，還可以包括步驟:對所述第一應力層204進行原位自摻雜。
[0083]本實施例中，所述第一應力層204的材料為SiC，對所述第一應力層204進行原位N型自摻雜，向外延反應腔室內(nèi)通入N型離子氣體。作為一個實施例，所述N型離子氣體是含磷氣體(ph3、p2o5)。
[0084]請參考圖5，在所述第二柵極結構220兩側(cè)的半導體襯底200內(nèi)形成第二凹槽205。
[0085]所述第二凹槽205的形成步驟為:去除第一掩膜層203 (請參考圖4)，在所述半導體襯底200表面形成覆蓋第一柵極結構210和第二柵極結構220的第二掩膜層206，所述第二掩膜層206具有位于第二柵極結構220兩側(cè)的第二開口，沿第二開口刻蝕第二柵極結構220兩側(cè)的半導體襯底200，在半導體襯底200內(nèi)形成第二凹槽205。
[0086]作為一個實施例，去除第一掩膜層203的工藝為:采用四甲基氫氧化銨(TMAH)溶液或者氨(NH3)水溶液進行濕法刻蝕，其中，所述四甲基氫氧化銨(TMAH)溶液的濃度為3%至30%，所述氨(NH3)水溶液的濃度為3%至30%。
[0087]所述第二凹槽205的形狀為U形、方形或sigma形。
[0088]本實施例中，所述第二凹槽205的形狀為sigma形。
[0089]請參考圖6，在所述第二凹槽205 (請參考圖5)內(nèi)填充滿第二應力層207，所述第二應力層207的應力類型與第一應力層204相反。
[0090]本實施例中，所述第二應力層207的上表面與半導體襯底200表面平齊。在其他實施例中，所述第二應力層207的上表面可以低于半導體襯底200表面,也可以高于半導體襯底200表面。
[0091]本實施例中，所述第一區(qū)域II為PM0S區(qū)域，則所述第二應力層207的材料為壓應力材料，以所述第二應力層207的材料為SiGe做示范性說明。
[0092]所述第二應力層207的形成工藝為選擇性外延。
[0093]選擇性外延形成第二應力層207的外延工藝參數(shù)為:外延溫度450度至700度，反應腔室壓強1托至500托，反應氣體包括硅源氣體和鍺源氣體，硅源氣體為SiH4或SiH2Cl2，鍺源氣體為GeH4，反應氣體還包括HC1、CH4、CH3C1、CH2C12或H2中的一種或幾種。
[0094]所述第二應力層207可以為單層結構，也可以為多層結構。
[0095]所述第二應力層207為單層結構時，所述第二應力層207包括填充滿第二凹槽205的鍺硅體層，所述鍺硅體層中Ge的原子百分比為10%至50%。
[0096]所述第二應力層207為多層結構時，所述第二應力層207包括:位于第一凹槽202底部和側(cè)壁的鍺硅種子層，所述鍺硅種子層中Ge的原子百分比為10%至20% ;位于鍺硅種子層表面的鍺硅漸變層，所述鍺硅漸變層中Ge的原子百分比為20%逐漸增加到后續(xù)鍺硅體層中Ge的原子百分比值；位于鍺硅漸變層表面的鍺硅體層，所述鍺硅體層中Ge的原子百分比為20%至50%。
[0097]在形成所述第二應力層207過程中，還可以包括步驟:對所述第二應力層207進行原位自摻雜。
[0098]本實施例中，所述第二應力層207的材料為SiGe，對所述第二應力層207進行原位P型自摻雜，向外延反應腔室內(nèi)通入P型離子氣體。作為一個實施例，所述P型離子氣體是含硼氣體(b2h6、bh3)。
[0099]請參考圖7，在所述第一柵極結構210兩側(cè)的半導體襯底200表面形成第一碳化硅外延層208,同時在所述第二柵極結構220兩側(cè)的半導體襯底200表面形成第二碳化娃外延層 209。
[0100]本實施例中，所述第一碳化硅外延層208或第二碳化硅外延層209的形成步驟為:去除第二掩膜層206(請參考圖6)，在第一柵極結構210兩側(cè)的半導體襯底200表面采用選擇性外延工藝形成第一碳化硅外延層208，同時在第二柵極結構220兩側(cè)的半導體襯底200表面采用選擇性外延工藝形成第二碳化硅外延層209。
[0101]所述第一碳化娃外延層208和第二碳化娃外延層209是同時形成的，有利于減少CMOS晶體管形成工藝的熱預算，減少CMOS晶體管的形成時間，縮短生產(chǎn)周期，從而提高CMOS晶體管的生產(chǎn)效率；且熱預算的減少，有利于提高第一應力層204或第二應力層207的質(zhì)量，這是由于，第一應力層204或第二應力層207受到過多的熱處理，會產(chǎn)生退應力效應。
[0102]所述第一碳化硅外延層208或第二碳化硅外延層209為后續(xù)形成金屬硅化物層提供硅原子；且所述第一碳化硅外延層208或第二碳化硅外延層209中的碳原子具有阻擋后續(xù)形成的金屬硅化物層中金屬離子向溝道區(qū)擴散的作用。這是由于:碳原子具有比金屬硅化物層中硅原子和金屬原子小的原子半徑，碳原子分布在金屬硅化物層的晶格間隙中，使得金屬硅化物層具有較高的熱穩(wěn)定性，有利于阻擋金屬硅化物層中的金屬離子向CMOS晶體管的溝道區(qū)內(nèi)擴散，從而抑制在溝道區(qū)形成倒菱錐形尖峰，減小CMOS晶體管的漏電流，提聞CMOS晶體管的可罪性以及成品率。
[0103]所述第一碳化娃外延層208或第二碳化娃外延層209的形成工藝為外延,米用外延工藝，形成的碳化娃外延層的材料中碳原子分布均勻，碳化娃外延層底部和頂部的碳原子含量相同，均勻分布的碳原子阻擋金屬硅化物中的金屬離子擴散的能力強，有利于提高CMOS晶體管的可靠性。
[0104]第一碳化娃外延層208或第二碳化娃外延層209的厚度過小，容易造成金屬娃化物與半導體襯底200接觸面出現(xiàn)空隙，導致CMOS晶體管的接觸電阻變大；第一碳化硅外延層208或第二碳化硅外延層209的厚度過大，碳化硅外延層自身的電阻在晶體管接觸電阻中所占比重增大，對減小CMOS晶體管的接觸電阻產(chǎn)生不利影響。
[0105]第一碳化硅外延層208或第二碳化硅外延層209中碳的含量過小，起不到阻擋金屬硅化物中易擴散離子擴散的作用，所述第一碳化硅外延層208或第二碳化硅外延層209中碳的含量過大，碳化硅外延層的致密度差，導致后續(xù)形成的金屬硅化物致密度低，CMOS晶體管的接觸電阻大。
[0106]本實施例中，第一碳化硅外延層208或第二碳化硅外延層209的厚度為50埃至300埃，所述第一碳化硅外延層208或第二碳化硅外延層209中碳的原子百分比為0.5%至
5% ο
[0107]本實施例中，夕卜延形成第一碳化娃外延層208或第二碳化娃外延層209的工藝為:外延溫度450度至600度，壓強1托至500托，反應氣體包括硅源氣體和碳源氣體，硅源氣體為SiH4或SiH2Cl2，碳源氣體為C2H4、C3H8或C2H6，反應氣體還包括HC1、CH4、CH3C1、CH2C12或4的一種或幾種，硅源氣體、碳源氣體、HC1、CH4、CH3C1或CH2C12的氣體流量均為lsccm(標況毫升每分:standard-state cubic centimeter per minute)至 lOOOsccm, H2 氣體流量為 lOOsccm 至 50000sccm。
[0108]請參考圖8,對所述第一柵極結210兩側(cè)的半導體襯底200和第一碳化娃外延層208進行摻雜,形成第一源區(qū)230和第一漏區(qū)240。
[0109]所述第一源區(qū)230和第一漏區(qū)240的形成工藝為第一離子注入，所述第一離子注入的具體步驟為:以所述第一柵極結構210和側(cè)墻214為掩膜，對所述柵極結構210和側(cè)墻214兩側(cè)的第一碳化娃外延層208和半導體襯底200進行第一離子注入,形成第一碳化娃外延層208中的離子摻雜區(qū)及半導體襯底200中的離子摻雜區(qū)，所述半導體襯底200中的離子摻雜區(qū)的深度大于前述形成的LDD的深度，所述第一碳化硅外延層208中的離子摻雜區(qū)、半導體襯底200中的離子摻雜區(qū)以及前述形成的LDD構成第一源區(qū)230和第一漏區(qū)240。
[0110]對所述第一碳化硅外延層208進行摻雜的目的為:防止后續(xù)形成金屬硅化物接觸層時，第一碳化娃外延層208層底部有部分娃未發(fā)生反應,造成金屬娃化物層和半導體襯底200的離子摻雜區(qū)和LDD的隔離，增大了接觸電阻，影響金屬硅化物層與半導體襯底200中的離子摻雜區(qū)和LDD的導通性能。
[0111]本實施例中，所述第一離子注入的類型為N型離子注入，所述第一源區(qū)230和第一漏區(qū)240位置可以互換。
[0112]請參考圖9，對所述第二柵極結構220兩側(cè)的半導體襯底200和第二碳化硅外延層209進行摻雜，形成第二源區(qū)250和第二漏區(qū)260。
[0113]形成所述第二源區(qū)250和第二漏區(qū)260的摻雜工藝采用第二離子注入工藝，所述第一源區(qū)230和第一漏區(qū)240的形成步驟參見第二源區(qū)250和第二漏區(qū)260的形成步驟，在此不再贅述。
[0114]本實施中，所述第二離子注入的類型為P型離子注入，所述第二源區(qū)250和第二漏區(qū)260位置可以互換。
[0115]請參考圖10，在所述第一碳化硅外延層208表面淀積第一金屬層218，同時在第二碳化硅外延層209表面淀積第二金屬層219。
[0116]所述第一金屬層218或第二金屬層219的材料為N1、Pt、W、T1、Ta或Co的單金屬或合金。所述第一金屬層218或第二金屬層219的形成工藝為物理氣相沉積、金屬派射或原子層沉積。
[0117]本實施例中，所述第一金屬層218或第二金屬層219的材料為Ni，所述第一金屬層218或第二金屬層219的形成工藝為物理氣相沉積，所述第一金屬層218或第二金屬層219的厚度為50埃至200埃。
[0118]請參考圖11，對第一金屬層218和第二金屬層219進行退火處理，在第一源區(qū)230和第一漏區(qū)240表面形成第一金屬娃化物層228,同時在第二源區(qū)250和第二漏區(qū)260表面形成第二金屬娃化物層229。
[0119]所述退火處理為一步退火處理或多步退火處理。所述多步退火處理包括第一步退火處理和第二步退火處理。
[0120]本實施例以對第一金屬層228進行多步退火處理作示范性說明。
[0121]所述第一步退火處理可以為浸入式退火，退火溫度為250度至350度，退火時長為20秒至90秒。
[0122]所述第一步退火處理也可以為毫秒退火，退火溫度為650度至950度，退火時長為0.25毫秒至20毫秒。
[0123]經(jīng)過第一步退火處理后，第一金屬層218中的鎳與第一碳化硅外延層208中的硅反應，形成Ni2Si層。
[0124]對形成的Ni2Si層進行第二步退火處理。
[0125]所述第二步退火處理可以為浸入式退火，退火溫度為350度至500度，退火時長為20秒至90秒。
[0126]所述第二步退火處理也可以為尖峰退火，退火溫度為350度至550度。
[0127]經(jīng)過第二步退火處理后，所述Ni2Si與第一碳化硅外延層208中的硅繼續(xù)反應，在第一源區(qū)230和第一漏區(qū)240表面形成第一金屬娃化物層228。所述金屬娃化物層228的材料為NiSi，NiSi的電阻率小且穩(wěn)定性比Ni2Si高。
[0128]第一金屬娃化物層228的材料為NiSi,且第一金屬娃化物層228中存在碳原子，碳原子可以較佳地阻擋鎳原子的擴散，包括阻擋鎳原子向溝道區(qū)擴散和阻擋鎳原子向源區(qū)和漏區(qū)擴散，減少了 NiSi2的生成。因此，第一金屬硅化物層322中的材料具有較高的熱穩(wěn)定性，有利于減小CMOS晶體管的漏電流，防止第一源區(qū)230和第一漏區(qū)240發(fā)生短路，提高CMOS晶體管的可靠性及成品率。
[0129]第二金屬硅化物層229的形成工藝參見第一金屬硅化物層228的形成工藝，在此不再贅述。
[0130]本發(fā)明提供的CMOS晶體管的形成方法，在形成第一金屬硅化物層或第二金屬硅化物層之前，在第一柵極結構兩側(cè)的半導體襯底表面形成第一碳化硅外延層，同時在第二柵極結構兩側(cè)的半導體襯底表面形成第二碳化硅外延層。因此后續(xù)形成的第一金屬硅化物層或第二金屬硅化物層中存在碳原子，碳原子位于金屬硅化物的晶格間隙中，阻擋金屬硅化物中的金屬離子擴散至不期望區(qū)域，因此，第一金屬硅化物層或第二金屬硅化物層中的金屬離子擴散至溝道區(qū)的幾率減小，第一金屬硅化物層或第二金屬硅化物層的熱穩(wěn)定性增大，抑制在CMOS晶體管的溝道區(qū)形成倒菱錐形尖峰，減小了 CMOS晶體管的漏電流，提高了CMOS晶體管的可靠性及成品率。
[0131]且由于第一碳化娃外延層或第二碳化娃外延層的形成工藝為外延，第一碳化娃外延層或第二碳化硅外延層的底部區(qū)域仍具有較佳濃度的碳原子，后續(xù)形成的第一金屬硅化物層或第二金屬硅化物層的底部也具有較佳阻擋金屬離子擴散的能力。
[0132]本發(fā)明提供的實施例中，所述第一金屬硅化物層或第二金屬硅化物層是經(jīng)過多步退火處理形成的，所述第一金屬硅化物層或第二金屬硅化物層的材料為電阻率低且熱穩(wěn)定性相對較高的NiSi，有利于提高CMOS晶體管的可靠性以及成品率。
[0133]本發(fā)明提供的實施例中，在第一應力層和第二應力層形成之后，同時形成第一碳化硅外延層和第二碳化硅外延層，減少了 CMOS晶體管中的熱預算，從而提高了 CMOS晶體管的生成效率，縮短生成周期；且熱預算的減少，有利于提高第一應力層或第二應力層的質(zhì)量，避免第一應力層或第二應力層因熱處理過程造成退應力效應，從而提高了 CMOS晶體管的載流子遷移率，進而提高了 CMOS晶體管的驅(qū)動能力。
[0134]雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領域技術人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動與修改，因此本發(fā)明的保護范圍應當以權利要求所限定的范圍為準。
【權利要求】
1.一種CMOS晶體管的形成方法，其特征在于，包括: 提供半導體襯底，所述半導體襯底包括第一區(qū)域和第二區(qū)域，所述第一區(qū)域的半導體襯底表面形成有第一柵極結構，所述第二區(qū)域的半導體襯底表面形成有第二柵極結構； 在所述第一柵極結構兩側(cè)的半導體襯底內(nèi)形成第一凹槽； 在所述第一凹槽內(nèi)填充滿第一應力層； 在所述第二柵極結構兩側(cè)的半導體襯底內(nèi)形成第二凹槽； 在所述第二凹槽內(nèi)填充滿第二應力層，所述第二應力層的應力類型與第一應力層的類型相反； 在所述第一柵極結構兩側(cè)的半導體襯底表面形成第一碳化硅外延層，同時在所述第二柵極結構兩側(cè)的半導體襯底表面形成第二碳化硅外延層； 對所述第一柵極結構兩側(cè)的半導體襯底和第一碳化硅外延層進行摻雜，形成第一源區(qū)和第一漏區(qū)； 對所述第二柵極結構兩側(cè)的半導體襯底和第二碳化硅外延層進行摻雜，形成第二源區(qū)和第二漏區(qū)； 在所述第一碳化硅外延層表面淀積第一金屬層，同時在第二碳化硅外延層表面淀積第二金屬層； 對第一金屬層和第二金屬層進行退火處理，在第一源區(qū)和第一漏區(qū)表面形成第一金屬硅化物層，同時在第二源區(qū)和第二漏區(qū)表面形成第二金屬硅化物層。
2.根據(jù)權利要求1所述的CMOS晶體管的形成方法，其特征在于，所述第一碳化硅外延層或第二碳化硅外延層的材料中碳的原子百分比為0.5%至5%。
3.根據(jù)權利要求1所述的CMOS晶體管的形成方法，其特征在于，所述第一碳化硅外延層或第二碳化硅外延層的厚度為50埃至300埃。
4.根據(jù)權利要求1所述的CMOS晶體管的形成方法，其特征在于，所述第一碳化硅外延層或第二碳化硅外延層的形成工藝為:外延溫度為450度至600度，反應腔室壓強為I托至500托，反應氣體包括硅源氣體和碳源氣體，硅源氣體為SiH4或SiH2Cl2，碳源氣體為C2H4、C3H8或C2H6,反應氣體還包括H2、HC1、CH4、CH3C1或CH2Cl2中的一種或幾種，硅源氣體、碳源氣體、HCl、CH4、CH3C1 XH2Cl2 的流量均為 Isccm 至 lOOOsccm，H2 流量為 10sccm 至 50000sccm。
5.根據(jù)權利要求1所述的CMOS晶體管的形成方法，其特征在于，所述退火處理為一步退火處理或多步退火處理。
6.根據(jù)權利要求5所述的CMOS晶體管的形成方法，其特征在于，所述多步退火處理包括第一步退火處理和第二步退火處理。
7.根據(jù)權利要求6所述的CMOS晶體管的形成方法，其特征在于，所述第一步退火處理為浸入式退火，退火溫度為250度至350度，退火時長為20秒至90秒。
8.根據(jù)權利要求6所述的CMOS晶體管的形成方法，其特征在于，所述第一步退火處理為毫秒退火，退火溫度為650度至950度，退火時長為0.25毫秒至20毫秒。
9.根據(jù)權利要求6所述的CMOS晶體管的形成方法，其特征在于，所述第二步退火處理為浸入式退火，退火溫度為350度至500度，退火時長為20秒至90秒。
10.根據(jù)權利要求6所述的CMOS晶體管的形成方法，其特征在于，所述第二步退火處理為尖峰退火，退火溫度為350度至550度。
11.根據(jù)權利要求1所述的CMOS晶體管的形成方法，其特征在于，所述第一金屬層或第二金屬層的材料為N1、Pt、W、T1、Ta或Co的單金屬或合金。
12.根據(jù)權利要求1所述的CMOS晶體管的形成方法，其特征在于，所述第一應力層或第二應力層的材料為SiC或SiGe。
13.根據(jù)權利要求1所述的CMOS晶體管的形成方法，其特征在于，所述第一應力層或第二應力層的材料為SiC時，SiC中C的原子百分比為0.1%至10%。
14.根據(jù)權利要求1所述的CMOS晶體管的形成方法，其特征在于，所述第一應力層或第二應力層的材料為SiGe時，SiGe中Ge的原子百分比為10%至50%。
15.根據(jù)權利要求13所述的CMOS晶體管的形成方法，其特征在于，所述第一應力層或第二應力層的形成工藝為:外延溫度450度至600度，反應腔室壓強I托至500托，反應氣體包括硅源氣體和碳源氣體，硅源氣體為SiH4或SiH2Cl2，碳源氣體為C2H4X3H8或C2H6,反應氣體還包括HCl、CH4, CH3Cl、CH2Cl2或H2中的一種或幾種。
16.根據(jù)權利要求14所述的CMOS晶體管的形成方法，其特征在于，所述第一應力層或第二應力層的形成工藝為:外延溫度450度至700度，反應腔室壓強I托至500托，反應氣體包括硅源氣體和鍺源氣體，硅源氣體為SiH4或SiH2Cl2,鍺源氣體為GeH4,反應氣體還包括HCl、CH4、CH3Cl、CH2Cl2 或 H2 中的一種或幾種。
17.根據(jù)權利要求1所述的CMOS晶體管的形成方法，其特征在于，所述第一凹槽或第二凹槽的形狀為U形、方形或sigma形。
【文檔編號】H01L21/8238GK104347512SQ201310342916
【公開日】2015年2月11日 申請日期:2013年8月7日 優(yōu)先權日:2013年8月7日
【發(fā)明者】禹國賓 申請人:中芯國際集成電路制造(上海)有限公司