靜電防護元件及其制造方法
【專利摘要】本發(fā)明提出一種靜電防護元件及其制造方法，靜電防護元件包含：P型井區(qū)、柵極、N型源極、N型漏極、以及P型輕摻雜漏極。其中，P型輕摻雜漏極形成于P型井區(qū)中，由俯視圖視之，部分P型輕摻雜漏極位于柵極間隔層下方，以降低該靜電防護元件的觸發(fā)電壓。
【專利說明】靜電防護元件及其制造方法

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種靜電防護元件及其制造方法，特別是指一種降低觸發(fā)電壓的靜電防護元件及其制造方法。

【背景技術(shù)】
[0002]圖1A顯示一種典型的靜電防護元件100與被保護電路/元件I的電路示意圖。如圖1A所示，靜電防護元件100與被保護電路/元件I并聯(lián)于接觸墊2與接地電位或電源供應電位之間。當靜電防護元件100與被保護電路/元件I耦接的其中一端接觸到靜電(如圖1A中閃電符號所示意)，靜電防護元件100被觸發(fā)，而將靜電中的高電壓與高電流釋放，以避免靜電破壞被保護電路/元件I。
[0003]舉例而言，靜電防護元件100如圖1B顯示，利用N型金屬氧化半導體(metal oxidesemiconductor, M0S)元件作為靜電防護元件100。靜電防護元件100包含P型基板11、絕緣結(jié)構(gòu)13、N型輕摻雜漏極14、柵極15、源極16、與漏極17。在其中一種應用中，基板11、柵極15與源極16電連接至接地電位，漏極17電連接至接觸墊2。于靜電發(fā)生時，電流I對N型輕摻雜漏極14與P型基板11接面所形成的電容充電。因此，高壓電場形成于N型輕摻雜漏極14與P型基板11之間。當靜電高電壓超過靜電防護元件100的崩潰防護電壓時，產(chǎn)生崩潰現(xiàn)象；此時靜電防護元件100中的寄生雙極性晶體管(如圖中虛線雙極性晶體管符號所示意)的基極電位上升，進而導通此寄生雙極性晶體管，而進入自我偏壓模式。當靜電高電壓(也就是漏極電壓)V達到觸發(fā)電壓后，電流(也就是漏極17流至基板11的電流)I大幅上升，如圖1C所示。
[0004]圖1C顯示靜電防護元件100的電壓V-電流I的特征曲線。如圖所示，當靜電高電壓V超過觸發(fā)點后，可以釋放靜電的高電壓與高電流。需注意的是，如圖1C所示，靜電防護元件100的設計應根據(jù)被保護電路/元件I的需要。觸發(fā)點的觸發(fā)電壓須低于被保護電路/元件I的崩潰防護電壓，也就是說，在被保護電路/元件I發(fā)生崩潰以前，靜電防護元件100需要被觸發(fā)而釋放靜電的高電壓與高電流，以避免被保護電路/元件I發(fā)生崩潰；并且，靜電防護元件100的崩潰防護電壓(低于觸發(fā)電壓)，須高于電源供應電壓，以避免被保護電路/元件I在正常操作時，靜電防護元件100發(fā)生崩潰現(xiàn)象。
[0005]圖1D顯示圖1B中,橢圓虛線所標示的局部示意圖。如圖所示，當漏極17接觸靜電的高電壓，高電場形成于N型輕摻雜漏極14與P型基板11之間。開始發(fā)生崩潰的位置，在接近P型基板11表面的N型輕摻雜漏極14與P型基板11之間，如圖中星型符號所示意。當電路的設計需要降低觸發(fā)電壓時，此現(xiàn)有技術(shù)所示的靜電防護元件100受限于P型基板11其它元件的制程，只能額外增加制程步驟加以調(diào)整，且在現(xiàn)有元件的架構(gòu)下，觸發(fā)電壓所能降低的程度有限。
[0006]有鑒于此，本發(fā)明即針對上述現(xiàn)有技術(shù)的不足，提出一種靜電防護元件及其制造方法，在不增加制程步驟的情況下，可降低元件的觸發(fā)電壓，加強元件的保護與應用范圍。


【發(fā)明內(nèi)容】

[0007]本發(fā)明的目的在于克服現(xiàn)有技術(shù)的不足與缺陷，提出一種靜電防護元件及其制造方法，在不增加制程步驟的情況下，可降低元件的觸發(fā)電壓，加強元件的保護與應用范圍。
[0008]為達上述目的，就其中一觀點言，本發(fā)明提供了一種靜電防護元件，形成于一半導體基板中，該半導體基板具有一上表面，該靜電防護元件包含:一 P型井區(qū)，形成于該上表面下；一柵極，形成于該上表面上，且部分該P型井區(qū)位于該柵極下方；一 N型源極，形成于該上表面下的該P型井區(qū)中，由俯視圖視之，該N型源極位于該柵極一側(cè)之外；一N型漏極，形成于該上表面下的該P型井區(qū)中，由俯視圖視之，該N型漏極位于該柵極另一側(cè)之外；其中，該柵極將該N型源極與該N型漏極分開，該柵極包括:一介電層，形成于該上表面上，與該上表面連接；一堆疊層，形成于該介電層上，用以作為該柵極電性接點；以及一間隔層，形成于該堆疊層的側(cè)壁外的該上表面上；以及一第一 P型輕摻雜漏極，形成于該上表面下的該P型井區(qū)中，由俯視圖視之，部分該第一 P型輕摻雜漏極位于該間隔層下方。
[0009]為達上述目的，就另一觀點言，本發(fā)明也提供了一種靜電防護元件制造方法，包含:提供一半導體基板，且該半導體基板具有一上表面；形成一 P型井區(qū)于該上表面下；形成一柵極于該上表面上，且部分該P型井區(qū)位于該柵極下方；形成一 N型源極于該上表面下的該P型井區(qū)中，由俯視圖視之，該N型源極位于該柵極一側(cè)之外；形成一 N型漏極于該上表面下的該P型井區(qū)中，由俯視圖視之，該N型漏極位于該柵極另一側(cè)之外，該柵極將該N型源極與該N型漏極分開，該柵極包括:一介電層，形成于該上表面上，與該上表面連接；一堆疊層，形成于該介電層上，用以作為該柵極電性接點；以及一間隔層，形成于該堆疊層的側(cè)壁外的該上表面上；以及形成一第一P型輕摻雜漏極于該上表面下的該P型井區(qū)中，由俯視圖視之，部分該第一 P型輕摻雜漏極位于該間隔層下方。
[0010]在其中一種較佳的實施型態(tài)中，該第一 P型輕摻雜漏極與一低壓元件中的一第二P型輕摻雜漏極，利用相同制程步驟形成。
[0011]在其中一種較佳的實施型態(tài)中，該柵極于正常操作時與一接地電位電性連接。
[0012]在其中一種較佳的實施型態(tài)中，該第一 P型輕摻雜漏極由一 P型輕摻雜漏極離子植入制程步驟以及一 N型輕摻雜漏極離子植入制程步驟所形成，其中該P型輕摻雜漏極離子植入制程步驟為形成一低壓元件中的一第二 P型輕摻雜漏極的相同制程步驟。
[0013]在其中一種較佳的實施型態(tài)中，該第一 P型輕摻雜漏極的P型雜質(zhì)濃度高于該P型井區(qū)的P型雜質(zhì)濃度。
[0014]下面通過具體實施例詳加說明，當更容易了解本發(fā)明的目的、技術(shù)內(nèi)容、特點及其所達成的功效。

【專利附圖】

【附圖說明】
[0015]圖1A顯示現(xiàn)有技術(shù)的靜電防護元件100與被保護電路/元件I的電路示意圖；
[0016]圖1B顯示現(xiàn)有技術(shù)的靜電防護元件100的剖視示意圖；
[0017]圖1C顯示靜電防護元件100的電壓V-電流I的特征曲線；
[0018]圖1D顯示圖1B中,虛線橢圓所標示的局部示意圖；
[0019]圖2A-2F顯示本發(fā)明的第一個實施例；
[0020]圖3A-3B顯示現(xiàn)有技術(shù)靜電防護元件的濃度分布示意圖與電壓-電流特征曲線；
[0021]圖4A-4B顯示本發(fā)明的第二個實施例；
[0022]圖5A-5B顯示本發(fā)明的第三個實施例。
[0023]圖中符號說明
[0024]I被保護電路/元件
[0025]2接觸墊
[0026]11, 21 半導體基板
[0027]22P型井區(qū)
[0028]13, 23 絕緣結(jié)構(gòu)
[0029]14，34 N型輕摻雜漏極
[0030]15，25柵極
[0031]25a介電層
[0032]25b堆疊層
[0033]25c, 35c, 45c, 55c 間隔層
[0034]16，26N 型源極
[0035]17，27 N 型漏極
[0036]24，44，54 P型輕摻雜漏極
[0037]100, 200, 300, 400, 500 靜電防護元件
[0038]211上表面
[0039]I電流
[0040]V電壓

【具體實施方式】
[0041]本發(fā)明中的圖式均屬示意，主要意在表示制程步驟以及各層之間的上下次序關(guān)系，至于形狀、厚度與寬度則并未依照比例繪制。
[0042]請參閱圖2A-2F,顯示本發(fā)明第一個實施例,本實施例顯示靜電防護元件200的制作流程剖面示意圖。如圖2A所示，首先提供半導體基板21，其例如但不限于為硅基板，當然亦可以為具有絕緣層的SOI基板，或是其它半導體基板；其中，半導體基板21具有上表面211。接著于半導體基板21中上表面211下形成P型井區(qū)22，并于上表面211上形成絕緣結(jié)構(gòu)23。其中，絕緣結(jié)構(gòu)23例如為圖標的區(qū)域氧化(local oxidat1n of silicon, LOCOS)結(jié)構(gòu)，但亦可為其它形式的隔離結(jié)構(gòu)，如淺溝槽絕緣(shallow trench isolat1n, STI)結(jié)構(gòu)。接著請參閱圖2B，于上表面211上形成柵極25部分結(jié)構(gòu)，首先形成介電層25a與上表面211連接；接著形成堆疊層25b于介電層25a上，用以作為柵極25電性接點。
[0043]接下來請參閱圖2C，利用絕緣結(jié)構(gòu)23與堆疊層25b為屏蔽，將P型雜質(zhì)摻雜至半導體基板21中，以形成分別位于堆疊層25b兩側(cè)的二 P型輕摻雜漏極24，其中，可利用但不限于離子植入技術(shù)，將N型雜質(zhì)，以加速離子的形式，如本圖中虛線箭號24a所示意，植入半導體基板21中，以形成P型輕摻雜漏極24于P型井區(qū)22中。
[0044]再接著請參閱圖2D，于介電層25a與堆疊層25b外側(cè)，利用但不限于薄膜沉積技術(shù)，沉積形成間隔層25C，并以自我對準蝕刻技術(shù)形成柵極25。其中，柵極25形成于上表面211上，且部分P型井區(qū)22位于柵極25下方，且部分P型輕摻雜漏極24位于間隔層25c下方。
[0045]再接下來請參閱圖2E，利用絕緣結(jié)構(gòu)23與柵極25為屏蔽，或由微影技術(shù)定義范圍，將N型雜質(zhì)摻雜至基板21中，以形成位于基板21上表面211下柵極25下方的外部，分別與二 P型輕摻雜漏極24連接的N型源極26與N型漏極27，其中，N型源極26與N型漏極27分別位于柵極25 —側(cè)與另一側(cè)之外；其中，可利用但不限于離子植入技術(shù)，將N型雜質(zhì)，以加速離子的形式，如本圖中虛線箭號26a所示意，植入基板21中，以形成N型源極26與N型漏極27。
[0046]而當本實施例的靜電防護元件200整合于其它低壓元件制程、且該低壓元件亦具有P型輕摻雜漏極時，此時更可利用形成該低壓元件P型輕摻雜漏極的雜質(zhì)摻雜制程來完成靜電防護元件200的P型輕摻雜漏極24，而不需要另外新增光罩或制程步驟，以降低制造成本。
[0047]圖2F顯示圖2E中，橢圓虛線所標示的局部示意圖。在其中一種應用中，基板21、柵極25與源極26電連接至接地電位，漏極27電連接至接觸墊(未示出)。當漏極27接觸靜電的高電壓時，與現(xiàn)有技術(shù)不同，以本實施例為例，靜電的高電場形成于P型輕摻雜漏極24與N型漏極27之間。開始發(fā)生崩潰的位置，在接近上表面211的P型輕摻雜漏極24與N型漏極27之間，如圖中星型符號所示意。當電路的設計需要降低觸發(fā)電壓時，應用本發(fā)明，可利用P型基板21中其它元件的P型輕摻雜漏極制程，不需要額外增加制程步驟，且在現(xiàn)有元件的架構(gòu)下，大幅降低觸發(fā)電壓。這是因為在現(xiàn)有技術(shù)中，靜電防護元件發(fā)生崩潰，進而達于觸發(fā)點而引發(fā)釋放靜電程序的位置，在N型輕摻雜漏極與P型基板之間，而在本發(fā)明中，靜電防護元件發(fā)生崩潰，進而達于觸發(fā)點而引發(fā)釋放靜電程序的位置，在P型輕摻雜漏極與N型漏極之間。在現(xiàn)有技術(shù)中，發(fā)生崩潰的位置，其PN接面周圍的載濃度相對較低，因此其崩潰防護電壓較高；而在本發(fā)明中，發(fā)生崩潰的位置，其PN接面周圍的載濃度相對較高，因此其崩潰防護電壓較低。比較本實施例靜電防護元件200與現(xiàn)有技術(shù)靜電防護元件100，P型輕摻雜漏極24的P型雜質(zhì)濃度高于P型井區(qū)22的P型雜質(zhì)濃度，更高于現(xiàn)有技術(shù)中的P型半導體基板11的P型雜質(zhì)濃度；而N型漏極27的N型雜質(zhì)濃度高于現(xiàn)有技術(shù)P型井區(qū)22的P型雜質(zhì)濃度。
[0048]圖3A-3B分別顯示現(xiàn)有技術(shù)靜電防護元件300的濃度分布示意圖與電壓-電流特征曲線。如圖3A所示，靜電防護元件300中，間隔層35C下方為N型輕摻雜漏極34。圖3B模擬示出靜電防護元件300的電壓-電流特征曲線，其觸發(fā)點電壓約為13V。
[0049]圖4A-4B顯示本發(fā)明第二個實施例，分別顯示本實施例靜電防護元件400的濃度分布示意圖與電壓-電流特征曲線。如圖4A所示，靜電防護元件400中，間隔層45C下方為P型輕摻雜漏極44，其例如由一 P型輕摻雜漏極離子植入制程步驟以及一 N型輕摻雜漏極離子植入制程步驟所形成，其中P型輕摻雜漏極離子植入制程步驟系形成于相同基板中，一低壓元件中的P型輕摻雜漏極的相同制程步驟。圖4B模擬示出本實施例靜電防護元件400的電壓-電流特征曲線，其觸發(fā)點電壓約為IIV。
[0050]圖5A-5B顯示本發(fā)明第三個實施例，分別顯示本實施例靜電防護元件500的濃度分布示意圖與電壓-電流特征曲線。如圖5A所示，靜電防護元件500中，間隔層55C下方為P型輕摻雜漏極54，其例如由一 P型輕摻雜漏極離子植入制程步驟所形成，其中P型輕摻雜漏極離子植入制程步驟例如為形成于相同基板中，一低壓元件中的P型輕摻雜漏極的相同制程步驟。圖5B模擬示出本實施例靜電防護元件500的電壓-電流特征曲線，其觸發(fā)點電壓約為10V。
[0051]以上已針對較佳實施例來說明本發(fā)明，只是以上所述，僅為使本領(lǐng)域技術(shù)人員易于了解本發(fā)明的內(nèi)容，并非用來限定本發(fā)明的權(quán)利范圍。在本發(fā)明的相同精神下，本領(lǐng)域技術(shù)人員可以思及各種等效變化。例如，在不影響元件主要的特性下，可加入其它制程步驟或結(jié)構(gòu)，如深井區(qū)等；又如，微影技術(shù)并不限于光罩技術(shù)，亦可包含電子束微影技術(shù)；又如，P型輕摻雜漏極整合于其它元件制程時，不限于利用其它元件的P型輕摻雜漏極光罩與制程，當然也可以利用一專用于P型輕摻雜漏極的光罩與制程。本發(fā)明的范圍應涵蓋上述及其它所有等效變化。
【權(quán)利要求】
1.一種靜電防護元件，形成于一半導體基板中，該半導體基板具有一上表面，其特征在于，該靜電防護元件包含: 一 P型井區(qū)，形成于該上表面下； 一柵極，形成于該上表面上，且部分該P型井區(qū)位于該柵極下方； 一 N型源極，形成于該上表面下的該P型井區(qū)中，由俯視圖視之，該N型源極位于該柵極一側(cè)之外； 一 N型漏極，形成于該上表面下的該P型井區(qū)中，由俯視圖視之，該N型漏極位于該柵極另一側(cè)之外； 其中，該柵極將該N型源極與該N型漏極分開，該柵極包括: 一介電層，形成于該上表面上，與該上表面連接； 一堆疊層，形成于該介電層上，用以作為該柵極電性接點；以及 一間隔層，形成于該堆疊層的側(cè)壁外的該上表面上；以及 一第一 P型輕摻雜漏極，形成于該上表面下的該P型井區(qū)中，由俯視圖視之，部分該第一P型輕摻雜漏極位于該間隔層下方。
2.如權(quán)利要求1所述的靜電防護元件，其中，該第一P型輕摻雜漏極與一低壓元件中的一第二 P型輕摻雜漏極，利用相同制程步驟形成。
3.如權(quán)利要求1所述的靜電防護元件，其中，該柵極于正常操作時與一接地電位電性連接。
4.如權(quán)利要求1所述的靜電防護元件，其中，該第一P型輕摻雜漏極由一P型輕摻雜漏極離子植入制程步驟以及一 N型輕摻雜漏極離子植入制程步驟所形成，其中該P型輕摻雜漏極離子植入制程步驟為形成一低壓元件中的一第二 P型輕摻雜漏極的相同制程步驟。
5.如權(quán)利要求1所述的靜電防護元件，其中，該第一P型輕摻雜漏極的P型雜質(zhì)濃度高于該P型井區(qū)的P型雜質(zhì)濃度。
6.一種靜電防護元件制造方法，其特征在于，包含: 提供一半導體基板，且該半導體基板具有一上表面； 形成一 P型井區(qū)于該上表面下； 形成一柵極于該上表面上，且部分該P型井區(qū)位于該柵極下方； 形成一 N型源極于該上表面下的該P型井區(qū)中，由俯視圖視之，該N型源極位于該柵極一側(cè)之外； 形成一 N型漏極于該上表面下的該P型井區(qū)中，由俯視圖視之，該N型漏極位于該柵極另一側(cè)之外，該柵極將該N型源極與該N型漏極分開，該柵極包括: 一介電層，形成于該上表面上，與該上表面連接； 一堆疊層，形成于該介電層上，用以作為該柵極電性接點；以及 一間隔層，形成于該堆疊層的側(cè)壁外的該上表面上；以及 形成一第一P型輕摻雜漏極于該上表面下的該P型井區(qū)中，由俯視圖視之，部分該第一P型輕摻雜漏極位于該間隔層下方。
7.如權(quán)利要求6所述的靜電防護元件制造方法，其中，該第一P型輕摻雜漏極與一低壓元件中的一第二 P型輕摻雜漏極，利用相同制程步驟形成。
8.如權(quán)利要求6所述的靜電防護元件制造方法，其中，該柵極于正常操作時與一接地電位電性連接。
9.如權(quán)利要求6所述的靜電防護元件制造方法，其中，該第一P型輕摻雜漏極由一 P型輕摻雜漏極離子植入制程步驟以及一 N型輕摻雜漏極離子植入制程步驟所形成，其中該P型輕摻雜漏極離子植入制程步驟為形成一低壓元件中的一第二 P型輕摻雜漏極的相同制程步驟。
10.如權(quán)利要求6所述的靜電防護元件制造方法，其中，該第一P型輕摻雜漏極的P型雜質(zhì)濃度高于該P型井區(qū)的P型雜質(zhì)濃度。
【文檔編號】H01L21/82GK104347598SQ201310311517
【公開日】2015年2月11日 申請日期:2013年7月23日 優(yōu)先權(quán)日:2013年7月23日
【發(fā)明者】黃宗義, 廖文毅 申請人:立锜科技股份有限公司