感測(cè)晶體管單元嵌入的電流感測(cè)晶體管的制作方法
【專(zhuān)利摘要】本發(fā)明涉及感測(cè)晶體管單元嵌入的電流感測(cè)晶體管。一種晶體管單元的區(qū)域集成在半導(dǎo)體本體內(nèi)的半導(dǎo)體裝置。多個(gè)晶體管單元形成功率晶體管，并且所述晶體管單元中的至少一個(gè)形成感測(cè)晶體管。第一源電極設(shè)置在半導(dǎo)體本體上，電連接至所述感測(cè)晶體管的晶體管單元，而與所述功率晶體管的晶體管單元電隔離。第二源電極設(shè)置在半導(dǎo)體本體上，并覆蓋所述功率晶體管和所述感測(cè)晶體管兩者的晶體管單元，并且以第二源電極僅電連接至功率晶體管的晶體管單元而與感測(cè)晶體管的晶體管單元電隔離的方式至少部分地覆蓋第一源電極。
【專(zhuān)利說(shuō)明】感測(cè)晶體管單元嵌入的電流感測(cè)晶體管
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及使用所謂的感測(cè)晶體管的晶體管負(fù)載電流的電流感測(cè)領(lǐng)域。
【背景技術(shù)】
[0002]使用所謂的電流感測(cè)晶體管(或“感測(cè)FET”)的電流感測(cè)電路已經(jīng)廣泛用了多年。當(dāng)測(cè)量由多個(gè)晶體管單元(如在美國(guó)專(zhuān)利申請(qǐng)US2001/0020732A1中所示出的)組成的功率場(chǎng)效應(yīng)晶體管(功率FET)的負(fù)載電流時(shí)，這樣的電流感測(cè)技術(shù)尤其有用。這樣的功率場(chǎng)效應(yīng)晶體管具有用于構(gòu)成功率晶體管元件的所有晶體管單元的共用漏極區(qū)。共用漏極區(qū)由設(shè)置在晶片的背面上的一個(gè)漏電極連接，而源極區(qū)和各個(gè)源電極在晶片的正面上接觸并且并聯(lián)連接。一個(gè)晶體管單元(稱(chēng)為“感測(cè)單元”)的源電極可與承載負(fù)載電流的源電極單獨(dú)連接，以分接電流信號(hào)(稱(chēng)為“感測(cè)電流”)，該電流信號(hào)表示流過(guò)形成負(fù)載晶體管的多個(gè)晶體管單元的剩余晶體管單元的負(fù)載電流。當(dāng)然，一些晶體管單元可并聯(lián)連接，以形成感測(cè)晶體管。
[0003]在包括負(fù)載晶體管/感測(cè)晶體管對(duì)的電路設(shè)置中，感測(cè)晶體管的源電流(即，感測(cè)電流)與負(fù)載晶體管的源電流(即，負(fù)載電流)直接成比例，而比例系數(shù)源自負(fù)載晶體管的導(dǎo)電區(qū)域和感測(cè)晶體管的導(dǎo)電區(qū)域的比率，該比率(至少大約)等于形成負(fù)載晶體管的晶體管單元的數(shù)量和形成感測(cè)晶體管的晶體管單元的數(shù)量的比率。
[0004]僅當(dāng)這兩個(gè)晶體管(負(fù)載晶體管和感測(cè)晶體管)精確地在相同的操作點(diǎn)操作時(shí)，即，兩個(gè)晶體管被提供有相同的柵源極電壓并暴露于相同的漏源極電壓時(shí)，滿足上述比例條件。已知可應(yīng)用多個(gè)電路，以確保這兩個(gè)晶體管在相同的操作點(diǎn)進(jìn)行操作。僅舉個(gè)例子，對(duì)于共用漏極MOS技術(shù)，可使用運(yùn)算放大器，以設(shè)置感測(cè)晶體管的源電壓，從而與負(fù)載晶體管的源電壓匹配。由于共用漏電極，所以實(shí)現(xiàn)相等的漏源極電壓。此外，感測(cè)晶體管和負(fù)載晶體管兩者的柵電極被連接，以便為這兩個(gè)晶體管提供相同的柵源極電壓。
[0005]盡管適當(dāng)?shù)碾娐房梢允沟酶袦y(cè)晶體管和負(fù)載晶體管在相同的操作點(diǎn)進(jìn)行操作，然而這兩個(gè)晶體管之間的其他的不期望的副作用和相互作用可使在各個(gè)源電流之間的嚴(yán)格比例劣化。例如，在整個(gè)晶體管單元(或兩個(gè)晶體管)中確保均勻的漏極電流密度。不均勻的漏極電流可導(dǎo)致內(nèi)部橫向電流，從而使得感測(cè)晶體管的源電流和負(fù)載晶體管的源電流之間的嚴(yán)格比例關(guān)系失真。
[0006]鑒于以上情況，存在需要(至少部分地)解決或緩解使用已知的感測(cè)晶體管電路時(shí)出現(xiàn)的問(wèn)題的改善的電流感測(cè)電路配置。

【發(fā)明內(nèi)容】

[0007]公開(kāi)了一種半導(dǎo)體裝置，根據(jù)本發(fā)明的一個(gè)實(shí)例，該半導(dǎo)體裝置包括半導(dǎo)體本體以及集成在半導(dǎo)體本體內(nèi)的晶體管單元的區(qū)域。多個(gè)晶體管單元形成功率晶體管，并且晶體管單元中的至少一個(gè)形成感測(cè)晶體管。第一源電極設(shè)置在半導(dǎo)體本體上，電連接至感測(cè)晶體管的晶體管單元，而與功率晶體管的晶體管單元電隔離。第二源電極設(shè)置在半導(dǎo)體本體上，覆蓋功率晶體管和感測(cè)晶體管兩者的晶體管單元，并且以第二源電極僅電連接至功率晶體管的晶體管單元而與感測(cè)晶體管的晶體管單元電隔離的方式至少部分地覆蓋第一源電極。
【專(zhuān)利附圖】

【附圖說(shuō)明】
[0008]參照以下附圖和描述，可更好地理解本發(fā)明。附圖中的部件不必按比例繪出，而重點(diǎn)在于清晰地示出本發(fā)明的原理。此外，在圖中，相似的參考標(biāo)號(hào)表示相應(yīng)的部分。在圖中:
[0009]圖1 (a)為溝道晶體管的幾個(gè)晶體管單元的截面圖，其中，一些單元具有單獨(dú)的源電極，以形成感測(cè)晶體管；
[0010]圖1 (b)為負(fù)載晶體管/感測(cè)晶體管配置的頂視圖；
[0011]圖2為不出圖1的功率MOS晶體管和感測(cè)晶體管的電路圖；
[0012]圖3為示出對(duì)感測(cè)晶體管進(jìn)行操作以用于電流測(cè)量的一個(gè)示例性電路的電路圖；
[0013]圖4為溝道晶體管的幾個(gè)晶體管單元的截面圖，其中，形成功率晶體管的源電極的金屬化覆蓋包括形成感測(cè)晶體管的所有晶體管單元；
[0014]圖5為圖4的實(shí)例的頂視圖，其中，功率晶體管的源極金屬化是透明的，以示出感測(cè)晶體管的源極是如何連接的；
[0015]圖6為圖4的實(shí)例的截面圖,所述截面與圖4的截面垂直；
[0016]圖7為在圖5中所不的實(shí)例的一個(gè)可選方案；
[0017]圖8為與溝道垂直的圖5的實(shí)例的截面圖，在示圖(a)(其可稱(chēng)為圖8a)和(b)(其可稱(chēng)為圖Sb)中示出兩個(gè)可選的接觸實(shí)例；以及
[0018]圖9為示出根據(jù)圖4至圖6的實(shí)例形成的感測(cè)/負(fù)載晶體管對(duì)的一個(gè)示例性操作的電路圖。
【具體實(shí)施方式】
[0019]簡(jiǎn)化示出半導(dǎo)體芯片的內(nèi)部結(jié)構(gòu)的示圖，以專(zhuān)注于進(jìn)行進(jìn)一步討論所需要的元件。已經(jīng)省略了在使用不同的技術(shù)制造半導(dǎo)體芯片時(shí)可能不同的一些細(xì)節(jié)，以避免使說(shuō)明復(fù)雜化。
[0020]圖1(a)為(至少部分)示出了兩個(gè)場(chǎng)效應(yīng)晶體管(FET)元件的截面圖，其中，兩個(gè)場(chǎng)效應(yīng)晶體管具有共用漏電極但具有分離的源電極，即，功率晶體管T1的功率源電極(powersource electrode,電源電極)和感測(cè)晶體管T2的感測(cè)電極(同樣見(jiàn)圖2)。多個(gè)晶體管單元集成在半導(dǎo)體本體100內(nèi)。從這些晶體管單元中，至少一個(gè)晶體管單元101形成感測(cè)晶體管，并且多個(gè)晶體管單元102形成負(fù)載晶體管。設(shè)置在半導(dǎo)體本體100的頂面103 (B卩，半導(dǎo)體本體100的“正面”)上的(圖案化)金屬化層形成功率源電極41，該功率源電極由幾個(gè)晶體管單元共享并被電連接至功率晶體管的源極端S。金屬化層的另一部分形成感測(cè)電極41’，該感測(cè)電極與功率源電極41隔離并且形成感測(cè)晶體管的源電極。各晶體管單元由所謂的溝槽17限定，這些溝槽從半導(dǎo)體本體100的頂面103延伸進(jìn)入半導(dǎo)體本體100內(nèi)。柵電極15 (通常由多晶硅制成)設(shè)置在溝槽17內(nèi)并且通過(guò)通常為氧化層的隔離層16與周?chē)陌雽?dǎo)體本體100隔離。
[0021]半導(dǎo)體本體100包括源極區(qū)11、本體區(qū)12、漂移區(qū)13以及漏極區(qū)14。分離負(fù)載晶體管和感測(cè)晶體管的單元通常包括延伸至半導(dǎo)體本體的頂面103的本體區(qū)12’，而沒(méi)有嵌入的源極區(qū)?？筛鶕?jù)所使用的制造技術(shù)，使用摻雜材料的外延生長(zhǎng)、離子注入或擴(kuò)散，來(lái)形成源極區(qū)11、本體區(qū)12以及漂移區(qū)13。源極區(qū)11沿著半導(dǎo)體本體100的頂面103 (并且基本上與其平行地)延伸，并且由源電極41或41’直接接觸。漏極區(qū)14沿著半導(dǎo)體本體100的底面104 (即，芯片的“背面”)延伸，并且由設(shè)置在半導(dǎo)體本體100的底面104上的漏電極42直接接觸。在源極區(qū)11和漏極區(qū)14之間，本體區(qū)12以及漂移區(qū)13基本上平行于半導(dǎo)體100的頂面103和底面104延伸。
[0022]本體區(qū)12、12’相鄰于溝槽17設(shè)置。即，這些溝槽從半導(dǎo)體本體100的頂面103延伸進(jìn)入半導(dǎo)體本體100中，而使得溝槽底部達(dá)到對(duì)應(yīng)的漂移區(qū)13 (也稱(chēng)為“漂移區(qū)域”)。在有源晶體管內(nèi)，負(fù)載電流經(jīng)由對(duì)應(yīng)的本體區(qū)12和漂移區(qū)13從源極區(qū)11流入漏極區(qū)14內(nèi)，從而，在由于充電的柵電極15而導(dǎo)致的電場(chǎng)的影響下，電荷載流子的溝道18(僅示出了一個(gè)單個(gè)單元的)沿著溝槽17的側(cè)壁形成。
[0023]覆蓋溝槽17的隔離層33使設(shè)置在溝槽17內(nèi)的柵電極15與設(shè)置在半導(dǎo)體本體103的頂面上的源電極41或41’隔離。
[0024]柵電極15連接至柵極端(未示出)，例如，在溝槽17的一端。柵電極的連接是公知常識(shí)，因此本文中并未做進(jìn)一步的描述，這是因?yàn)檫@對(duì)于本討論并不重要。此外，應(yīng)注意的是，本文所示出和討論的實(shí)例為垂直晶體管裝置(即，溝道晶體管)。然而，本發(fā)明并不限于溝道晶體管并且容易地適用于沒(méi)有溝道柵極的垂直晶體管。在垂直晶體管為MOS晶體管的情況下，負(fù)載電流路徑(即，漏源極電流路徑)從半導(dǎo)體本體的頂面延伸至底面。
[0025]圖1 (b)為與圖1 (a)的截面對(duì)應(yīng)的頂視圖。由于感測(cè)晶體管的源電極41’(感測(cè)電極)和負(fù)載晶體管的源電極41 (功率源電極)必須彼此電隔離，所以形成功率源電極41的金屬化具有插槽形“開(kāi)口”，其中，感測(cè)電極41’設(shè)置在帶狀線的形狀內(nèi)。隔離區(qū)53(通常為氧化層)設(shè)置在這兩個(gè)源電極41或41’之間，以確保絕緣。
[0026]圖2在電路圖中示意性示出了圖1的晶體管元件101、102，據(jù)此，在圖2中，將晶體管元件101描述為n-MOS感測(cè)晶體管T2,并且將負(fù)載晶體管元件102描述為n_M0S負(fù)載晶體管！\。由于形成晶體管的晶體管單元共享一個(gè)共用漏電極(見(jiàn)圖1中的共用漏電極)，所以這兩個(gè)晶體管的漏極端需要并聯(lián)連接。
[0027]圖3示出了如圖2中所示的感測(cè)/負(fù)載晶體管對(duì)(感測(cè)晶體管、負(fù)載晶體管)的一個(gè)應(yīng)用。在圖3的實(shí)例中，在高端配置中，MOS晶體管T1J2為η溝道M0SFET。即，感測(cè)晶體管T2和負(fù)載晶體管T1的共用漏極端D (以及因此共用漏電極，見(jiàn)圖1中的參考標(biāo)號(hào)42)被連接至高端電源電位VB。使用P溝道MOS晶體管或低端配置的相似電路也是適用的。
[0028]在圖3的實(shí)例中，負(fù)載阻抗&連接在負(fù)載晶體管T1的源極端S和低端電源電位(也稱(chēng)為可以是地電位的參考電位)之間。負(fù)載晶體管T1控制經(jīng)由輸出端OUT提供至(例如，夕卜部)負(fù)載阻抗\的負(fù)載電流ip根據(jù)分別提供給負(fù)載晶體管T1和感測(cè)晶體管T2的柵極端G (以及因此提供給柵電極，見(jiàn)圖1中的參考標(biāo)號(hào)15)的柵極信號(hào)Se，進(jìn)行負(fù)載電流控制。
[0029]當(dāng)晶體管T1和T2在相同的操作點(diǎn)(也稱(chēng)為偏置點(diǎn)或靜態(tài)點(diǎn))進(jìn)行操作時(shí)，流過(guò)感測(cè)晶體管的漏源極路徑的測(cè)量電流is (也稱(chēng)為感測(cè)電流)與流過(guò)負(fù)載晶體管的漏源極路徑的負(fù)載電流k (大致)直接成比例。為了實(shí)現(xiàn)操作點(diǎn)相同，使用控制電路，該電路被配置為將感測(cè)晶體管T2的源極電壓調(diào)節(jié)為等于負(fù)載晶體管T1的源極電壓。在圖3中示出了一種合適的控制電路的一個(gè)實(shí)例。因此，控制電路包括運(yùn)算放大器OA1和另一個(gè)晶體管T3,以將感測(cè)晶體管T2的源極電位調(diào)節(jié)為與負(fù)載晶體管T1的源極電位匹配。然后，感測(cè)電流is和負(fù)載電流k之間的比率is/\由各晶體管的導(dǎo)電區(qū)域之間的比率或者基本上由各晶體管的有源晶體管單元的數(shù)量的比率比確定。
[0030]另一個(gè)晶體管T3的負(fù)載路徑(即，源漏極電流路徑)串聯(lián)連接至感測(cè)晶體管T2的負(fù)載路徑。因此，另一個(gè)晶體管T3的柵極與運(yùn)算放大器OA1的輸出耦接并且由該輸出驅(qū)動(dòng)，該運(yùn)算放大器的輸入分別連接至負(fù)載晶體管T1和感測(cè)晶體管T2的源極端S和S’。運(yùn)算放大器OA1被配置為驅(qū)動(dòng)另一個(gè)晶體管T3的柵極，從而使得在其輸入處的電位差接近于零，即，感測(cè)晶體管T1和源晶體管T2的源極電位相等。
[0031]此外，提供了一種測(cè)量電路。所述測(cè)量電路被配置為生成表示負(fù)載電流k的輸出信號(hào)。在一個(gè)非常簡(jiǎn)單的配置中，測(cè)量電路包括串聯(lián)連接至感測(cè)晶體管T2 (以及如果存在的話，串聯(lián)連接至另一個(gè)晶體管T3)的電阻器Rs，以在可用作輸出信號(hào)的電阻器Rs兩端產(chǎn)生壓降Vs=is.Rs。在本領(lǐng)域中，更復(fù)雜的控制和測(cè)量電路也是已知的，并且可根據(jù)實(shí)際應(yīng)用，容易地使用這樣的電路。
[0032]圖4為與圖1的示圖相似的感測(cè)/負(fù)載晶體管對(duì)的截面圖。圖4的實(shí)例與圖1的實(shí)例相同，其中，唯一的區(qū)別在于接觸感測(cè)晶體管101的源極區(qū)的方式。與在圖1的實(shí)例中不同，形成功率晶體管102的源電極41的金屬化層在覆蓋感測(cè)晶體管單元以及功率晶體管單元這兩個(gè)晶體管的晶體管單元的整個(gè)區(qū)域上延伸。感測(cè)晶體管的源極區(qū)經(jīng)由感測(cè)接觸電極41’連接至各源極端S’，所述接觸電極41’被引導(dǎo)在半導(dǎo)體本體100的頂面103和形成源電極41的金屬化層之間。氧化層52設(shè)置在感測(cè)接觸電極41’和功率源電極41之間，提供它們之間的電隔離。感測(cè)接觸電極41’可以用金屬(例如，鎢)或者多晶硅形成。因此，在感測(cè)晶體管的源極端S’和感測(cè)晶體管的實(shí)際源極區(qū)11之間的電連接被“轉(zhuǎn)移”到設(shè)置在形成功率和感測(cè)晶體管的晶體管單元的區(qū)域旁邊的區(qū)域。換言之，感測(cè)電流is被引導(dǎo)至形成功率晶體管和感測(cè)晶體管的晶體管單元的區(qū)域的外部的區(qū)域，從而改善了將感測(cè)單元嵌入整個(gè)感測(cè)/功率晶體管設(shè)置內(nèi)。由于感測(cè)晶體管和功率晶體管的源極區(qū)11的電位基本上相等，所以氧化層52的耐壓可較低。
[0033]圖5為圖4的實(shí)例的頂視圖，其中，形成功率晶體管的源電極的金屬化層是透明的以使得能夠看到下面。還省略了氧化層52，從而可看見(jiàn)形成感測(cè)觸點(diǎn)41’的層。該層可以由例如鎢、多晶硅、金屬等形成。在使用多晶硅形成感測(cè)觸點(diǎn)41’的情況下，該感測(cè)觸點(diǎn)可摻雜為具有與源極區(qū)11相同的類(lèi)型(例如，η+型)。感測(cè)觸點(diǎn)41’形成了感測(cè)晶體管的源電極并且使感測(cè)晶體管的各源極區(qū)11與感測(cè)晶體管的各感測(cè)端S’電耦接。圖5的示圖示出了功率晶體管和感測(cè)晶體管的僅僅一小部分，尤其是平行溝槽17和它們之間的對(duì)應(yīng)的源極區(qū)11。感測(cè)觸點(diǎn)41’可被分開(kāi)(分叉)，從而使得兩根單獨(dú)的線路在與半導(dǎo)體本體(即，硅源極區(qū)11)建立電連接的區(qū)域處有效地合并。通過(guò)這種方式，可進(jìn)行一種所謂的“四端測(cè)量”。在圖9中示出了相應(yīng)的電路，并且下面參照該圖進(jìn)一步描述該電路。然而，在兩端測(cè)量足夠時(shí)，單根(未交叉的)線路可足以用作感測(cè)觸點(diǎn)。
[0034]圖5示出了將感測(cè)觸點(diǎn)41’引導(dǎo)至位于晶體管單元的區(qū)域的外部的區(qū)域中一個(gè)實(shí)例，據(jù)此，感測(cè)觸點(diǎn)41’具有在與溝道垂直的橫向上延伸的“帶狀線”的形式。然而，在一個(gè)可選的實(shí)施方式中，感測(cè)觸點(diǎn)41’沿著溝槽或在溝槽的頂部上(在柵電極上方并與其平行，見(jiàn)圖7)被引導(dǎo)。后一個(gè)實(shí)例提供了甚至更少的空間要求以及對(duì)電流均勻性的更少的影響的優(yōu)點(diǎn)。感測(cè)單元(即，形成感測(cè)晶體管的晶體管單元)可嵌入在形成負(fù)載晶體管的晶體管單元的區(qū)域內(nèi)，而不“干擾”負(fù)載電流流動(dòng)。如果感測(cè)晶體管由多于一個(gè)感測(cè)單元組成，那么可接觸每個(gè)單元的源極區(qū)域(source zone),其中，一個(gè)感測(cè)觸點(diǎn)41’可用于與幾個(gè)單元接觸，或者可平行使用幾個(gè)感測(cè)觸點(diǎn)。在當(dāng)前的實(shí)例中，感測(cè)觸點(diǎn)41’實(shí)際上與硅的表面進(jìn)行物理接觸的區(qū)域表示為接觸區(qū)域P。下面參照?qǐng)D9進(jìn)一步描述實(shí)現(xiàn)這種接觸的實(shí)例。
[0035]圖6為沿著與溝道17平行的在圖5的頂視圖中標(biāo)記為A-A’的軸的圖4和圖5的示例性實(shí)施方式的另一個(gè)截面圖?？汕逦乜匆?jiàn)“埋入的”感測(cè)觸點(diǎn)41’，該感測(cè)觸點(diǎn)設(shè)置在形成功率晶體管的源電極41的金屬化層的頂面之下并且通過(guò)氧化層51和52與其電隔離。半導(dǎo)體本體100的另外的結(jié)構(gòu)與圖4的示圖對(duì)應(yīng)，圖4為沿著與軸A-A’垂直的軸的截面圖。在圖5和圖6中，接觸區(qū)域P表示感測(cè)觸點(diǎn)(即，感測(cè)晶體管的源電極)電連接至在半導(dǎo)體本體內(nèi)的各源極區(qū)11。如上所述，一個(gè)源極觸點(diǎn)可電連接至多于一個(gè)的相應(yīng)的感測(cè)單元(例如,如圖5中所示，接觸區(qū)域P和P’ )的多于一個(gè)的源極區(qū)11。在圖8a和圖8b中示出了不同源極觸點(diǎn)的其他實(shí)例。
[0036]圖7為在圖5中所示的實(shí)例的可選方案。在這個(gè)示例性實(shí)現(xiàn)方式中，感測(cè)觸點(diǎn)41’被引導(dǎo)為沿著溝槽或在溝槽的頂部上(在柵電極的上方并與其平行)，這提供了甚至更少的空間要求以及對(duì)電流均勻性的更少的影響的優(yōu)點(diǎn)。作為一個(gè)優(yōu)點(diǎn)，功率源金屬化(powersource metallization)和功率晶體管單元之間的接觸區(qū)域沒(méi)有受到橫向感測(cè)觸點(diǎn)線(如圖5中所示)的干擾。與圖5的實(shí)例相似，實(shí)際上在感測(cè)電極41和芯片表面之間建立電觸點(diǎn)的區(qū)域被表示為接觸區(qū)域P。此外，感測(cè)電極被分成兩個(gè)分支，一個(gè)分支(具有電阻Rk2)用于吸收感測(cè)電流，另一個(gè)分支(具有電阻Rki)用于分接源電位。如上所述，這兩個(gè)分支允許進(jìn)行一種四端測(cè)量，即，使用具有電阻Rki的第二分支，分接源電壓(幾乎無(wú)電流)，從而避免了由于感測(cè)電流而導(dǎo)致的在電阻Rk2兩端上的壓降?？稍跍喜?7的頂部上引導(dǎo)感測(cè)電極41’的這兩個(gè)分支，從而使源電極的空間要求最小化，并且進(jìn)一步使功率晶體管單元場(chǎng)內(nèi)引入的“干擾”最小化。在圖8a和圖Sb中示出了在感測(cè)晶體管單元和感測(cè)電極之間如何接觸的實(shí)例。
[0037]圖8a示出了所謂的“淺觸點(diǎn)”，而圖Sb示出了“凹槽觸點(diǎn)”。在下文中，描述了制造感測(cè)電極41’和功率源電極41的處理，其中，使用任何一般的半導(dǎo)體制造工藝，提供了包括功率晶體管和負(fù)載晶體管101和102 (也見(jiàn)圖1)的晶體管單元的半導(dǎo)體本體100。然后，在半導(dǎo)體本體100的頂面上形成氧化層51。
[0038]如果形成淺觸點(diǎn)(圖8a)，則在感測(cè)電極41’應(yīng)為半導(dǎo)體本體提供電接觸的接觸區(qū)域內(nèi)對(duì)氧化層51進(jìn)行開(kāi)口。隨后，在氧化層51的頂部上沉積多晶硅，以形成感測(cè)電極41’。僅在氧化物之前被開(kāi)口的區(qū)域與半導(dǎo)體本體100接觸。最后，沉積另一個(gè)氧化層52，以覆蓋感測(cè)電極41’，并且功率源電極41沉積在氧化層52的頂部上，以覆蓋感測(cè)晶體管單元和功率晶體管單元。在感測(cè)晶體管單元旁邊的區(qū)域內(nèi)，功率源電極41經(jīng)由氧化層內(nèi)的各個(gè)開(kāi)口與功率晶體管單元接觸。
[0039]如果形成凹槽觸點(diǎn)(圖8b)，則在感測(cè)電極41’和功率電極41應(yīng)為半導(dǎo)體本體提供電接觸的接觸區(qū)域內(nèi)對(duì)氧化層51進(jìn)行開(kāi)口。隨后，在一個(gè)蝕刻步驟中，在感測(cè)晶體管單元和功率晶體管單元內(nèi)的接觸區(qū)域P (見(jiàn)圖7)內(nèi)，蝕刻凹槽。為了與感測(cè)單元接觸，在蝕刻在感測(cè)單元內(nèi)的凹槽內(nèi)沉積多晶硅，從而與半導(dǎo)體本體建立電接觸，并且形成感測(cè)電極41’。最后，沉積另一個(gè)氧化層52，以覆蓋感測(cè)電極41’，并且電源電極41沉積在氧化層52的頂部上，以覆蓋感測(cè)晶體管單元和功率晶體管單元。在感測(cè)晶體管單元旁邊的區(qū)域內(nèi)，電源電極41經(jīng)由功率感測(cè)器單元(該單元還未填充有多晶娃)內(nèi)的相應(yīng)的凹槽與功率晶體管單元接觸。
[0040]感測(cè)電極41’以及功率電極41為半導(dǎo)體本體提供直接電接觸，無(wú)需形成穿過(guò)任何金屬化層的通孔。實(shí)現(xiàn)了最佳的感測(cè)單元的嵌入，而不會(huì)“干擾”流過(guò)功率晶體管單元的均勻的電流。
[0041]圖9為不出一種電路的電路圖，該電路可用于確保負(fù)載和感測(cè)晶體管TpT2的源電極的電位相等，以在負(fù)載電流k和感測(cè)電流is之間實(shí)現(xiàn)嚴(yán)格的比例。圖9的電路基本上與圖3的電路相同。然而，圖9包括在圖3的電路中已經(jīng)忽略的線路電阻Rk1、Rk2、Rk3、Rk4。電阻Rk4表示從功率晶體管T1的硅源區(qū)域11到外部源極端S的整個(gè)電流路徑的電阻。電阻Rk3表示從功率晶體管T1的硅源極區(qū)11到僅用于測(cè)量負(fù)載晶體管T1的源電位的第二外部源極端(未示出)的電流路徑的電阻。電阻Rk4承載整個(gè)負(fù)載電流L而由于與電阻Rk3耦接的控制或測(cè)量電路通常具有非常高的輸入阻抗，所以電阻Rk3基本上不承載任何電流。該情形與感測(cè)晶體管T2的情形相似。電阻Rk2表示從感測(cè)晶體管T2的硅源極區(qū)11到用于分接感測(cè)電流“的外部源極端S’的電流路徑的電阻。電阻Rki表示從感測(cè)晶體管T2的硅源極區(qū)11到用于分接感測(cè)晶體管的源極電位的另一個(gè)源極S’’端的電流路徑的電阻。電阻Rk2承載整個(gè)感測(cè)電流is，而電阻&1與電阻Rk3相似，基本上不承載任何電流。在圖5中也示出了電阻RkI和Rk2 (或其部分)。通過(guò)將指定的電阻RK1、RK3用于感測(cè)源電位，而不吸收任何電流，從而實(shí)現(xiàn)了四端電位測(cè)量，這就允許精確地測(cè)量源極電位差，避免了在觸點(diǎn)電路電阻Rk4和Rk2上的壓降H和RK2is的影響。
[0042]盡管已經(jīng)公開(kāi)了本發(fā)明的各種示例性實(shí)施方式，但是對(duì)于本領(lǐng)域的技術(shù)人員，在不背離本發(fā)明的精神和范圍的情況下，顯然可進(jìn)行各種變化和修改，這會(huì)實(shí)現(xiàn)本發(fā)明的一些優(yōu)點(diǎn)。對(duì)于本領(lǐng)域的技術(shù)人員，顯然可適當(dāng)?shù)靥鎿Q執(zhí)行相同功能的其他元件。應(yīng)提及的是，參照特定示圖說(shuō)明的特征可與其他示圖的特征相結(jié)合，甚至在未明確提及的特征方面。此外，本發(fā)明的方法可以使用適當(dāng)?shù)奶幚砥髦噶钜运熊浖?shí)施的方式，或者以利用硬件邏輯和軟件邏輯組合以獲得同樣結(jié)果的混合實(shí)施來(lái)實(shí)現(xiàn)。對(duì)本發(fā)明的概念的這樣的變形意在由所附權(quán)利要求所覆蓋。
【權(quán)利要求】
1.一種半導(dǎo)體裝置，包括: 半導(dǎo)體本體； 晶體管單元的區(qū)域，集成在所述半導(dǎo)體本體內(nèi)，多個(gè)所述晶體管單元形成功率晶體管，并且所述晶體管單元中的至少一個(gè)形成感測(cè)晶體管； 第一源電極，設(shè)置在所述半導(dǎo)體本體上，電連接至所述感測(cè)晶體管的晶體管單元，而與所述功率晶體管的晶體管單元電隔離；以及 第二源電極，設(shè)置在所述半導(dǎo)體本體上，覆蓋所述功率晶體管和所述感測(cè)晶體管兩者的晶體管單元，并以所述第二源電極僅電連接至所述功率晶體管的晶體管單元而與所述感測(cè)晶體管的晶體管單元電隔離的方式至少部分地覆蓋所述第一源電極。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其中，所述第二源電極提供了對(duì)形成所述功率晶體管的晶體管單元的直接電接觸，而不需要穿過(guò)其他電極層或金屬化層的通孔。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，進(jìn)一步包括絕緣層，設(shè)置在所述第一電極和所述第二電極之間，以使所述第一電極和第二電極電隔離。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其中，所述第一源電極具有帶狀線的形狀，所述帶狀線被引導(dǎo)至形成所述功率晶體管和所述感測(cè)晶體管的晶體管單元的區(qū)域旁邊的區(qū)域內(nèi)。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體裝置，其中，所述晶體管單元被柵電極劃分，并且其中，形成所述第一源電極的所述帶狀線被弓丨導(dǎo)為沿著所述柵電極或垂直于所述柵電極。
6.根據(jù)權(quán)利要求4所述 的半導(dǎo)體裝置，其中，所述晶體管單元被包括柵電極的溝槽劃分，并且其中，形成所述第一源電極的所述帶狀線被引導(dǎo)在所述溝槽的頂部上。
7.根據(jù)權(quán)利要求4所述的半導(dǎo)體裝置，其中，所述晶體管單元被包括柵電極的溝槽隔開(kāi)，并且其中，帶狀線形的第一電極沿著至少一個(gè)所述溝槽延伸。
8.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其中，所述第一源電極被分成第一部分和第二部分，以提供分別用于吸收源電流和分接源電位的單獨(dú)的觸點(diǎn)。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體裝置，其中，在形成所述感測(cè)晶體管和所述功率晶體管的晶體管單元的區(qū)域旁邊的位置處，所述第一源電極的所述第一部分和所述第二部分被連接至相應(yīng)的第一外部源極端和第二外部源極端。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體裝置，其中，所述第一源電極的所述第一部分和所述第二部分在電極被電連接至晶體管單元的源極區(qū)的接觸區(qū)域處結(jié)合。
11.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其中，所述第一源電極和所述第二源電極設(shè)置在所述半導(dǎo)體本體的頂面上，并且其中，所述半導(dǎo)體裝置進(jìn)一步包括用于源晶體管和所述感測(cè)晶體管的共用漏電極，所述共用漏電極設(shè)置在所述半導(dǎo)體本體的底面上。
12.根據(jù)權(quán)利要求11所述的半導(dǎo)體裝置，其中，所述半導(dǎo)體本體包括沿著所述底面延伸的漏極區(qū)、沿著所述頂面延伸的本體區(qū)、設(shè)置在所述漏極區(qū)和所述本體區(qū)之間的漂移區(qū)以及嵌入所述本體區(qū)內(nèi)的源極區(qū)，每個(gè)源極區(qū)與晶體管單元相關(guān)并且由所述第一源電極或由所述第二源電極接觸。
13.一種用于制造裝置的方法，所述方法包括: 提供半導(dǎo)體本體，所述半導(dǎo)體本體包括集成在其中的晶體管單元的區(qū)域，多個(gè)所述晶體管單元形成功率晶體管，并且所述晶體管單元中的至少一個(gè)形成感測(cè)晶體管；在所述半導(dǎo)體本體上形成第一源電極，從而使得所述第一源電極電連接至所述感測(cè)晶體管的晶體管單元，而與所述功率晶體管的晶體管單元電隔離；以及 在所述半導(dǎo)體本體上形成第二源電極，從而使得所述第二源電極覆蓋所述功率晶體管和所述感測(cè)晶體管兩者的晶體管單元，并且以所述第二源電極僅電連接至所述功率晶體管的晶體管單元而與所述感測(cè)晶體管的晶體管單元電隔離的方式至少部分地覆蓋所述第一源電極。
14.根據(jù)權(quán)利要求13所述的方法，其中，形成所述第一源電極包括: 在所述半導(dǎo)體本體上形成第一氧化層； 在要接觸所述感測(cè)晶體管的晶體管單元的位置處對(duì)所述第一氧化層選擇性地進(jìn)行開(kāi)Π ； 沉積第一電極材料；以及 圖案化所述第一源電極。
15.根據(jù)權(quán)利要求14所述的方法,其中,所述第一電極材料包括多晶娃或金屬。
16.根據(jù)權(quán)利要求14所述的方法，其中，形成所述第二源電極包括: 形成第二氧化層； 在要接觸形成所述功率晶體管的晶體管單元的位置處對(duì)所述第二氧化層進(jìn)行開(kāi)口 ；以及 沉積金屬作為第二電極材料，其中，所述第二氧化層提供所述第一源電極和所述第二源電極之間的隔離。
【文檔編號(hào)】H01L29/66GK103545349SQ201310293619
【公開(kāi)日】2014年1月29日 申請(qǐng)日期:2013年7月12日 優(yōu)先權(quán)日:2012年7月14日
【發(fā)明者】斯特芬·蒂倫, 安德烈亞斯·邁塞爾, 馬庫(kù)斯·曾德?tīng)? 申請(qǐng)人:英飛凌科技股份有限公司