本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，更具體地，涉及一種具有非對(duì)稱源極/漏極結(jié)構(gòu)的FinFET及其制造方法。

背景技術(shù)：
晶體管是現(xiàn)代集成電路的關(guān)鍵組件。為滿足逐漸更快速度的要求，晶體管的驅(qū)動(dòng)電流需要逐漸增大。由于晶體管的驅(qū)動(dòng)電流與晶體管的柵極寬度成比例，因此優(yōu)選具有更大寬度的晶體管。然而，柵極寬度的增加與減小半導(dǎo)體器件的尺寸的要求相沖突。因此開發(fā)出了鰭式場(chǎng)效應(yīng)晶體管（FinFET）。FinFET的引入具有在不占用更多片上面積的情況下增加驅(qū)動(dòng)電流的有利特點(diǎn)。然而，F(xiàn)inFET晶體管的小尺寸引起了在它們的制造和生產(chǎn)期間的各種問題。

技術(shù)實(shí)現(xiàn)要素：
為了解決現(xiàn)有技術(shù)中所存在的問題，根據(jù)本發(fā)明的一個(gè)方面，提供了一種半導(dǎo)體器件，包括：在襯底上方延伸的第一半導(dǎo)體鰭；位于所述第一半導(dǎo)體鰭上的第一源極區(qū)，所述第一源極區(qū)具有第一寬度；以及位于所述第一半導(dǎo)體鰭上的第一漏極區(qū)，所述第一漏極區(qū)具有不同于所述第一寬度的第二寬度。在可選實(shí)施例中，所述第一寬度大于所述第二寬度。在可選實(shí)施例中，所述第一寬度比所述第二寬度大大約1.2至大約5倍。在可選實(shí)施例中，所述半導(dǎo)體器件還包括：位于所述第一源極區(qū)上方并與所述第一源極區(qū)電連接的第一源極接觸部，所述第一源極接觸部具有第三寬度；以及，位于所述第一漏極區(qū)上方并與所述第一漏極區(qū)電連接的第一漏極接觸部，所述第一漏極接觸部具有不同于所述第三寬度的第四寬度。在可選實(shí)施例中，所述第三寬度比所述第四寬度大大約1.2至大約5倍。在可選實(shí)施例中，所述第一源極接觸部和所述第一漏極接觸部包括選自基本上由鋁、銅、鎢和它們的組合所組成的組中的材料。在可選實(shí)施例中，所述第一源極區(qū)和所述第一漏極區(qū)都包括外延層。在可選實(shí)施例中，所述半導(dǎo)體器件還包括位于所述第一半導(dǎo)體鰭上方的第一柵極，其中，所述第一柵極置于所述第一源極區(qū)和所述第二源極區(qū)之間。在可選實(shí)施例中，所述半導(dǎo)體器件還包括：在所述襯底上方延伸的第二半導(dǎo)體鰭，所述第二半導(dǎo)體鰭與所述第一半導(dǎo)體鰭平行；位于所述第二半導(dǎo)體鰭上的第二源極區(qū)，所述第二源極區(qū)具有所述第一寬度；位于所述第二半導(dǎo)體鰭上的第二漏極區(qū)，所述第二漏極區(qū)具有所述第二寬度；以及，位于所述第二半導(dǎo)體鰭上方的第二柵極，其中，所述第二柵極置于所述第二源極區(qū)和所述第二漏極區(qū)之間。在可選實(shí)施例中，所述半導(dǎo)體器件還包括：位于所述第二源極區(qū)上方并與所述第二源極區(qū)電連接的第二源極接觸部，所述第二源極接觸部具有第三寬度；以及，位于所述第二漏極區(qū)上方并與所述第二漏極區(qū)電連接的第二漏極接觸部，所述第二漏極接觸部具有大于所述第三寬度的第四寬度。根據(jù)本發(fā)明的另一方面，還提供了一種FinFET器件，包括：在襯底上方延伸的多個(gè)第一鰭；位于所述多個(gè)第一鰭上的第一源極區(qū)，所述第一源極區(qū)具有第一寬度；位于所述多個(gè)第一鰭上的第一漏極區(qū)，所述第一漏極區(qū)具有第二寬度；位于所述第一源極區(qū)上方并與所述第一源極區(qū)電連接的第一源極接觸部，所述第一源極接觸部具有第三寬度；以及位于所述第一漏極區(qū)上方并與所述第一漏極區(qū)電連接的第一漏極接觸部，所述第一漏極接觸部具有小于所述第三寬度的第四寬度。在可選實(shí)施例中，所述第三寬度比所述第四寬度大大約1.2至大約5倍。在可選實(shí)施例中，所述第一寬度比所述第二寬度大大約1.2至大約5倍。在可選實(shí)施例中，所述FinFET器件還包括：在所述襯底上方延伸的多個(gè)第二鰭，所述多個(gè)第二鰭與所述多個(gè)第一鰭平行；位于所述多個(gè)第二鰭上的第二源極區(qū)，所述第二源極區(qū)具有所述第一寬度；以及，位于所述多個(gè)第二鰭上的第二漏極區(qū)，所述第二漏極區(qū)具有所述第二寬度。在可選實(shí)施例中，所述FinFET器件還包括：位于所述第二源極區(qū)上方并與所述第二源極區(qū)電連接的第二源極接觸部，所述第二源極接觸部具有所述第三寬度；以及，位于所述第二漏極區(qū)上方并與所述第二漏極區(qū)電連接的第二漏極接觸部，所述第二漏極接觸部具有所述第四寬度。在可選實(shí)施例中，所述FinFET器件還包括：位于所述多個(gè)第一鰭上方的第一柵極，其中，所述第一柵極置于所述第一源極區(qū)和所述第一漏極區(qū)之間；以及，位于所述多個(gè)第二鰭上方的第二柵極，其中，所述第二柵極置于所述第二源極區(qū)和所述第二漏極區(qū)之間。在可選實(shí)施例中，所述FinFET器件還包括：位于所述多個(gè)第一鰭上方的第一柵極，其中，所述第一柵極置于所述第一源極區(qū)和所述第一漏極區(qū)之間；位于所述多個(gè)第一鰭上的第三源極區(qū)，所述第三源極區(qū)具有所述第一寬度；位于所述多個(gè)第一鰭上方的第三柵極，其中，所述第三柵極置于所述第一漏極區(qū)和所述第三源極區(qū)之間；位于所述多個(gè)第一鰭上的第三漏極區(qū)，所述第三漏極區(qū)具有所述第二寬度；位于所述多個(gè)第一鰭上方的第四柵極，其中，所述第四柵極置于所述第三源極區(qū)和所述第三漏極區(qū)之間；位于所述多個(gè)第一鰭上的第四源極區(qū)，所述第四源極區(qū)具有所述第一寬度；以及，位于所述多個(gè)第一鰭上方的第五柵極，其中，所述第五柵極置于所述第三漏極區(qū)和所述第四源極區(qū)之間。根據(jù)本發(fā)明的又一方面，還提供了一種用于形成FinFET器件的方法，所述方法包括：在襯底上方形成第一半導(dǎo)體鰭；在所述第一半導(dǎo)體鰭上形成第一源極區(qū)，所述第一源極區(qū)具有第一寬度；在所述第一半導(dǎo)體鰭上形成第一漏極區(qū)，所述第一漏極區(qū)具有小于所述第一寬度的第二寬度；以及在所述第一半導(dǎo)體鰭上方形成第一柵極，所述第一柵極橫向位于所述第一源極區(qū)和所述第一漏極區(qū)之間。在可選實(shí)施例中，形成所述第一源極區(qū)還包括在所述第一半導(dǎo)體鰭上外延生長(zhǎng)所述第一源極區(qū)，并且形成所述第一漏極區(qū)還包括在所述第一半導(dǎo)體鰭上外延成長(zhǎng)所述第一漏極區(qū)。在可選實(shí)施例中，所述方法還包括：形成位于所述第一源極區(qū)上方并與所述第一源極區(qū)電連接的第一源極接觸部，所述第一源極接觸部具有第三寬度；以及，形成位于所述第一漏極區(qū)上方并與所述第一漏極區(qū)電連接的第一漏極接觸部，所述第一漏極接觸部具有第四寬度，其中，所述第三寬度比所述第四寬度大大約1.2至大約5倍。附圖說明為更完整的理解本發(fā)明實(shí)施例及其優(yōu)點(diǎn)，現(xiàn)將結(jié)合附圖所進(jìn)行的以下描述作為參考，其中：圖1A和1B示出了根據(jù)實(shí)施例的FinFET器件的俯視圖和橫截面圖；圖2至圖6B以俯視圖和橫截面視圖示出了根據(jù)實(shí)施例的制造FinFET器件的多個(gè)階段；圖7以俯視圖示出了根據(jù)另一實(shí)施例的FinFET器件；以及圖8示出了根據(jù)實(shí)施例的用于制造FinFET器件的方法流程圖。具體實(shí)施方式現(xiàn)詳細(xì)說明隨附圖示出的實(shí)施例。只要可能，附圖和說明書中使用相同的附圖標(biāo)記以指代相同或相似的部分。在附圖中，為了清楚和簡(jiǎn)明的目的，可能增大形狀和厚度。說明書將特別指向形成根據(jù)本發(fā)明的方法和裝置部分的元件，或與根據(jù)本發(fā)明的方法和設(shè)備直接相配合的元件?？梢岳斫?，沒有特別示出或描述的元件可采用本領(lǐng)域技術(shù)人員熟知的多種形式。一旦知曉本公開內(nèi)容，對(duì)本領(lǐng)域技術(shù)人員來講，許多替代選擇和修改將變得明顯。本說明書中提及的“一個(gè)實(shí)施例”或“實(shí)施例”意味著所描述的與該實(shí)施例相關(guān)的特定的特征、結(jié)構(gòu)或特性被包括在至少一個(gè)實(shí)施例中。因此，整個(gè)說明書中多處出現(xiàn)的“在一個(gè)實(shí)施例中”或“在實(shí)施例中”并不必須都指代相同的實(shí)施例。此外，特定的特征、結(jié)構(gòu)或特性可以任何適合的方式相結(jié)合在一個(gè)或多個(gè)實(shí)施例中。優(yōu)選地，附圖并非按比例繪制，而是僅做示例的目的。將針對(duì)特殊環(huán)境描述實(shí)施例，也即具有非對(duì)稱源極/漏極結(jié)構(gòu)的FinFET及其制造方法。然而，為了速度增加和/或寄生電阻減小的目的，其他實(shí)施例也可應(yīng)用至其他的晶體管器件。圖1A和1B分別示出了在工藝的中間階段的FinFET器件100的俯視圖和橫截面圖。FinFET器件100包括在半導(dǎo)體襯底20上方延伸并被設(shè)置在介電層22中的多個(gè)半導(dǎo)體鰭24（參見圖3）。半導(dǎo)體器件100還包括半導(dǎo)體鰭上方的柵極38和柵極介電層37、半導(dǎo)體鰭24上的源極區(qū)40和漏極區(qū)42（參見圖1B）、源極接觸部50、漏極接觸部52、柵極接觸部56、以及結(jié)構(gòu)34。源極接觸部50和漏極接觸部52分別形成在源極區(qū)40和漏極區(qū)42上方，并且分別與源極區(qū)40和漏極區(qū)42電接觸。源極接觸部50和漏極接觸部52可將源極區(qū)40和漏極區(qū)42分別電連接至外部器件和/或后續(xù)形成的層。如圖1A和1B所示，源極區(qū)40比漏極區(qū)42寬，源極接觸部50比漏極接觸部52寬。由于具有比漏極區(qū)42和漏極接觸部52寬的源極區(qū)40和源極接觸部50，源極結(jié)構(gòu)（40和50）的寄生電阻可被減小，這可增加FinFET器件100的速度。圖2至圖6B示出了FinFET器件100的形成。如圖2所述，F(xiàn)inFET器件100可包括兩組28半導(dǎo)體鰭24。盡管示出每組28具有四個(gè)半導(dǎo)體鰭24，但這僅是示例性實(shí)施例，更多或更少的半導(dǎo)體鰭24也包括在本發(fā)明的范圍之內(nèi)。圖2示出了半導(dǎo)體襯底20上的半導(dǎo)體鰭24的圖案化。半導(dǎo)體襯底20可包括摻雜或不摻雜的塊狀硅、或絕緣體上硅（SOI）襯底的有源層。通常地，SOI襯底包括半導(dǎo)體材料層，半導(dǎo)體材料可以是諸如硅、鍺、硅鍺、SOI、絕緣體上硅鍺（SGOI）或它們的組合。可用的其他襯底包括多層襯底、梯度襯底，或混合取向襯底。半導(dǎo)體襯底20可包括有源器件（圖2中未示出）。本領(lǐng)域普通技術(shù)人員將知道，諸如晶體管、電容器、電阻器以及它們的組合等的廣泛的多種器件可被用于產(chǎn)生符合FinFET器件100的結(jié)構(gòu)和功能要求的設(shè)計(jì)。器件可使用任何適合的方法形成。半導(dǎo)體鰭24可電連接至有源器件和無(wú)源器件。圖中僅示出了半導(dǎo)體襯底20的一部分，因?yàn)檫@足夠充分描述示例性實(shí)施例。在實(shí)施例中，可通過圖案化半導(dǎo)體襯底20來形成半導(dǎo)體鰭24。可通過在半導(dǎo)體襯底20上沉積諸如光刻膠或硅氧化物的掩模材料來執(zhí)行圖案化工藝。然后將掩模材料圖案化并根據(jù)該圖案蝕刻半導(dǎo)體襯底20。所得到的結(jié)構(gòu)包括形成在半導(dǎo)體襯底20上的多個(gè)半導(dǎo)體鰭24。多個(gè)半導(dǎo)體鰭24中的每個(gè)具有與半導(dǎo)體襯底20的頂面大致垂直的側(cè)壁。在一些實(shí)施例中，半導(dǎo)體襯底20被蝕刻至特定深度，意味著半導(dǎo)體鰭24形成至特定高度，半導(dǎo)體鰭24可具有大約1nm至大約500nm的高度。在一個(gè)特定實(shí)施例中，半導(dǎo)體鰭24形成為具有大約110nm的高度。半導(dǎo)體鰭24可具有大約1nm至100nm的寬度。半導(dǎo)體鰭24可具有大約0.01nm至10nm的長(zhǎng)度。在可選實(shí)施例中，半導(dǎo)體鰭24可從半導(dǎo)體襯底20的頂面外延生長(zhǎng)，并且位于形成在半導(dǎo)體襯底頂上的圖案化層（例如，介電層）中的溝槽或開口內(nèi)。由于現(xiàn)有技術(shù)中上述工藝是已知的，因此在此不再贅述細(xì)節(jié)。半導(dǎo)體鰭24可由諸如硅、鍺、硅鍺等的半導(dǎo)體材料形成。在實(shí)施例中，半導(dǎo)體鰭24為硅。然后，可通過注入工藝來?yè)诫s半導(dǎo)體鰭24以將p型或n型雜質(zhì)引入到半導(dǎo)體鰭24中。圖3示出了半導(dǎo)體襯底20和半導(dǎo)體鰭24上的介電層22的形成。介電層22可均厚沉積在FinFET器件100上。介電層22由一種或多種適合的介電材料形成，諸如氧化硅、氮化硅、氮氧化硅、摻雜氟化物的硅酸鹽玻璃（FSG）、低k電介質(zhì)（諸如摻雜碳氧化物）、極低k電介質(zhì)（諸如摻雜多孔碳的二氧化硅）、聚合物（諸如聚酰亞胺）以及它們的組合等。介電層22可通過諸如化學(xué)汽相沉積（CVD）或旋涂玻璃工藝的工藝來沉積，然而也可利用任何可接受的工藝。圖4示出了制造工藝中的接下來的步驟，其中介電層被減薄以降低半導(dǎo)體鰭24的頂部水平。介電層22可以多種方式背面減薄。在一個(gè)實(shí)施例中，使用具有包括化學(xué)機(jī)械拋光（CMP）的第一步驟的多步驟工藝，在該步驟中介電層22進(jìn)行反應(yīng)并在之后使用研磨料研磨?？衫^續(xù)該工藝直到半導(dǎo)體襯底的頂部露出為止。將介電層22減薄至半導(dǎo)體鰭24的頂部之下的下一步驟可以多種方式來進(jìn)行。一個(gè)這樣的方法是通過稀釋氫氟酸（DHF）處理或汽相氫氟酸（VHF）處理一段適合的時(shí)間。在另一實(shí)施例中，可跳過CMP工藝步驟并可在不移去半導(dǎo)體鰭24的情況下選擇性地背面減薄介電層22?？赏ㄟ^上述DHF處理或VHF處理來進(jìn)行選擇性地減薄。圖5A和5B示出了在半導(dǎo)體鰭24上方形成柵極38，在半導(dǎo)體鰭24上形成源極區(qū)40和漏極區(qū)42，以及在半導(dǎo)體鰭24的端部形成結(jié)構(gòu)34。柵極38可包括柵極介電層37和柵極間隔件39。柵極介電層37可通過熱氧化、CVD、濺射或任何已知的、用于形成柵極電介質(zhì)領(lǐng)域的其他方法來形成。在其他實(shí)施例中，柵極介電層包括具有高介電常數(shù)（k值）的介電材料，例如大于3.9。材料可包括金屬氧化物，諸如Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu等的氧化物，或者它們的組合以及它們的多層。在實(shí)施例中，柵極介電層37是具有厚度在大約5埃至大約30埃的高k介電層。柵極電極層可形成于柵極介電層37上方。在實(shí)施例中，柵極電極層可為均勻或非均勻摻雜的摻雜多硅。在另一實(shí)施例中，柵極電極層可包括n型功函數(shù)金屬。n型功函數(shù)金屬可包括W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn、Zr等，或它們的組合。在另一實(shí)施例中，柵極電極層可包括p型功函數(shù)金屬。p型功函數(shù)金屬可包括TiN、WN、TaN、Ru等、或它們的組合。在實(shí)施例中，可形成具有厚度為大約20nm至大約60nm的柵極電極層。柵極電極層可通過CVD、濺射沉積或其他本領(lǐng)域已知或用來沉積傳導(dǎo)材料的方法來沉積。柵極電極層的頂面通常具有非平坦的頂面，并可在圖案化柵極電極層或蝕刻?hào)艠O之前被平坦化。在這點(diǎn)上，離子可被引入或可不被引入柵極電極層。例如，可通過離子注入技術(shù)來引入離子?？蓤D案化柵極電極層和柵極介電層37以形成柵極38。柵極圖案化工藝可通過在柵極電極層上方沉積諸如光刻膠或氧化硅的掩模材料（未示出）來實(shí)現(xiàn)。然后圖案化掩模材料并根據(jù)該圖案蝕刻?hào)艠O電極層。在實(shí)施例中，在半導(dǎo)體鰭24的每組28上的柵極38可電連接在一起以形成用于半導(dǎo)體鰭24的兩個(gè)組28的單個(gè)柵極38。結(jié)構(gòu)34可提供使源極區(qū)40和漏極區(qū)42的外延生長(zhǎng)被控制和/或限制的結(jié)構(gòu)。在實(shí)施例中，結(jié)構(gòu)34可為以與上述的柵極38類似的方式形成的偽柵極，然而也可利用任何適合的結(jié)構(gòu)。在形成柵極38和結(jié)構(gòu)34之后，可在半導(dǎo)體鰭24上形成源極區(qū)40和漏極區(qū)42。源極區(qū)40可形成為具有大約30nm至大約600nm的寬度W1。漏極區(qū)42可形成為具有大約20nm至大約400nm的寬度W2。在實(shí)施例中，源極區(qū)40可比漏極區(qū)42寬大約1.2至大約5倍?？赏ㄟ^實(shí)施注入工藝注入適合的摻雜劑來對(duì)源極區(qū)40和漏極區(qū)42進(jìn)行摻雜以在半導(dǎo)體鰭24中補(bǔ)充摻雜劑。在另一實(shí)施例中，可通過在半導(dǎo)體鰭24中形成凹槽（未示出）并在凹槽中外延生長(zhǎng)材料來形成源極區(qū)40和漏極區(qū)42。可通過上述的注入方法，或通過材料生長(zhǎng)的原位摻雜來對(duì)源極區(qū)40和漏極區(qū)42進(jìn)行摻雜。在實(shí)施例中，連續(xù)導(dǎo)電層可覆在每個(gè)源極區(qū)40中的四個(gè)半導(dǎo)體鰭24上方，以在半導(dǎo)體鰭24的每組28中形成單個(gè)源極區(qū)40。進(jìn)一步地，連續(xù)導(dǎo)電層可覆在每個(gè)漏極區(qū)42中的四個(gè)半導(dǎo)體鰭24的上方，以在半導(dǎo)體鰭24的每組28中形成單個(gè)漏極區(qū)42。在圖5A和5B示出的實(shí)施例中，F(xiàn)inFET28可構(gòu)建為PMOS或NMOS結(jié)構(gòu)。在PMOS結(jié)構(gòu)中，半導(dǎo)體鰭24可摻雜n型摻雜劑并且源極區(qū)40和漏極區(qū)42可摻雜p型摻雜劑。在NMOS結(jié)構(gòu)中，半導(dǎo)體鰭24可摻雜p型摻雜劑并且源極區(qū)40和漏極區(qū)42可摻雜n型摻雜劑。柵極間隔件39可形成在柵極38的相對(duì)側(cè)。典型地，通過在之前形成的結(jié)構(gòu)上均厚沉積間隔件層（未示出）來形成柵極間隔件39。間隔件層可包括SiN、氮氧化物、SiC、SiON、氧化物等，或它們的組合，并且可通過利用以形成這樣的層的方法來形成，諸如CVD、等離子體增強(qiáng)CVD、濺射以及其他本領(lǐng)域已知的方法。然后圖案化柵極間隔件39，優(yōu)選通過各向異性蝕刻從該結(jié)構(gòu)的水平表面移除間隔件層。在另一實(shí)施例中，源極區(qū)40和漏極區(qū)42包括輕摻雜區(qū)和重?fù)诫s區(qū)。在該實(shí)施例中，在形成柵極間隔件39之前，可輕摻雜源極區(qū)40和漏極區(qū)42。在形成柵極間隔件之后，然后可重?fù)诫s源極區(qū)40和漏極區(qū)42。這形成了輕摻雜區(qū)和重?fù)诫s區(qū)。輕摻雜區(qū)主要是在柵極間隔件的下面，而重?fù)诫s區(qū)在柵極間隔件的外部并且沿著半導(dǎo)體鰭24。圖6A和6B示出了在源極區(qū)40上方形成源極接觸部50，在漏極區(qū)42上方形成漏極接觸部52，在柵極38上方形成柵極接觸部56。源極接觸部50可將源極區(qū)40電連接至電源節(jié)點(diǎn)、接地節(jié)點(diǎn)、或有源和/或無(wú)源器件（未示出）。漏極接觸部52可將漏極區(qū)42電連接至有源和/或無(wú)源器件（未示出）。柵極接觸部56可將柵極38電連接至偏壓節(jié)點(diǎn)以控制FinFET器件100。源極接觸部50、漏極接觸部52，以及柵極接觸部56可設(shè)置在層間電介質(zhì)（ILD）54中。源極接觸部50可形成為具有大約15nm至大約600nm的寬度W3。漏極接觸部52可形成為具有大約10nm至大約400nm的寬度W4。在實(shí)施例中，源極接觸部50可比漏極接觸部52寬大約1.2至大約5倍。較寬的源極結(jié)構(gòu)（40和50）可減少寄生電阻，并因此提高FinFET器件100的性能。在形成ILD54之前，可在介電層22、源極區(qū)40、漏極區(qū)42、柵極38以及半導(dǎo)體鰭24的頂面上方形成蝕刻停止層（ESL）（未示出）。ESL可共形地沉積在半導(dǎo)體襯底20上的組件上方。在實(shí)施例中，ESL為氮化硅、氧化硅、碳化硅等，或它們的組合?？赏ㄟ^CVD、流動(dòng)CVD等或它們的組合來形成ESL。ILD54可形成在ESL上方。在實(shí)施例中，ILD54為氧化硅、氮化物等，或它們的組合。可通過CVD、高密度等離子體（HDP）等或它們的組合來形成ILD54。此外，在沉積ILD54之后，ILD54可被平坦化，例如通過使用CMP。在形成ILD54之后，可蝕刻開口以穿過ILD54和ESL至源極區(qū)40、漏極區(qū)42和柵極38。可使用可接受的光刻技術(shù)，諸如單或雙鑲嵌工藝來蝕刻開口。注意，可接受的光刻技術(shù)可使用第一蝕刻劑來蝕刻穿過ILD54并且可使用第二蝕刻劑來蝕刻穿過ESL。然后，源極接觸部50、漏極接觸部52，以及柵極接觸部56可形成在開口中。形成源極接觸部50、漏極接觸部52和柵極接觸部56可包括例如沉積諸如氮化鈦、氮化鉭、氮化鎢、釕等或它們的組合的阻擋層，然后在開口中沉積諸如鋁、銅、鎢等金屬或它們的組合的導(dǎo)電材料。沉積可通過例如CVD、ALD、物理汽相沉積（PVD）等或它們的組合。可通過例如CMP來去除多余的阻擋層材料和/或傳導(dǎo)材料。圖7示出FinFET器件200的另一實(shí)施例，其中半導(dǎo)體鰭24的每組28包括四個(gè)柵極38、三個(gè)源極區(qū)40、三個(gè)源極接觸部50、兩個(gè)漏極區(qū)42以及兩個(gè)漏極接觸部52。該結(jié)構(gòu)可允許利用四個(gè)單獨(dú)的晶體管，其中每個(gè)柵極38插入在源極區(qū)40和漏極區(qū)42之間。如上文所述，源極區(qū)40可形成為比漏極區(qū)42寬。在實(shí)施例中，源極區(qū)40可比漏極區(qū)42寬大約1.2至大約5倍。圖8示出根據(jù)實(shí)施例的用于制造FinFET器件的方法800的流程圖。雖然以下以動(dòng)作或事件來示出并描述方法800，但應(yīng)當(dāng)理解這些動(dòng)作或事件的所示出的順序并不限于特定實(shí)施例。例如，與此處所示出和/或描述的動(dòng)作或事件不同，一些動(dòng)作可按照不同的順序和/或與其它的動(dòng)作或事件同時(shí)發(fā)生。此外，并非所有示出的動(dòng)作對(duì)實(shí)施此處說明書的實(shí)施例的一個(gè)或多個(gè)方面是必須的。進(jìn)一步地，一個(gè)或多個(gè)此處描述的動(dòng)作可在一個(gè)或多個(gè)單獨(dú)的動(dòng)作和/或階段中實(shí)施。在步驟802，在襯底上方形成半導(dǎo)體鰭。步驟802在圖2中被示出。在步驟804，在半導(dǎo)體鰭上方形成介電層。步驟804在圖3中被示出。在步驟806，減薄介電層至在半導(dǎo)體鰭的頂部之下。步驟806在圖4中被示出。在步驟808，在半導(dǎo)體鰭上方形成柵極介電層。在步驟810，在半導(dǎo)體鰭上方形成柵極。在步驟812，在半導(dǎo)體鰭上形成源極區(qū)和漏極區(qū)。在步驟814，在柵極的相對(duì)側(cè)形成柵極間隔件。在圖5A和5B中示出步驟808、810、812和814。在步驟816中，在半導(dǎo)體鰭、源極區(qū)、漏極區(qū)和襯底上方形成ILD。在步驟818，在ILD中形成開口至源極區(qū)、漏極區(qū)和柵極。在步驟820，源極接觸部和漏極接觸部分別形成在開口中并且位于源極區(qū)和漏極區(qū)上方。在圖6A和6B中示出步驟816、818和820。通過形成比漏極區(qū)42寬的源極區(qū)40并形成比漏極接觸部52寬的源極接觸部50，可降低源極結(jié)構(gòu)（40和50）的寄生電阻，這可增加FinFET器件100的速度。實(shí)驗(yàn)表明相比于漏極結(jié)構(gòu)（42和52），源極結(jié)構(gòu)（40和50）對(duì)寄生電阻具有十倍以上的敏感度。因此，通過減少源極結(jié)構(gòu)（40和50）的寄生電阻，可提高FinFET器件的速度。一個(gè)實(shí)施例為半導(dǎo)體器件，該半導(dǎo)體器件包括在襯底上方延伸的第一半導(dǎo)體鰭、在第一半導(dǎo)體鰭上的第一源極區(qū)、以及在第一半導(dǎo)體鰭上的第一漏極區(qū)。第一源極區(qū)具有第一寬度并且第一漏極區(qū)具有第二寬度，并且第二寬度與第一寬度不同。另一實(shí)施例為FinFET器件，該FinFET器件包括在襯底上方延伸的多個(gè)第一鰭、在多個(gè)第一鰭上的第一源極區(qū)，以及在多個(gè)第一鰭上的第一漏極區(qū)，第一源極區(qū)具有第一寬度，第二漏極區(qū)具有第二寬度。FinFET器件還包括在第一源極區(qū)上方并且電連接至第一源極區(qū)的第一源極接觸部、以及在第一漏極區(qū)上方并且電連接第一漏極區(qū)的第一漏極接觸部，其中，第一源極接觸部具有第三寬度，第一漏極接觸部具有第四寬度，第四寬度小于第三寬度。又一實(shí)施例是一種用于形成FinFET器件的方法，該方法包括在襯底上方形成第一半導(dǎo)體鰭，在第一半導(dǎo)體鰭上形成第一源極區(qū)，在第一半導(dǎo)體鰭上形成第一漏極區(qū)，并且在第一半導(dǎo)體鰭上形成第一柵極，該第一柵極橫向位于第一源極區(qū)和第一漏極區(qū)之間。第一源極區(qū)具有第一寬度，第一漏極區(qū)具有第二寬度，第二寬度小于第一寬度。盡管已經(jīng)詳細(xì)地描述了本發(fā)明及其優(yōu)勢(shì)，但應(yīng)該理解，可以在不背離所附權(quán)利要求限定的本發(fā)明主旨和范圍的情況下，做各種不同的改變，替換和更改。而且，本申請(qǐng)的范圍并不僅限于本說明書中描述的工藝、機(jī)器、制造、材料組分、裝置、方法和步驟的特定實(shí)施例。作為本領(lǐng)域普通技術(shù)人員應(yīng)理解，通過本發(fā)明，現(xiàn)有的或今后開發(fā)的用于執(zhí)行與根據(jù)本發(fā)明所采用的所述相應(yīng)實(shí)施例基本相同的功能或獲得基本相同結(jié)果的工藝、機(jī)器、制造，材料組分、裝置、方法或步驟根據(jù)本發(fā)明可以被使用。因此，所附權(quán)利要求應(yīng)該將這樣的工藝、機(jī)器、制造、材料組分、裝置、方法或步驟包括在范圍內(nèi)。