高電壓晶體管結(jié)構(gòu)及其方法
【專利摘要】本發(fā)明提供了一種高電壓晶體管結(jié)構(gòu)及其方法。其中，一種高電壓晶體管結(jié)構(gòu)包括形成在襯底的第一阱中的第一雙擴散區(qū)和第二雙擴散區(qū)，其中第一雙擴散區(qū)和第二雙擴散區(qū)具有與襯底相同的導電性，形成在第一雙擴散區(qū)中的第一漏極/源極區(qū)，形成在第一阱上方的第一柵電極，和形成在第二雙擴散區(qū)中的第二漏極/源極區(qū)。高電壓晶體管結(jié)構(gòu)進一步包括形成在第一柵電極的第一側(cè)上的第一間隔件，其中第一間隔件位于第一漏極/源極區(qū)和第一柵電極之間，形成在第一柵電極的第二側(cè)上的第二間隔件，以及形成在第二漏極/源極區(qū)和第二間隔件之間的第一氧化物保護層。
【專利說明】高電壓晶體管結(jié)構(gòu)及其方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導體領(lǐng)域，更具體地，本發(fā)明涉及一種高電壓晶體管結(jié)構(gòu)及其方法?！颈尘凹夹g(shù)】
[0002]由于各種電子部件(例如，晶體管、二極管、電阻器、電容器等)的集成密度的改進，半導體工業(yè)經(jīng)歷了快速增長。大多數(shù)情況下，集成密度上的這種改進是由于半導體工藝節(jié)點的縮小(例如將工藝節(jié)點縮小至20nm以下)。隨著半導體器件按比例縮小，需要新的技術(shù)來維持從一代到下一代的電子部件的性能。
[0003]隨著半導體技術(shù)的發(fā)展，金屬氧化物半導體(MOS)晶體管廣泛地應用在如今的集成電路中。MOS晶體管是電壓控制型器件。當施加控制電壓到MOS晶體管的柵極并且控制電壓大于MOS晶體管的閾值時，在MOS晶體管的漏極和源極之間建立導電溝道。因此，電流流經(jīng)MOS晶體管的漏極和源極之間。另一方面，當控制電壓小于MOS晶體管的閾值時，相應地關(guān)閉MOS晶體管。
[0004]MOS晶體管可以包括兩種主要類別。一種是η溝道MOS晶體管，另一種是P溝道MOS晶體管。根據(jù)結(jié)構(gòu)差異，MOS晶體管可以被進一步分成三個子類，平面MOS晶體管、橫向雙擴散MOS晶體管和垂直雙擴散MOS晶體管。
[0005]隨著半導體技術(shù)的進一步改進，出現(xiàn)了新的功率MOS器件以進一步改善關(guān)鍵性能特性，諸如額定電壓、功率處理能力和可靠性。新的功率MOS器件可以包括橫向擴散MOS(LDMOS)晶體管、雙擴散MOS (DMOS)晶體管、延伸的漏極MOS (EDMOS)晶體管、雙擴散漏極MOS (DDDMOS)晶體管等。

【發(fā)明內(nèi)容】

[0006]為了解決現(xiàn)有技術(shù)中所存在的問題，根據(jù)本發(fā)明的一個方面，提供了一種半導體器件，包括:襯底，具有第一導電性；第一阱，形成在所述襯底中，所述第一阱具有第二導電性；第一雙擴散區(qū)，形成在所述第一阱中，所述第一雙擴散區(qū)具有所述第一導電性;第二雙擴散區(qū)，形成在所述第一阱中，所述第二雙擴散區(qū)具有所述第一導電性；第一漏極/源極區(qū)，形成在所述第一雙擴散區(qū)中，所述第一漏極/源極區(qū)具有所述第一導電性；第一柵電極，形成在所述第一阱上方；第一間隔件，形成在所述第一柵電極的第一側(cè)上，所述第一間隔件位于所述第一漏極/源極區(qū)和所述第一柵電極之間；第二間隔件，形成在所述第一柵電極的第二側(cè)上；第二漏極/源極區(qū)，形成在所述第二雙擴散區(qū)中；以及第一保護介電層，形成在所述第二漏極/源極區(qū)和所述第二間隔件之間。
[0007]在所述半導體器件中，所述第一漏極/源極區(qū)是源極；并且所述第二漏極/源極區(qū)是漏極。
[0008]在所述半導體器件中，所述第一保護介電層是氧化物層。
[0009]在所述半導體器件中，所述第一雙擴散區(qū)和所述第二雙擴散區(qū)的離子注入深度在約0.2μηι至約4 μ m的范圍。[0010]在所述半導體器件中，所述第一雙擴散區(qū)和所述第二雙擴散區(qū)的摻雜濃度在約I X IO1Vcm3 至約 IXlO1Vcm3 的范圍。
[0011]在所述半導體器件中，所述第一阱的摻雜濃度在約I X IO1Vcm3至約I X 1018/cm3的范圍內(nèi)，并且所述第一阱的離子注入深度在約2 μ m至約5 μ m的范圍內(nèi)。
[0012]在所述半導體器件中，所述第一漏極/源極區(qū)和所述第二漏極/源極區(qū)的摻雜濃度在約I X IO1Vcm3至約I X IO2Vcm3的范圍內(nèi)，并且所述第一漏極/源極區(qū)和所述第二漏極/源極區(qū)的離子注入深度在約0.02 μ m至約0.2μπι的范圍內(nèi)。
[0013]在所述半導體器件中，進一步包括:第三雙擴散區(qū)，形成在所述第一阱中，所述第三雙擴散區(qū)具有第一導電性；第三漏極/源極區(qū)，形成在所述第三雙擴散區(qū)中，所述第三漏極/源極區(qū)具有所述第一導電性；第二柵電極，形成在所述第一阱上方；第三間隔件，形成在所述第二柵電極的第一側(cè)上；第二保護介電層，形成在所述第二漏極/源極區(qū)和所述第三間隔件之間；以及第四間隔件，形成在所述第二柵電極的第二側(cè)上，所述第四間隔件位于所述第三漏極/源極區(qū)和所述第二柵電極之間。
[0014]在所述半導體器件中，所述第三漏極/源極區(qū)是源極。
[0015]根據(jù)本發(fā)明的另一方面，提供了一種器件，包括:第一晶體管，包括:第一源極，形成在第一雙擴散區(qū)中，所述第一雙擴散區(qū)在襯底上方形成在第一阱中；共用漏極，形成在第二雙擴散區(qū)中，所述第二雙擴散區(qū)形成在所述第一阱中；和第一柵極結(jié)構(gòu)，包括形成在所述第一源極和所述共用漏極之間的第一柵電極、形成在所述第一源極和所述第一柵電極之間的第一間隔件和位于所述第一間隔件的相對側(cè)上的第二間隔件，其中在所述第二間隔件和所述共用漏極之間形成第一氧化物層；以及第二晶體管，包括:第二源極，形成在第三雙擴散區(qū)中，所述第三雙擴散區(qū)形成在所述第一阱中；所述共用漏極；和第二柵極結(jié)構(gòu)，包括形成在所述第二源極和所述共用漏極之間的第二柵電極、形成在所述第二源極和所述第二柵電極之間的第三間隔件和位于所述第三間隔件的相對側(cè)上的第四間隔件，其中在所述第四間隔件和所述共用漏極之間形成第二氧化物層。
[0016]在所述器件中，所述第一阱是高電壓η型阱。
[0017]在所述器件中，所述襯底是P型襯底。
[0018]在所述器件中，所述第一雙擴散區(qū)、所述第二雙擴散區(qū)和所述第三雙擴散區(qū)是P型區(qū)。
[0019]在所述器件中，進一步包括:第一阱接觸區(qū)，形成在所述第一阱中，所述第一阱接觸區(qū)和所述第一源極被第一隔離區(qū)隔開；以及第二阱接觸區(qū)，形成在所述第一阱中，所述第二阱接觸區(qū)和所述第二源極被第二隔離區(qū)隔開。
[0020]在所述器件中，所述第一雙擴散區(qū)、所述第二雙擴散區(qū)和所述第三雙擴散區(qū)具有相同的離子注入深度。
[0021]根據(jù)本發(fā)明的又一方面，提供了一種方法，包括:提供具有第一導電類型的襯底；將離子注入到所述襯底中，以形成具有第二導電類型的第一阱區(qū)；將離子注入到所述第一阱區(qū)中，以形成具有所述第一導電類型的第一雙擴散區(qū)和具有所述第一導電類型的第二雙擴散區(qū)；在所述第一阱區(qū)上方形成第一柵極，其中所述第一柵極位于所述第一雙擴散區(qū)和所述第二雙擴散區(qū)之間；在所述第一柵極的第一側(cè)上形成第一間隔件并且在所述第一柵極的第二側(cè)上形成第二間隔件；形成具有所述第一導電類型的第一漏極/源極區(qū)，其中所述第一間隔件位于所述第一漏極/源極區(qū)和所述第一柵極之間，并且形成具有所述第一導電類型的第二漏極/源極區(qū)；以及在所述第二間隔件和所述第二漏極/源極區(qū)之間沉積第一
氧化物層。
[0022]在所述方法中，進一步包括:以約0.2 μ m至約4 μ m的范圍內(nèi)的注入深度來注入離子，以形成所述第一雙擴散區(qū)和所述第二雙擴散區(qū)。
[0023]在所述方法中，進一步包括:將離子注入到所述第一阱區(qū)中，以形成具有所述第一導電類型的第三雙擴散區(qū)，其中所述第二雙擴散區(qū)位于所述第一雙擴散區(qū)和所述第三雙擴散區(qū)之間。
[0024]在所述方法中，進一步包括:在所述第一阱區(qū)上方形成第二柵極，其中所述第二柵極位于所述第三雙擴散區(qū)和所述第二雙擴散區(qū)之間；在所述第二柵極的第一側(cè)上形成第三間隔件；在所述第二柵極的第二側(cè)上形成第四間隔件；形成具有所述第一導電類型的第三漏極/源極區(qū)，其中所述第四間隔件位于所述第三漏極/源極區(qū)和所述第二柵極之間；以及在所述第三間隔件和所述第二漏極/源極區(qū)之間沉積第二氧化物層。
[0025]在所述方法中，進一步包括:在所述第一阱上方沉積第一柵極介電層；以及在所述第一柵極介電層上方沉積第一柵電極層，其中所述第一柵極介電層和所述第一柵電極層形成所述第一柵極。
【專利附圖】

【附圖說明】
[0026]為了更充分地理解本發(fā)明和優(yōu)點，現(xiàn)將結(jié)合附圖所作的以下描述作為參考，其中:
[0027]圖1示出根據(jù)本發(fā)明的各種實施例非對稱P型DMOS晶體管的簡化了的截面圖；
[0028]圖2-15示出根據(jù)本發(fā)明的各種實施例制造圖1示出的非對稱P型DMOS晶體管的中間步驟的截面圖；
[0029]圖16示出根據(jù)本發(fā)明的各種實施例另一非對稱P型DMOS晶體管的簡化了的截面圖；
[0030]圖17示出根據(jù)本發(fā)明的各種實施例單獨的非對稱P型DMOS晶體管的簡化了的截面圖；
[0031]圖18示出根據(jù)本發(fā)明的各種實施例另一單獨的非對稱P型DMOS晶體管的簡化了的截面圖；
[0032]圖19示出根據(jù)本發(fā)明的各種實施例又一單獨的非對稱P型DMOS晶體管的簡化了的截面圖；
[0033]圖20示出根據(jù)本發(fā)明的各種實施例又一單獨的非對稱P型DMOS晶體管的簡化了的截面圖；
[0034]圖21-23示出根據(jù)本發(fā)明的各種實施例制造非對稱η型DMOS晶體管的中間步驟的截面圖；
圖24示出根據(jù)本發(fā)明的各種實施例在襯底中形成多個隔離區(qū)之后襯底的截面圖；
圖25示出根據(jù)本發(fā)明的各種實施例在將離子注入工藝應用到襯底之后圖24示出的半導體器件的截面圖；
圖26示出根據(jù)本發(fā)明的各種實施例將另一離子注入工藝應用到外延層之后圖25示出的半導體器件的截面圖；
圖27示出根據(jù)本發(fā)明的各種實施例將另一離子注入工藝應用到HVPW區(qū)之后圖26示出的半導體器件的截面圖；
圖28-圖33示出根據(jù)本發(fā)明的各種實施例形成PW區(qū)、柵極介電層、柵電極、間隔件、漏極/源極區(qū)和保護介電層的制造步驟；
[0035]圖34示出根據(jù)本發(fā)明的各種實施例另一非對稱η型DMOS晶體管的簡化了的截面圖；
[0036]圖35不出根據(jù)本發(fā)明的各種實施例又一非對稱η型DMOS晶體管的簡化了的截面圖；以及
[0037]圖36示出根據(jù)本發(fā)明的各種實施例又一非對稱η型DMOS晶體管的簡化了的截面圖。
[0038]除非另有指明，不同附圖中相同的編號和符號通常指相同的部件。附圖的繪制是為了清晰地示出各種實施例的相關(guān)方面并且附圖不必按比例繪制。
【具體實施方式】
[0039]以下詳細論述實施例的制造和使用。然而，應該理解，實施例提供了許多可以在各種具體環(huán)境中實現(xiàn)的可應用的發(fā)明構(gòu)思。所論述的具體實施例僅僅是制造和使用實施例的示例性具體方式，而不用于限制實施例的范圍。
[0040]將就具體語境中的實施例來描述本發(fā)明，一種非對稱P型雙擴散金屬氧化物半導體(DMOS)晶體管。然而，本發(fā)明的實施例還可以應用到各種高電壓MOS晶體管。下文中，參考附圖將詳細說明各種實施例。
[0041]圖1不出根據(jù)本發(fā)明的各種實施例一種非對稱P型DMOS晶體管的簡化截面圖。非對稱P型DMOS晶體管100包括共用共同漏極409的兩個ρ型DMOS晶體管。第一 P型DMOS晶體管101包括第一柵極407和它的接觸件507、漏極409和它的接觸件509、第一源極405和它的接觸件505。
[0042]如圖1所示，在第一柵極407的一側(cè)上形成第一間隔件301。在第一柵極407的相對側(cè)上形成第二間隔件303。第一源極405和第一柵極407被第一間隔件301隔開。漏極409和第一柵極407被第二間隔件303隔開，并且在第二間隔件303和漏極409之間形成第一氧化物層412。在一些實施例中，第一氧化物層412是保護介電層。如圖1所示，使用第一氧化物層412來覆蓋第一柵極407的頂面的一部分和第二 PDD區(qū)304的頂面的一部分，從而防止在第一柵極407處形成硅化物。
[0043]第二 ρ型DMOS晶體管103包括第二柵極408和它的接觸件508、漏極409和它的接觸件509、第二源極406和它的接觸件506。第二 ρ型DMOS晶體管103與第一 ρ型DMOS晶體管101結(jié)構(gòu)相同，因此本文不再詳細論述以避免重復。
[0044]在ρ型雙擴散(PDD)區(qū)中形成以上所描述的漏極和源極區(qū)405、406和409。具體而言，在第一 PDD區(qū)302中形成第一源極405。在第二 PDD區(qū)304中形成漏極409。在第三PDD區(qū)306中形成第二源極406。在高電壓η型阱(HVNW)區(qū)202中形成I3DD區(qū)302、304、306。在襯底102中形成HVNW區(qū)202。
[0045]根據(jù)一些實施例，第一 I3DD區(qū)302和第三TOD區(qū)306可以用作輕摻雜擴散(LDD)區(qū)。第一 PDD區(qū)302和第三PDD區(qū)306形成在柵極/源極邊緣附近并且有助于減弱電場從而使得MOS晶體管能夠處理高電壓。第二 TOD區(qū)304可以起擴散區(qū)的作用。
[0046]圖1示出的TOD區(qū)的一個有利特點是通過使用PDD區(qū)302和306來替代傳統(tǒng)的LDD區(qū)，從而節(jié)省了用于制造LDD區(qū)的額外的掩模。因此，降低了成本并且改善了圖1示出的非對稱P型DMOS晶體管100的可靠性。
[0047]非對稱ρ型DMOS晶體管100可以進一步包括第一 ρ型阱(PW)區(qū)204和第二 PW區(qū)206。在襯底102上方形成PW區(qū)204和206。圖1進一步示出具有ρ型摻雜物的第一襯底接觸區(qū)401和連接至第一 PW區(qū)204的第一襯底接觸區(qū)401的端部501，以及具有ρ型摻雜物的第二襯底接觸區(qū)402和它的端部502。襯底接觸區(qū)可以進一步連接至地面從而可以避免襯底效應。而且，非對稱P型DMOS晶體管100可以進一步包括具有η型摻雜物的第一阱接觸區(qū)403和它的端部503，以及具有η型摻雜物的第二阱接觸區(qū)404和它的端部504。兩個阱接觸區(qū)都連接至HVNW202。應該注意，端部503和504通常被認為是非對稱ρ型DMOS晶體管100的塊狀接觸件。
[0048]如圖1所示，在PDD區(qū)中形成非對稱P型DMOS晶體管100的漏極和源極區(qū)。PDD區(qū)302、304和306具有相同的離子注入深度。PDD區(qū)的離子注入深度被限定為Hl (如圖1所示)。根據(jù)一些實施例，Hl是在約0.2μπι至約4μπι的范圍。
[0049]本領(lǐng)域技術(shù)人員將認識到，圖1示出理想的輪廓。在后續(xù)的制造工藝之后可以改變TOD區(qū)的尺寸。圖1示出的Hl用于示出各種實施例的發(fā)明方面。本發(fā)明不限于TOD區(qū)的任何具體的尺寸。
[0050]非對稱ρ型DMOS晶體管100可以進一步包括位于漏極、源極和柵極區(qū)上方的多個硅化物區(qū)。以下參考圖2-圖15來描述上述結(jié)構(gòu)的詳細的制造工藝。
[0051]圖2-圖15示出根據(jù)本發(fā)明的各種實施例制造圖1示出的非對稱P型DMOS晶體管的中間步驟的截面圖。
[0052]圖2示出根據(jù)本發(fā)明的各種實施例襯底的截面圖。襯底102是由硅形成，但是還可以由其他III族、IV族和/或V族元素形成，諸如硅、鍺、鎵、砷和它們的組合。
[0053]如同本領(lǐng)域技術(shù)人員所知，注入步驟中摻雜原子的使用可以形成具有特定導電類型的襯底102。根據(jù)不同的應用，襯底102可以是η型或ρ型。在一些實施例中，襯底102是P型襯底?？梢詫⒅T如硼、鎵和/或銦等合適的P型摻雜物注入到襯底102中?？蛇x地，襯底102是η型襯底。可以將磷和/或砷等合適的η型摻雜物注入到襯底102中。在圖2-15所示的實施例中，襯底102是ρ型襯底。
[0054]圖3示出根據(jù)本發(fā)明的各種實施例在襯底中形成多個隔離區(qū)之后圖2示出的襯底的截面圖。隔離區(qū)312可以是淺溝槽隔離(STI)區(qū)，如本領(lǐng)域技術(shù)人員可知，可以通過蝕刻襯底102以形成溝槽和用介電材料填充溝槽來形成隔離區(qū)。例如，可以用諸如氧化物材料和/或高密度等離子體(HDP)氧化物等介電材料來填充隔離區(qū)312。使用諸如化學汽相沉積(CVD)等合適的半導體沉積技術(shù)來形成介電材料。
[0055]諸如化學機械拋光(CMP)工藝的平坦化工藝可以應用到襯底102的頂面，從而可以去除多余的介電材料。在CMP工藝中，蝕刻材料和磨損材料的組合接觸襯底102的頂面，并且研磨焊盤(未示出)用于磨掉形成在襯底102上的多余的介電材料直至暴露襯底102的頂面。[0056]圖4示出根據(jù)本發(fā)明的各種實施例在將離子注入工藝應用到襯底之后圖3示出的半導體器件的截面圖。通過諸如離子注入工藝的合適的半導體摻雜技術(shù)來形成高電壓η型阱(HVNW)區(qū)202。在一些實施例中，將諸如磷和/或砷等合適的η型摻雜物注入到襯底102中以形成HVNW區(qū)202。
[0057]在一些實施例中，HVNW區(qū)202的摻雜濃度是在約I X 1015/cm3至約I X IO1Vcm3的范圍。通過控制離子注入能量，摻雜物可以穿透襯底102的頂面和隔離區(qū)312?？梢韵鄳卣{(diào)整HVNW區(qū)202的深度。在一些實施例中，圖4所示的深度被限定為Dl，其在約2 μ m至約5 μ m的范圍。
[0058]圖5示出根據(jù)本發(fā)明的各種實施例在將另一離子注入工藝應用到襯底之后圖4所示的半導體器件的截面圖。通過諸如離子注入工藝的合適的半導體摻雜技術(shù)來形成第一P型阱(PW)區(qū)204和第二 PW區(qū)206。在一些實施例中，將諸如硼、鎵和/或銦等合適的P型摻雜物注入到襯底102中以形成第一 PW區(qū)204和第二 PW區(qū)206。如圖5所示，在HVNW202的一側(cè)上形成第一 PW區(qū)204。在與第一 PW區(qū)204相對的HVNW202的另一側(cè)上形成第二 PW區(qū) 206。
[0059]在一些實施例中，第一 PW區(qū)204和第二 PW區(qū)206的摻雜濃度在約I X 1015/cm3至約IXlO1Vcm3的范圍。通過控制離子注入能量，可以相應調(diào)整第一 PW區(qū)204和第二 PW區(qū)206的深度。在一些實施例中，如圖5所示，第一 PW區(qū)204和第二 PW區(qū)206的深度分別被限定為DPl和DP2，其都處于約0.4 μ m至約5 μ m的范圍。
[0060]圖6示出根據(jù)本發(fā)明的各種實施例在將離子注入工藝應用到HVNW區(qū)之后圖5示出的半導體器件的截面 圖。通過諸如離子注入工藝的合適的半導體摻雜技術(shù)來形成第一PDD區(qū)302、第二 TOD區(qū)304和第三TOD區(qū)306。在一些實施例中，將諸如硼、鎵和/或銦等合適的P型摻雜物注入到HVNW區(qū)202中以形成第一 PDD區(qū)302、第二 PDD區(qū)304和第三TOD區(qū)306。如圖6所示，在第一 I3DD區(qū)302和第三I3DD區(qū)306之間形成第二 I3DD區(qū)304。
[0061]在一些實施例中，第一 I3DD區(qū)302、第二 PDD區(qū)304和第三PDD區(qū)306的摻雜濃度處在約I X IO1Vcm3至約I X IO1Vcm3的范圍。通過控制離子注入能量，可以相應地調(diào)整第一PDD區(qū)302、第二 PDD區(qū)304和第三PDD區(qū)306的深度。在一些實施例中，如圖6所示，第一PDD區(qū)302、第二 PDD區(qū)304和第三PDD區(qū)306的深度被限定為Hl。Hl處于約0.2 μ m至約4μπ?的范圍。
[0062]圖7示出根據(jù)本發(fā)明的各種實施例在襯底上方形成柵極介電層之后圖6示出的半導體器件的截面圖。在半導體器件的頂面上形成柵極介電層703。
[0063]柵極介電層703可以由諸如氧化硅、氮氧化硅、氮化硅、氧化物、含氮的氧化物、它們的組合等等的介電材料形成。柵極介電層703可以具有大于約4的相對介電常數(shù)值。這樣的材料的其他實例包括氧化鋁、氧化鑭、氧化鉿、氧化鋯、氮氧化鉿、它們的組合等等。
[0064]在其中柵極介電層703包含氧化物層的實施例中，可以使用四乙基原硅酸鹽(TEOS)和氧作為前體通過等離子體增強CVD (PECVD)工藝形成柵極介電層703。根據(jù)一個
實施例，柵極介電層703的厚度可以在約8 A至約200Α的范圍。
[0065]圖8示出根據(jù)本發(fā)明的各種實施例在柵極介電層上方形成多個柵電極之后圖7示出的半導體器件的截面圖。在柵極介電層703上方沉積柵電極802和804。
[0066]柵電極802和804可以包括導電材料，諸如金屬(例如，鉭、鈦、鑰、鶴、鉬、招、鉿、釕)、金屬娃化物(例如，娃化鈦、娃化鈷、娃化鎳、娃化鉭)、金屬氮化物(例如，氮化鈦、氮化鉭)、摻雜的多晶硅、其他導電材料和/或它們的組合等等。
[0067]在其中柵電極802和804由多晶硅形成的實施例中，通過低壓化學汽相沉積
(LPCVD)沉積摻雜或無摻雜多晶硅來形成厚度為約.400A至約2400A范圍的柵電極802
和804。在沉積摻雜或無摻雜多晶硅之后，可以使用蝕刻工藝來限定柵電極802和804。在蝕刻工藝之后可以去除未被柵電極802和804覆蓋的柵極介電層703的部分。如圖8所示，在柵極介電層702和704上方分別形成柵電極802和804。
[0068]圖9示出根據(jù)本發(fā)明的各種實施例在襯底上方形成多個間隔件之后圖8所示的半導體器件的截面圖。通過在柵電極802和804上方覆蓋式沉積一個或多個間隔層(未示出)來形成間隔件301、303、305和307。間隔件301、303、305和307可以包括諸如SiN、氮氧化物、SiC, SiON和/或氧化物等合適的介電材料。
[0069]圖10示出根據(jù)本發(fā)明的各種實施例在襯底上方形成漏極/源極區(qū)之后圖9所示的半導體器件的截面圖。根據(jù)一些實施例，通過注入合適的摻雜物來形成漏極/源極區(qū)(例如，漏極/源極區(qū)409)、阱接觸區(qū)(例如，阱接觸區(qū)403和404)和襯底接觸區(qū)(例如，襯底接觸區(qū)401和402)。在一些實施例中，將諸如磷和/或砷等η型摻雜物注入襯底接觸區(qū)401和402、漏極/源極區(qū)405、406和409。
[0070]根據(jù)一些實施例，漏極/源極區(qū)(例如，漏極/源極區(qū)112)的摻雜密度處于約IXlO1Vcm3至IXlO2Vcm3的范圍。漏極/源極區(qū)的離子注入深度被限定為DSl (如圖10所示)。DSl是在約0.02μπι至約0.2μπι的范圍。
[0071]圖11示出根據(jù)本發(fā)明的各種實施例在襯底上方形成保護介電層之后圖10所示的半導體器件的截面圖。保護介電層412和414可以包括諸如氧化物、氮化物或者SiON的介電材料。使用諸如CVD、LECVD、PECVD等等的合適的半導體沉積技術(shù)來沉積保護介電層412和 414。
[0072]圖12示出根據(jù)本發(fā)明的各種實施例在漏極/源極區(qū)、阱接觸區(qū)、襯底接觸區(qū)和柵極區(qū)上方形成硅化物區(qū)之后圖11示出的半導體器件的截面圖。通過自對準多晶硅化物工藝來形成硅化物區(qū)1202。在自對準多晶硅化物工藝中，在具有暴露的漏極/源極和柵電極區(qū)的半導體晶圓上方覆蓋式沉積薄的金屬層。然后晶圓經(jīng)歷一個或多個退火步驟。退火工藝使得金屬選擇性地與源極/漏極區(qū)和柵電極的暴露的硅反應，從而在漏極/源極區(qū)和柵電極上方形成金屬硅化物區(qū)。由于硅化物層僅形成在金屬材料與漏極/源極區(qū)和柵電極的硅直接接觸的位置，所以該工藝被稱為自對準硅化工藝。
[0073]在一些實施例中，硅化物區(qū)1202包括與硅反應的金屬，諸如鈦、鉬、鈷等。然而，還可以使用諸如錳、鈀等的其他金屬。
[0074]圖13示出根據(jù)本發(fā)明的各種實施例在半導體器件上形成多膜層之后圖12示出的半導體器件的截面圖。多膜層1302可以包括接觸蝕刻終止層(CESL)和介電層。CESL層可以包括通常使用的介電材料，諸如氮化硅、氮氧化硅、碳氧化硅、碳化硅、它們的組合和它們的多層。通過諸如濺射、CVD等合適的沉積技術(shù)在半導體器件上方沉積CESL層。
[0075]在CESL層上方沉積介電層。介電層可以是具有例如小于約3.5的介電常數(shù)的低k介電層。介電層還可以包括諸如氮化硅、氮氧化硅、高k電介質(zhì)、低k電介質(zhì)、CVD多晶硅或者其他電介質(zhì)的材料的組合?？梢允褂弥T如濺射、CVD等合適的沉積技術(shù)來沉積介電層。[0076]圖14示出根據(jù)本發(fā)明的各種實施例將各向異性蝕刻工藝應用到半導體器件的介電層和CESL層之后圖13示出的半導體器件的截面圖。通過蝕刻介電層來形成多個開口1402。在CESL層的幫助下，更加精確地控制多膜層1302的蝕刻。還去除開口 1402中的CESL層和介電層，暴露位于諸如漏極/源極區(qū)的各種區(qū)上方的下面的硅化物區(qū)。
[0077]圖15示出根據(jù)本發(fā)明的各種實施例在金屬材料填充半導體器件的開口之后圖14示出的半導體器件的截面圖。包括鎢、鈦、鋁、銅和/或它們的任何組合的金屬材料填充在開口中，從而形成接觸插件。
[0078]圖16示出根據(jù)本發(fā)明的各種實施例包括I3DD區(qū)的延伸的漏極MOS (EDMOS)晶體管的簡化了的截面圖。除了在延伸的漏極P型MOS晶體管中使用TOD區(qū)之外，半導體器件1600的結(jié)構(gòu)類似于圖15示出的半導體器件1500的結(jié)構(gòu)。具體而言，圖16示出兩個STI結(jié)構(gòu)1602和1604用于延伸MOS晶體管的漏極。EDMOS晶體管是本領(lǐng)域已知的。本文不再詳細論述EDMOS晶體管的具體結(jié)構(gòu)以避免不必要的重復。
[0079]圖17示出根據(jù)本發(fā)明的各種實施例單獨的非對稱P型DMOS晶體管的簡化了的截面圖。除了在單獨的非對稱P型DMOS晶體管中使用PDD區(qū)之外，半導體器件1700的結(jié)構(gòu)類似于圖15所示的半導體器件1500的結(jié)構(gòu)。具體而言，圖17示出η型埋置層(NBL)區(qū)1702用于在襯底和MOS晶體管之間提供隔離。具有單獨的MOS晶體管的一個有利特點是NBL區(qū)1702有助于降低噪音從而相應地改善了半導體器件1700的性能。
[0080]單獨的非對稱ρ型DMOS晶體管在本領(lǐng)域是已知的。本文不再詳細論述單獨的非對稱P型DMOS晶體管的具體結(jié)構(gòu)以避免不必要的重復。
[0081]圖18示出根據(jù)本發(fā)明的各種實施例另一單獨的非對稱P型DMOS晶體管的簡化了的截面圖。除了通過多個高電壓P型阱(HVNW)區(qū)1802、1804和1806取代PDD區(qū)302、304和306 (圖17示出)之外，半導體器件1800的結(jié)構(gòu)類似于圖17示出的半導體器件1700的結(jié)構(gòu)。半導體器件1800的工作原理類似于半導體器件1700的工作原理，因此本文不再論述。
[0082]圖19示出根據(jù)本發(fā)明的各種實施例又一單獨的非對稱P型DMOS晶體管的簡化了的截面圖。除了在單獨的延伸漏極P型MOS晶體管中使用PDD區(qū)之外，半導體器件1900的結(jié)構(gòu)類似于圖17示出的半導體器件1700的結(jié)構(gòu)。單獨的延伸漏極ρ型MOS晶體管是本領(lǐng)域已知的。本文不再詳細論述延伸漏極P型MOS晶體管的詳細結(jié)構(gòu)以避免不必要的重復。
[0083]圖20示出根據(jù)本發(fā)明的各種實施例又一單獨的非對稱P型DMOS晶體管的簡化了的截面圖。除了在單獨的延伸漏極P型MOS晶體管中使用PDD區(qū)之外，半導體器件2000的結(jié)構(gòu)類似于圖18示出的半導體器件1800的結(jié)構(gòu)。單獨的延伸漏極ρ型MOS晶體管在本領(lǐng)域是已知的。本文不再詳細論述延伸的漏極P型MOS晶體管的詳細結(jié)構(gòu)以避免不必要的重復。
[0084]圖21-圖33示出根據(jù)本發(fā)明的各種實施例制造非對稱η型DMOS晶體管的中間步驟的截面圖。
[0085]圖21示出根據(jù)本發(fā)明的各種實施例襯底的截面圖。襯底102是由硅形成，但是也可以由其它的III族、IV族和/或V族元素形成，諸如硅、鍺、鎵、砷和它們的組合。
[0086]如同本領(lǐng)域技術(shù)人員所知，注入步驟中摻雜原子的使用可以形成具有特定導電類型的襯底102。根據(jù)不同的應用，襯底102可以是η型或ρ型。在一些實施例中，襯底102是P型襯底。將諸如硼、鎵和/或銦等合適的P型摻雜物注入到襯底102中?？蛇x地，襯底102是η型襯底。將諸如磷和/或砷等合適的η型摻雜物注入到襯底102中。在一些實施例中，襯底102是ρ型襯底。
[0087]圖22示出根據(jù)本發(fā)明的各種實施例將離子注入工藝應用到襯底之后圖21示出的半導體器件的截面圖。通過諸如離子注入工藝的合適的半導體摻雜技術(shù)來形成η型埋置層(NBL)區(qū)2202?？蛇x地，可以通過擴散工藝形成NBL區(qū)2202。在一些實施例中，將諸如磷和/或砷等合適的η型摻雜物注入到襯底102中以形成NBL區(qū)2202。
[0088]在一些實施例中，NBL區(qū)202的摻雜濃度是在約I X IO1Vcm3至約I X IO19Cm3的范圍。通過控制離子注入能量，可以相應地調(diào)整NBL區(qū)2202的深度。在一些實施例中，圖22所示的深度被限定為NI。深度NI是在約0.01 μ m至約0.Ιμπι的范圍。
[0089]圖23示出根據(jù)本發(fā)明的各種實施例將外延生長工藝應用到襯底之后圖22所示的半導體器件的截面圖。從NBL區(qū)2202生長ρ型外延層2302?？梢酝ㄟ^使用諸如CVD、超高真空化學汽相沉積(UHV-CVD)等任何合適的半導體制造工藝來實施ρ型外延層2302的外延生長。
[0090]圖24示出根據(jù)本發(fā)明的各種實施例在襯底中形成多個隔離區(qū)之后襯底的截面圖。隔離區(qū)312可以是淺溝槽隔離(STI)區(qū)，并且可以通過蝕刻ρ型外延層2302以形成溝槽然后用本領(lǐng)域已知的介電材料填充溝槽來形成隔離區(qū)。例如，可以用諸如氧化物材料和/或高密度等離子體(HDP)氧化物等介電材料來填充隔離區(qū)312。使用諸如濺射和/或CVD等合適的半導體沉積技術(shù)來形成介電材料。
[0091]圖25示出根據(jù)本發(fā)明的各種實施例在將離子注入工藝應用到襯底之后圖24示出的半導體器件的截面圖。在NBL區(qū)2202上方形成ρ型埋置層(PBL)區(qū)2502。通過諸如離子注入工藝的合適的半導體摻雜技術(shù)來形成PBL區(qū)2502?？蛇x地，可以通過擴散工藝形成PBL區(qū)2502。在一些實施例中，將諸如硼、銦和/或氟等合適的P型摻雜物注入到P型外延層2302以形成PBL區(qū)2502。
[0092]在一些實施例中，PBL區(qū)2502的摻雜濃度是在約I X IO1Vcm3至約I X IO19Cm3的范圍。通過控制離子注入能量，可以相應地調(diào)整PBL區(qū)2502的深度。根據(jù)一些實施例，圖25中的深度被限定為Pl。Pl是在約2μπι至約5μπι的范圍。
[0093]圖26示出根據(jù)本發(fā)明的各種實施例將另一離子注入工藝應用到外延層之后圖25示出的半導體器件的截面圖。通過諸如離子注入工藝的合適的半導體摻雜技術(shù)來形成高電壓P型阱(HVPW)區(qū)2602。在一些實施例中，將諸如硼和/或氟等的合適的P型摻雜物注入到外延層2302中以形成HVPW區(qū)2602。
[0094]在一些實施例中，HVPW區(qū)2602的摻雜濃度是在約I X 1015/cm3至約I X IO1Vcm3的范圍。通過控制離子注入能量，可以相應地調(diào)整HVPW區(qū)2602的深度。在一些實施例中，HVPff區(qū)2602的離子注入深度是在約0.4 μ m至約5 μ m的范圍。
[0095]圖27示出根據(jù)本發(fā)明的各種實施例將另一離子注入工藝應用到HVPW區(qū)之后圖26示出的半導體器件的截面圖。通過諸如離子注入工藝的合適的半導體摻雜技術(shù)來形成多個HVNW區(qū)2701、2703、2705、2707和2709。在一些實施例中，將諸如磷和/或砷等合適的η型摻雜物注入到HVPW區(qū)2602中以形成多個HVNW區(qū)。
[0096]在一些實施例中，多個HVNW區(qū)的摻雜濃度是在約I X IO1Vcm3至約I X IO1Vcm3的范圍。通過控制離子注入能量，可以相應地調(diào)整多個HVNW區(qū)的深度。在一些實施例中，多個HVNW區(qū)的離子注入深度是在約0.4μπι至約5μπι的范圍。
[0097]圖28-圖33示出根據(jù)本發(fā)明的各種實施例形成PW區(qū)、柵極介電層、柵電極、間隔件、漏極/源極區(qū)和保護介電層的制造步驟。這些制造步驟可以類似于圖5、圖7-圖12示出的制造步驟，因此不再詳細論述以避免不必要的重復。
[0098]圖34示出根據(jù)本發(fā)明的各種實施例另一非對稱η型DMOS晶體管的簡化了的截面圖。除了分別通過NDD區(qū)3203、3205和3207來取代圖33示出的HVNW區(qū)2703、2705和2707之外，半導體器件3400的結(jié)構(gòu)類似于半導體器件3300的結(jié)構(gòu)。半導體器件3400的工作原理類似于半導體器件3300的工作原理，因此不再詳細論述。
[0099]圖35不出根據(jù)本發(fā)明的各種實施例又一非對稱η型DMOS晶體管的簡化了的截面圖。除了采用兩個STI區(qū)1602和1604來延伸半導體器件3500的漏極之外，半導體器件3500的結(jié)構(gòu)類似于半導體器件3300的結(jié)構(gòu)。延伸漏極MOS晶體管的工作原理是已知的，因此本文不再詳細論述。
[0100]圖36不出根據(jù)本發(fā)明的各種實施例又一非對稱η型DMOS晶體管的簡化了的截面圖。半導體器件3600的結(jié)構(gòu)類似于半導體器件3400的結(jié)構(gòu)，因此不再詳細論述。
[0101]根據(jù)一個實施例，一種裝置包括具有第一導電性的襯底，形成在襯底中的第一阱，其中第一阱具有第二導電性，形成在第一阱中的第一雙擴散區(qū)，其中第一雙擴散區(qū)具有第一導電性，以及形成在第一阱中的第二雙擴散區(qū)，其中第二雙擴散區(qū)具有第一導電性。
[0102]該裝置進一步包括形成在第一雙擴散區(qū)中的第一漏極/源極區(qū)，其中第一漏極/源極區(qū)具有第一導電性，形成在第一阱上方的第一柵電極，形成在第一柵電極的第一側(cè)上的第一間隔件，其中第一間隔件位于第一漏極/源極區(qū)和第一柵電極之間，形成在第一柵電極的第二側(cè)上的第二間隔件，形成在第二雙擴散區(qū)中的第二漏極/源極區(qū)，以及形成在第二漏極/源極區(qū)和第二間隔件之間的第一氧化物保護層。
[0103]根據(jù)另一實施例，一種器件包括第一晶體管和第二晶體管。第一晶體管包括形成在第一雙擴散區(qū)中的第一源極，其中第一雙擴散區(qū)形成在襯底上方的第一阱中，形成在第二雙擴散區(qū)中的共用漏極，其中第二雙擴散區(qū)形成在第一阱和第一柵極結(jié)構(gòu)中。
[0104]第一柵極結(jié)構(gòu)包括形成在第一源極和共用漏極之間的第一柵電極，形成在第一源極和第一柵電極之間的第一間隔件，以及形成在第一間隔件的相對側(cè)上的第二間隔件，其中第一氧化物層形成在第二間隔件和共用漏極之間。
[0105]第二晶體管包括形成在第三雙擴散區(qū)中的第二源極，其中第三雙擴散區(qū)形成在第一阱、共用漏極和第二柵極結(jié)構(gòu)中。
[0106]第二柵極結(jié)構(gòu)包括形成在第二源極和共用漏極之間的第二柵電極，形成在第二源極和第二柵電極之間的第三間隔件，以及位于第三間隔件相對側(cè)上的第四間隔件，其中第二氧化物層形成在第四間隔件和共用漏極之間。
[0107]根據(jù)又一實施例，一種方法包括提供具有第一導電類型的襯底，將離子注入到襯底中以形成具有第二導電類型的第一阱區(qū)，將離子注入到第一阱區(qū)中以形成具有第一導電類型的第一雙擴散區(qū)，以及將離子注入到第一阱區(qū)中以形成具有第一導電類型的第二雙擴散區(qū)。
[0108]該方法進一步包括在第一講區(qū)上方形成第一柵極,其中第一柵極位于第一雙擴散區(qū)和第二雙擴散區(qū)之間，在第一柵極的第一側(cè)上形成第一間隔件，在第一柵極的第二側(cè)上形成第二間隔件，形成具有第一類型的第一漏極/源極區(qū)，其中第一間隔件位于第一漏極/源極區(qū)和第一柵極之間，形成具有第一導電類型的第二漏極/源極區(qū)，以及在第二間隔件和第二漏極/源極區(qū)之間沉積第一氧化物層。
[0109]盡管已經(jīng)詳細地描述了實施例及其優(yōu)勢，但應該理解，可以在不背離所附權(quán)利要求限定的實施例的構(gòu)思和范圍的情況下進行各種改變、替換和更改。
[0110]而且，本申請的范圍并不打算限于本說明書中描述的工藝、機器、制造、材料組分、裝置、方法和步驟的特定實施例。作為本領(lǐng)域普通技術(shù)人員根據(jù)本發(fā)明應很容易理解，根據(jù)本發(fā)明可以利用現(xiàn)有的或今后開發(fā)的用于執(zhí)行與本文所述相應實施例基本上相同的功能或者獲得基本上相同的結(jié)果的工藝、機器、制造、材料組分、裝置、方法或步驟。因此，所附權(quán)利要求預期在其范圍內(nèi)包括這樣的工藝、機器、制造、材料組分、裝置、方法或步驟。
【權(quán)利要求】
1.一種半導體器件，包括: 襯底，具有第一導電性； 第一阱，形成在所述襯底中，所述第一阱具有第二導電性； 第一雙擴散區(qū)，形成在所述第一阱中，所述第一雙擴散區(qū)具有所述第一導電性； 第二雙擴散區(qū)，形成在所述第一阱中，所述第二雙擴散區(qū)具有所述第一導電性； 第一漏極/源極區(qū)，形成在所述第一雙擴散區(qū)中，所述第一漏極/源極區(qū)具有所述第一導電性； 第一柵電極，形成在所述第一講上方； 第一間隔件，形成在所述第一柵電極的第一側(cè)上，所述第一間隔件位于所述第一漏極/源極區(qū)和所述第一柵電極之間； 第二間隔件，形成在所述第一柵電極的第二側(cè)上； 第二漏極/源極區(qū)，形成在所述第二雙擴散區(qū)中；以及 第一保護介電層，形成在所述第二漏極/源極區(qū)和所述第二間隔件之間。
2.根據(jù)權(quán) 利要求1所述的半導體器件，其中， 所述第一漏極/源極區(qū)是源極；并且 所述第二漏極/源極區(qū)是漏極。
3.根據(jù)權(quán)利要求1所述的半導體器件，其中: 所述第一保護介電層是氧化物層。
4.根據(jù)權(quán)利要求1所述的半導體器件，其中: 所述第一雙擴散區(qū)和所述第二雙擴散區(qū)的離子注入深度在約0.2 μ m至約4 μ m的范圍。
5.根據(jù)權(quán)利要求1所述的半導體器件，其中: 所述第一雙擴散區(qū)和所述第二雙擴散區(qū)的摻雜濃度在約I X IO1Vcm3至約IXlO1Vcm3的范圍。
6.根據(jù)權(quán)利要求1所述的半導體器件，其中: 所述第一阱的摻雜濃度在約I X IO1Vcm3至約IXlO1Vcm3的范圍內(nèi)，并且所述第一阱的離子注入深度在約2 μ m至約5 μ m的范圍內(nèi)。
7.根據(jù)權(quán)利要求1所述的半導體器件，其中: 所述第一漏極/源極區(qū)和所述第二漏極/源極區(qū)的摻雜濃度在約I X IO1Vcm3至約IXlO2Vcm3的范圍內(nèi)，并且所述第一漏極/源極區(qū)和所述第二漏極/源極區(qū)的離子注入深度在約0.02 μ m至約0.2 μ m的范圍內(nèi)。
8.根據(jù)權(quán)利要求1所述的半導體器件，進一步包括: 第三雙擴散區(qū)，形成在所述第一阱中，所述第三雙擴散區(qū)具有第一導電性； 第三漏極/源極區(qū)，形成在所述第三雙擴散區(qū)中，所述第三漏極/源極區(qū)具有所述第一導電性； 第二柵電極，形成在所述第一阱上方； 第三間隔件，形成在所述第二柵電極的第一側(cè)上； 第二保護介電層，形成在所述第二漏極/源極區(qū)和所述第三間隔件之間；以及 第四間隔件，形成在所述第二柵電極的第二側(cè)上，所述第四間隔件位于所述第三漏極/源極區(qū)和所述第二柵電極之間。
9.一種器件，包括: 第一晶體管，包括: 第一源極，形成在第一雙擴散區(qū)中，所述第一雙擴散區(qū)在襯底上方形成在第一講中； 共用漏極，形成在第二雙擴散區(qū)中，所述第二雙擴散區(qū)形成在所述第一阱中；和 第一柵極結(jié)構(gòu)，包括形成在所述第一源極和所述共用漏極之間的第一柵電極、形成在所述第一源極和所述第一柵電極之間的第一間隔件和位于所述第一間隔件的相對側(cè)上的第二間隔件，其中在所述第二間隔件和所述共用漏極之間形成第一氧化物層；以及第二晶體管，包括: 第二源極，形成在第三雙擴散區(qū)中，所述第三雙擴散區(qū)形成在所述第一阱中； 所述共用漏極；和 第二柵極結(jié)構(gòu)，包括形成在所述第二源極和所述共用漏極之間的第二柵電極、形成在所述第二源極和所述第二柵電極之間的第三間隔件和位于所述第三間隔件的相對側(cè)上的第四間隔件，其中在所述第四間隔件和所述共用漏極之間形成第二氧化物層。
10.一種方法，包括: 提供具有第一導 電類型的襯底； 將離子注入到所述襯底中，以形成具有第二導電類型的第一阱區(qū)； 將離子注入到所述第一阱區(qū)中，以形成具有所述第一導電類型的第一雙擴散區(qū)和具有所述第一導電類型的第二雙擴散區(qū)； 在所述第一阱區(qū)上方形成第一柵極，其中所述第一柵極位于所述第一雙擴散區(qū)和所述第二雙擴散區(qū)之間； 在所述第一柵極的第一側(cè)上形成第一間隔件并且在所述第一柵極的第二側(cè)上形成第二間隔件； 形成具有所述第一導電類型的第一漏極/源極區(qū)，其中所述第一間隔件位于所述第一漏極/源極區(qū)和所述第一柵極之間，并且形成具有所述第一導電類型的第二漏極/源極區(qū)；以及 在所述第二間隔件和所述第二漏極/源極區(qū)之間沉積第一氧化物層。
【文檔編號】H01L29/78GK103996680SQ201310201434
【公開日】2014年8月20日 申請日期:2013年5月27日 優(yōu)先權(quán)日:2013年2月20日
【發(fā)明者】陳柏羽, 黃婉華, 陳晶盈, 吳國銘 申請人:臺灣積體電路制造股份有限公司