記憶元件及其制造方法
【專利摘要】本發(fā)明是有關(guān)于一種記憶元件及其制造方法。該記憶元件包括基底、多個(gè)絕緣結(jié)構(gòu)、多條位線、多個(gè)介電層、多對(duì)電荷儲(chǔ)存結(jié)構(gòu)以及多條字線。所述基底中具有多個(gè)溝渠，各溝渠沿第一方向排列。所述絕緣結(jié)構(gòu)位于所述溝渠中。所述位線位于所述絕緣結(jié)構(gòu)下方的所述基底中。各介電層位于相鄰的兩個(gè)絕緣結(jié)構(gòu)之間的所述基底上。各電荷儲(chǔ)存結(jié)構(gòu)位于相鄰的所述絕緣結(jié)構(gòu)與所述介電層之間的所述基底上。各字線沿第二方向排列,覆蓋所述絕緣結(jié)構(gòu)、所述電荷儲(chǔ)存結(jié)構(gòu)、所述介電層以及部分所述基底。本發(fā)明的記憶元件可以提供定位的電荷儲(chǔ)存區(qū)域，以使電荷可以完全定位化儲(chǔ)存,減少第二位元效應(yīng)，并減少編成干擾的行為。本發(fā)明還提供了一種制造上述記憶元件的方法。
【專利說明】記憶元件及其制造方法

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及一種記憶元件及其制造方法。

【背景技術(shù)】
[0002] 非揮發(fā)性記憶體允許多次的數(shù)據(jù)編成、讀取及擦除操作，甚至在記憶體的電源中 斷后還能保存儲(chǔ)存于其中的數(shù)據(jù)。由于這些優(yōu)點(diǎn)，非揮發(fā)性記憶體已成為個(gè)人電腦與電子 設(shè)備中廣泛使用的記憶體。
[0003] 熟知的應(yīng)用電荷儲(chǔ)存結(jié)構(gòu)（charge storage structure)的可電編成及擦除 (electrically programmable and erasable)非揮發(fā)性記憶體技術(shù)，如電子可擦除可編成 只讀記憶體（EEPR0M)及快閃記憶體（flash記憶體）已使用于各種現(xiàn)代化應(yīng)用。一般的快 閃記憶體記憶胞將電荷儲(chǔ)存于浮置柵。另一種快閃記憶體使用非導(dǎo)體材料所組成的電荷捕 捉結(jié)構(gòu)（charge-trapping structure),例如氮化娃，以取代浮置柵的導(dǎo)體材料。當(dāng)電荷捕 捉記憶胞被編成時(shí)，電荷被捕捉且不會(huì)移動(dòng)穿過非導(dǎo)體的電荷捕捉結(jié)構(gòu)。在不持續(xù)供應(yīng)電 源時(shí)，電荷會(huì)一直保持在電荷捕捉層中，維持其數(shù)據(jù)狀態(tài)，直到記憶胞被擦除。電荷捕捉記 憶胞可以被操做成為二端記憶胞（two-sided cell)。也就是說，由于電荷不會(huì)移動(dòng)穿過非 導(dǎo)體電荷捕捉層，因此電荷可位于不同的電荷捕捉處。換言之，電荷捕捉結(jié)構(gòu)型的快閃記憶 體元件中，在每一個(gè)記憶胞中可以儲(chǔ)存一個(gè)位元以上的信息。
[0004] 操作裕度（memory operation window)。換言之，記憶體操作裕度借由編成位準(zhǔn) (level)與擦除位準(zhǔn)之間的差異來定義。由于記憶胞操作需要各種狀態(tài)之間的良好位準(zhǔn)分 離，因此需要大的記憶體操作裕度。然而，二位元記憶胞的效能通常隨著所謂"第二位元效 應(yīng)"而降低。在第二位元效應(yīng)下，在電荷捕捉結(jié)構(gòu)中定域化的電荷彼此互相影響。例如，在 反向讀取期間，施加讀取偏壓至漏極端且檢測(cè)到儲(chǔ)存在靠近源極區(qū)的電荷（即第一位元）。 然而，之后靠近漏極區(qū)的位元（即第二位元）產(chǎn)生讀取靠近源極區(qū)的第一位元的電位障。此 能障可借由施加適當(dāng)?shù)钠珘簛砜朔?，使用漏極感應(yīng)能障降低（DIBL)效應(yīng)來抑制靠近漏極 區(qū)的第二位元的效應(yīng)，且允許檢測(cè)第一位元的儲(chǔ)存狀態(tài)。然而，當(dāng)靠近漏極區(qū)的第二位元 被編成至高啟始電壓狀態(tài)且靠近源極區(qū)的第一位元在未編成狀態(tài)時(shí)，第二位元實(shí)質(zhì)上提 高了能障。因此，隨著關(guān)于第二位元的啟始電壓增加，第一位元的讀取偏壓已不足夠克服 第二位元產(chǎn)生的電位障。因此，由于第二位元的啟始電壓增加，第一位元的啟始電壓提高， 因而降低了記憶體操作裕度。第二位元效應(yīng)減少了 2位元記憶體的操作裕度。
[0005] 此外，記憶胞的編成可利用通道熱電子注入，而在通道區(qū)產(chǎn)生熱電子。當(dāng)漏極側(cè) 的記憶胞編成時(shí)，由于被編成的記憶胞的熱電子漂移，也會(huì)導(dǎo)致相鄰源極側(cè)的記憶胞同時(shí) 被編成的干擾問題。
[0006] 由此可見，上述現(xiàn)有的記憶元件及其制造方法在產(chǎn)品結(jié)構(gòu)、制造方法與使用上，顯 然仍存在有不便與缺陷，而亟待加以進(jìn)一步改進(jìn)。為了解決上述存在的問題，相關(guān)廠商莫不 費(fèi)盡心思來謀求解決之道，但長(zhǎng)久以來一直未見適用的設(shè)計(jì)被發(fā)展完成，而一般產(chǎn)品及方 法又沒有適切的結(jié)構(gòu)及方法能夠解決上述問題，此顯然是相關(guān)業(yè)者急欲解決的問題。因此 如何能創(chuàng)設(shè)一種新的記憶元件及其制造方法，以抑制第二位元效應(yīng)以及避免編成干擾，實(shí) 屬當(dāng)前重要研發(fā)課題之一，亦成為當(dāng)前業(yè)界極需改進(jìn)的目標(biāo)。


【發(fā)明內(nèi)容】

[0007] 本發(fā)明的目的在于，克服現(xiàn)有的記憶元件存在的缺陷，而提供一種新的記憶元件， 所要解決的技術(shù)問題是使其可以提供定位的電荷儲(chǔ)存區(qū)域，以使電荷可以完全定位化儲(chǔ) 存，減少第二位元效應(yīng)，減少編成干擾的行為，非常適于實(shí)用。
[0008] 本發(fā)明的另一目的在于，克服現(xiàn)有的記憶元件的制造方法存在的缺陷，而提供一 種新的記憶元件的制造方法，所要解決的技術(shù)問題是使其可以通過簡(jiǎn)單的工藝使得所制造 的記憶元件可以提供定位的電荷儲(chǔ)存區(qū)域，以使電荷可以完全定位化儲(chǔ)存，得到較佳的第 二位元，減少編成干擾的行為，從而更加適于實(shí)用。
[0009] 本發(fā)明的目的及解決其技術(shù)問題是采用以下技術(shù)方案來實(shí)現(xiàn)的。依據(jù)本發(fā)明提出 的一種記憶元件，包括基底、多個(gè)第一絕緣結(jié)構(gòu)、多條位線、多個(gè)介電層、多對(duì)電荷儲(chǔ)存結(jié) 構(gòu)以及多條字線。所述基底中具有多個(gè)溝渠，各溝渠沿第一方向排列。所述第一絕緣結(jié)構(gòu) 位于所述溝渠中。所述位線位于所述第一絕緣結(jié)構(gòu)下方的所述基底中。各介電層位于相鄰 的兩個(gè)第一絕緣結(jié)構(gòu)之間的所述基底上。各電荷儲(chǔ)存結(jié)構(gòu)位于相鄰的所述第一絕緣結(jié)構(gòu)與 所述介電層之間的所述基底上。各字線沿第二方向排列，覆蓋所述第一絕緣結(jié)構(gòu)、所述電荷 儲(chǔ)存結(jié)構(gòu)、所述介電層以及部分所述基底。
[0010] 本發(fā)明的目的及解決其技術(shù)問題還可采用以下技術(shù)措施進(jìn)一步實(shí)現(xiàn)。
[0011] 前述的記憶元件，其中每一字線是由單一的導(dǎo)體層所組成，且所述單一的導(dǎo)體層 填入于相鄰兩對(duì)電荷儲(chǔ)存結(jié)構(gòu)之間的第一間隙以及各對(duì)電荷儲(chǔ)存結(jié)構(gòu)之間的第二間隙。
[0012] 前述的記憶元件，還包括多個(gè)第二絕緣結(jié)構(gòu)，且其中每一第二絕緣結(jié)構(gòu)，位于相對(duì) 應(yīng)的所述第一絕緣結(jié)構(gòu)上，填入于相鄰兩對(duì)電荷儲(chǔ)存結(jié)構(gòu)之間的第一間隙。每一字線包括 一圖案化的第一導(dǎo)體層與一圖案化的第二導(dǎo)體層。其中，每一圖案化的第一導(dǎo)體層，位于相 鄰的兩個(gè)第二絕緣結(jié)構(gòu)之間，填入于各對(duì)電荷儲(chǔ)存結(jié)構(gòu)之間的第二間隙，且覆蓋所述電荷 儲(chǔ)存結(jié)構(gòu)以及所述介電層；以及所述圖案化的第二導(dǎo)體層，覆蓋于所述圖案化的第一導(dǎo)體 層與所述第二絕緣結(jié)構(gòu)。
[0013] 本發(fā)明的目的及解決其技術(shù)問題還采用以下技術(shù)方案來實(shí)現(xiàn)。依據(jù)本發(fā)明提出的 一種記憶元件，包括：一基底、多個(gè)第一絕緣結(jié)構(gòu)、多條位線、多個(gè)介電層、多對(duì)電荷儲(chǔ)存結(jié) 構(gòu)以及多條字線。所述基底中具有多個(gè)溝渠，各溝渠沿第一方向排列。上述第一絕緣結(jié)構(gòu) 位于所述溝渠中。上述位線位于所述第一絕緣結(jié)構(gòu)下方的所述基底中。各介電層位于相鄰 的兩個(gè)第一絕緣結(jié)構(gòu)之間的所述基底上。各電荷儲(chǔ)存結(jié)構(gòu)位于相鄰的所述第一絕緣結(jié)構(gòu)與 所述介電層之間的所述基底上。各字線沿第二方向排列，所述字線是由單一的導(dǎo)體層所組 成，且所述導(dǎo)體層填入于相鄰兩對(duì)電荷儲(chǔ)存結(jié)構(gòu)之間的第一間隙以及各對(duì)電荷儲(chǔ)存結(jié)構(gòu)之 間的第二間隙，并且與所述第一絕緣結(jié)構(gòu)、所述電荷儲(chǔ)存結(jié)構(gòu)、所述介電層以及部分所述 基底接觸。
[0014] 本發(fā)明的目的及解決其技術(shù)問題還可采用以下技術(shù)措施進(jìn)一步實(shí)現(xiàn)。
[0015] 前述的記憶元件，其中所述電荷儲(chǔ)存結(jié)構(gòu)包括一介電電荷儲(chǔ)存層。
[0016] 本發(fā)明的目的及解決其技術(shù)問題另外再采用以下技術(shù)方案來實(shí)現(xiàn)。依據(jù)本發(fā)明提 出的一種記憶元件的制造方法，包括：在基底中形成多個(gè)溝渠，各所述溝渠沿第一方向排 列。形成多個(gè)第一絕緣結(jié)構(gòu)，于所述溝渠中。形成多條位線，各位線位于所述第一絕緣結(jié)構(gòu) 下方的所述基底中。形成多個(gè)介電層，各介電層位于相鄰的兩個(gè)第一絕緣結(jié)構(gòu)之間的所述 基底上。形成多對(duì)電荷儲(chǔ)存結(jié)構(gòu)，各電荷儲(chǔ)存結(jié)構(gòu)位于相鄰的所述第一絕緣結(jié)構(gòu)與所述介 電層之間的所述基底上。形成多條字線，各所述字線沿一第二方向排列，覆蓋所述第一絕緣 結(jié)構(gòu)、所述電荷儲(chǔ)存結(jié)構(gòu)、所述介電層以及部分所述基底。
[0017] 本發(fā)明的目的及解決其技術(shù)問題還可采用以下技術(shù)措施進(jìn)一步實(shí)現(xiàn)。
[0018] 前述的記憶元件的制造方法，其中形成所述字線的步驟包括：形成單一的導(dǎo)體層； 以及圖案化所述單一的導(dǎo)體層以形成所述字線，所述字線填入于相鄰兩對(duì)電荷儲(chǔ)存結(jié)構(gòu)之 間的第一間隙以及各對(duì)電荷儲(chǔ)存結(jié)構(gòu)之間的第二間隙，并且與所述第一絕緣結(jié)構(gòu)、所述電 荷儲(chǔ)存結(jié)構(gòu)、所述介電層以及部分所述基底接觸。
[0019] 前述的記憶元件的制造方法，其中所述電荷儲(chǔ)存結(jié)構(gòu)、所述介電層、所述位線以 及所述字線的形成方法包括：在所述基底上形成電荷儲(chǔ)存堆疊層。圖案化所述電荷儲(chǔ)存堆 疊層，以形成多個(gè)圖案化的所述電荷儲(chǔ)存堆疊層，所述圖案化的所述電荷儲(chǔ)存堆疊層之間 具有所述第二間隙。在所述第二間隙中形成所述介電層。形成一掩膜層，覆蓋所述圖案化 的所述電荷儲(chǔ)存堆疊層、所述介電層以及所述基底，并且填入于所述第二間隙中。圖案化所 述掩膜層與所述圖案化的所述電荷儲(chǔ)存堆疊層，以形成多個(gè)圖案化的掩膜層與所述電荷儲(chǔ) 存結(jié)構(gòu)，并形成所述第一間隙，裸露出所述第一絕緣結(jié)構(gòu)。以所述圖案化的掩膜層為掩膜， 進(jìn)行離子植入工藝，于所述第一絕緣結(jié)構(gòu)下方的所述基底中形成所述位線。移除所述圖案 化的掩膜層，裸露出所述第二間隙與所述第一間隙。形成所述字線。
[0020] 前述的記憶元件的制造方法，其中形成所述字線的步驟包括：形成多個(gè)圖案化的 第一導(dǎo)體層，所述圖案化的第一導(dǎo)體層位于各對(duì)電荷儲(chǔ)存結(jié)構(gòu)之間的第二間隙，且覆蓋所 述電荷儲(chǔ)存結(jié)構(gòu)，裸露出所述第一絕緣結(jié)構(gòu)。形成多個(gè)第二絕緣結(jié)構(gòu)，所述第二絕緣結(jié)構(gòu) 填入于相鄰兩對(duì)電荷儲(chǔ)存結(jié)構(gòu)之間的第一間隙，且覆蓋所述第一絕緣結(jié)構(gòu)。形成多個(gè)圖案 化的第二導(dǎo)體層，所述圖案化的第二導(dǎo)體層覆蓋于所述圖案化的第一導(dǎo)體層與所述第二 絕緣結(jié)構(gòu)。
[0021] 前述的記憶元件的制造方法，其中所述電荷儲(chǔ)存結(jié)構(gòu)、所述介電層、所述位線、所 述圖案化的第一導(dǎo)體層以及所述第二絕緣結(jié)構(gòu)的形成方法包括：在所述基底上形成一電荷 儲(chǔ)存堆疊層。圖案化所述電荷儲(chǔ)存堆疊層，以形成多個(gè)圖案化的所述電荷儲(chǔ)存堆疊層，所述 圖案化的所述電荷儲(chǔ)存堆疊層之間具有所述第二間隙。在所述第二間隙中形成所述介電 層。形成第一導(dǎo)體層，覆蓋所述圖案化的所述電荷儲(chǔ)存堆疊層、所述介電層以及所述基底， 并且填入于所述第二間隙中。圖案化所述第一導(dǎo)體層與所述圖案化的電荷儲(chǔ)存堆疊層，以 形成所述圖案化的第一導(dǎo)體層與所述電荷儲(chǔ)存結(jié)構(gòu)，并形成所述第一間隙，裸露出所述第 一絕緣結(jié)構(gòu)。以所述圖案化的第一導(dǎo)體層為掩膜，進(jìn)行離子植入工藝，于所述第一絕緣結(jié)構(gòu) 下方的所述基底中形成所述位線。在所述第一間隙中形成所述第二絕緣結(jié)構(gòu)。
[0022] 本發(fā)明與現(xiàn)有技術(shù)相比具有明顯的優(yōu)點(diǎn)和有益效果。借由上述技術(shù)方案，本發(fā)明 記憶元件及其制造方法至少具有下列優(yōu)點(diǎn)及有益效果：
[0023] 本發(fā)明的記憶元件可以提供定位的電荷儲(chǔ)存區(qū)域，以使電荷可以完全定位化儲(chǔ) 存，減少第二位元效應(yīng)，并減少編成干擾的行為。
[0024] 本發(fā)明的記憶元件的制造方法，可以通過簡(jiǎn)單的工藝使得所制造的記憶元件可以 提供定位的電荷儲(chǔ)存區(qū)域，以使電荷可以完全定位化儲(chǔ)存，得到較佳的第二位元，減少編成 干擾的行為。
[0025] 綜上所述，本發(fā)明是有關(guān)于一種記憶元件及其制造方法。該記憶元件包括基底、多 個(gè)絕緣結(jié)構(gòu)、多條位線、多個(gè)介電層、多對(duì)電荷儲(chǔ)存結(jié)構(gòu)以及多條字線。所述基底中具有多 個(gè)溝渠，各溝渠沿第一方向排列。所述絕緣結(jié)構(gòu)位于所述溝渠中。所述位線位于所述絕緣 結(jié)構(gòu)下方的所述基底中。各介電層位于相鄰的兩個(gè)絕緣結(jié)構(gòu)之間的所述基底上。各電荷儲(chǔ) 存結(jié)構(gòu)位于相鄰的所述絕緣結(jié)構(gòu)與所述介電層之間的所述基底上。各字線沿第二方向排 列，覆蓋所述絕緣結(jié)構(gòu)、所述電荷儲(chǔ)存結(jié)構(gòu)、所述介電層以及部分所述基底。本發(fā)明在技術(shù) 上有顯著的進(jìn)步，并具有明顯的積極效果，誠(chéng)為一新穎、進(jìn)步、實(shí)用的新設(shè)計(jì)。
[0026] 上述說明僅是本發(fā)明技術(shù)方案的概述，為了能夠更清楚了解本發(fā)明的技術(shù)手段， 而可依照說明書的內(nèi)容予以實(shí)施，并且為了讓本發(fā)明的上述和其他目的、特征和優(yōu)點(diǎn)能夠 更明顯易懂，以下特舉較佳實(shí)施例，并配合附圖，詳細(xì)說明如下。

【專利附圖】

【附圖說明】
[0027] 圖1A是繪示本發(fā)明第一實(shí)施例的一種記憶元件的俯視圖。
[0028] 圖1B是繪示圖1A沿I-Ι切線的剖面圖。
[0029] 圖1C是繪示圖1A沿II-II切線的剖面圖。
[0030] 圖2A至圖2E是繪示本發(fā)明第一實(shí)施例的一種記憶元件的制造方法的剖面圖。
[0031] 圖3A是繪示本發(fā)明第二實(shí)施例的一種記憶元件的俯視圖。
[0032] 圖3B是繪示圖3A沿IV-IV切線的剖面圖。
[0033] 圖3C是繪示圖3A沿V-V切線的剖面圖。
[0034] 圖4A至圖4D是繪示本發(fā)明第二實(shí)施例的一種記憶元件的制造方法的剖面圖。
[0035] 圖5是繪示現(xiàn)有習(xí)知技術(shù)以及本發(fā)明第二實(shí)施例的記憶元件的啟始電壓分布曲 線圖。
[0036] 10 :基底 12 :溝渠
[0037] 14 :墊氧化層 16 :掩膜層
[0038] 18、40 :絕緣結(jié)構(gòu) 20 :阱區(qū)
[0039] 22、26 :氧化硅層 24 :氮化硅層
[0040] 28:電荷儲(chǔ)存堆疊層 29 :圖案化的電荷儲(chǔ)存堆疊層
[0041] 30:電荷儲(chǔ)存結(jié)構(gòu) 32、38:間隙
[0042] 34:介電層 36 :導(dǎo)體層
[0043] 36a、42 :圖案化的導(dǎo)體層 44、54 :字線
[0044] 50 :位線 100、200:曲線
[0045] 1-1、II-II、IV-IV、V_V :剖面線

【具體實(shí)施方式】
[0046] 為更進(jìn)一步闡述本發(fā)明為達(dá)成預(yù)定發(fā)明目的所采取的技術(shù)手段及功效，以下結(jié) 合附圖及較佳實(shí)施例，對(duì)依據(jù)本發(fā)明提出的記憶元件及其制造方法其【具體實(shí)施方式】、結(jié)構(gòu)、 方法、步驟、特征及其功效，詳細(xì)說明如后。
[0047] 有關(guān)本發(fā)明的前述及其他技術(shù)內(nèi)容、特點(diǎn)及功效，在以下配合參考圖式的較佳實(shí) 施例的詳細(xì)說明中將可清楚呈現(xiàn)。通過【具體實(shí)施方式】的說明，應(yīng)當(dāng)可對(duì)本發(fā)明為達(dá)成預(yù)定 目的所采取的技術(shù)手段及功效獲得一更加深入且具體的了解，然而所附圖式僅是提供參考 與說明之用，并非用來對(duì)本發(fā)明加以限制。
[0048] 圖1A是繪示本發(fā)明第一實(shí)施例的一種記憶元件的俯視圖。圖1B是繪示圖1A沿 I-Ι切線的剖面圖。圖1C是繪示圖1A沿II-II切線的剖面圖。
[0049] 請(qǐng)參閱圖1A、圖1B與圖1C所示，本發(fā)明第一實(shí)施例的一種記憶元件包括基底10、 多條位線50、多條字線44、多對(duì)電荷儲(chǔ)存結(jié)構(gòu)30、多個(gè)介電層34、多個(gè)絕緣結(jié)構(gòu)18以及多 個(gè)絕緣結(jié)構(gòu)40。每一記憶胞包括一條字線44、兩條位線50、兩個(gè)電荷儲(chǔ)存結(jié)構(gòu)30、介電層 34。兩個(gè)電荷儲(chǔ)存結(jié)構(gòu)30以介電層34以及字線44物理性分隔開。
[0050] 基底10中具有阱區(qū)20。阱區(qū)20中具有多個(gè)溝渠12,沿第一方向延伸，以平行或 是實(shí)質(zhì)上平行的方式排列。絕緣結(jié)構(gòu)18位于溝渠12中。位線50位于絕緣結(jié)構(gòu)18下方的 阱區(qū)20中。各介電層34位于相鄰的兩個(gè)絕緣結(jié)構(gòu)18之間的阱區(qū)20上。各電荷儲(chǔ)存結(jié)構(gòu) 30位于相鄰的絕緣結(jié)構(gòu)18與介電層34之間的基底10上。絕緣結(jié)構(gòu)40位于相對(duì)應(yīng)的絕緣 結(jié)構(gòu)18上，填入于相鄰兩對(duì)電荷儲(chǔ)存結(jié)構(gòu)30之間的間隙38。多條字線44,沿第二方向延 伸，以平行或?qū)嵸|(zhì)上平行的方式排列，覆蓋絕緣結(jié)構(gòu)18、電荷儲(chǔ)存結(jié)構(gòu)30、介電層34以及 部分的阱區(qū)20。每一字線44包括圖案化的導(dǎo)體層36a與圖案化的導(dǎo)體層42。每一圖案化 的導(dǎo)體層36a位于相鄰的兩個(gè)絕緣結(jié)構(gòu)40之間，填入于各對(duì)電荷儲(chǔ)存結(jié)構(gòu)30之間的間隙 32,且覆蓋電荷儲(chǔ)存結(jié)構(gòu)30、介電層34以及阱區(qū)20,其剖面例如是呈T型。每一圖案化的 導(dǎo)體層42在第二方向延伸，覆蓋圖案化的導(dǎo)體層36a以及絕緣結(jié)構(gòu)40。第二延伸方向與第 一延伸方向可以是相互垂直，或是實(shí)質(zhì)上相互垂直。
[0051] 圖2A至圖2E是繪示本發(fā)明第一實(shí)施例的一種記憶元件的制造方法的剖面圖。
[0052] 請(qǐng)參閱圖2A所示，在基底10中形成多個(gè)溝渠12,這些溝渠12沿第一方向延伸且 以平行或?qū)嵸|(zhì)上平行的方式排列?；?0可以是半導(dǎo)體基底，例如是硅基底，或是半導(dǎo)體 化合物基底，例如是砷化鎵基底。溝渠12的形成方法可以在基底10上形成圖案化的墊氧 化層14與掩膜層16,然后通過蝕刻基底10的工藝來形成。溝渠12的深度例如是300至 1500 埃。
[0053] 墊氧化層14可以利用熱氧化法或是化學(xué)氣相沉積法來形成。掩膜層16的材質(zhì)可 以是氮化硅，其形成方法例如是化學(xué)氣相沉積法。
[0054] 在溝渠12之中形成絕緣結(jié)構(gòu)18。絕緣結(jié)構(gòu)18的形成方法例如是在基底10上形 成絕緣層，絕緣層覆蓋掩膜層16并填入溝渠12中，然后，進(jìn)行化學(xué)機(jī)械研磨工藝或是蝕刻 工藝，移除溝渠12以外的絕緣層。絕緣層的材料例如是氧化硅或是其他介電材料，其形成 的方法例如是化學(xué)氣相沉積法。
[0055] 請(qǐng)參閱圖2B所示，之后，移除掩膜層16與墊氧化層14。然后，在基底10中形成阱 區(qū)20。阱區(qū)20可以通過離子植入的方式來形成。阱區(qū)20中具有第一導(dǎo)電型的摻質(zhì)，例如 是P型摻質(zhì)，例如是硼或是二氟化硼離子。
[0056] 之后，在基底10上形成電荷儲(chǔ)存堆疊層28。電荷儲(chǔ)存堆疊層28包括介電電荷儲(chǔ) 存層，例如是氮化硅。在一實(shí)施例中，電荷儲(chǔ)存結(jié)構(gòu)30包括氧化硅層22、氮化硅層24以及 氧化硅層26。氧化硅層22以及氧化硅層26的形成方法例如是熱氧化法、化學(xué)氣相沉積法 或現(xiàn)場(chǎng)蒸氣產(chǎn)生法（in-situ steam generation)。氮化娃層24可以利用爐管氮化法、化學(xué) 氣相沉積法。氧化硅層22、氮化硅層24以及氧化硅層26的厚度可以分別例如是25至45 埃、45至65埃以及80至120埃。
[0057] 請(qǐng)參閱圖2C所示，將電荷儲(chǔ)存堆疊層28進(jìn)行圖案化，以形成圖案化的電荷儲(chǔ)存堆 疊層29。圖案化的電荷儲(chǔ)存堆疊層29位于絕緣結(jié)構(gòu)18上方且延伸到絕緣結(jié)構(gòu)18兩側(cè)的 阱區(qū)20上。相鄰的兩個(gè)圖案化的電荷儲(chǔ)存堆疊層29之間具有間隙32。
[0058] 接著，在相鄰的兩個(gè)圖案化的電荷儲(chǔ)存堆疊層29之間的間隙32中形成介電層 34。介電層34的材質(zhì)例如是氧化硅，形成的方法例如是熱氧化法。介電層34的厚度例如 是25至70埃。
[0059] 之后，在基底10上形成導(dǎo)體層36。導(dǎo)體層36覆蓋圖案化的電荷儲(chǔ)存堆疊層29， 并填入間隙32,覆蓋介電層34。導(dǎo)體層36的材質(zhì)例如是摻雜多晶硅，其形成的方法例如是 化學(xué)氣相沉積法或?yàn)R鍍法。導(dǎo)體層36的材質(zhì)例如是摻雜多晶硅，形成的方法例如是化學(xué)氣 相沉積法。導(dǎo)體層36的厚度例如是300至500埃。
[0060] 其后，請(qǐng)參閱圖2D所示，將導(dǎo)體層36以及圖案化的電荷儲(chǔ)存堆疊層29圖案化， 以形成圖案化的導(dǎo)體層36a以及電荷儲(chǔ)存結(jié)構(gòu)30以及間隙38。在相鄰的兩個(gè)絕緣結(jié)構(gòu)18 之間的基底10上有一對(duì)電荷儲(chǔ)存結(jié)構(gòu)30,每一對(duì)電荷儲(chǔ)存結(jié)構(gòu)30之間有間隙32,介電層 34填在此間隙32中；而圖案化的導(dǎo)體層36a覆蓋電荷儲(chǔ)存結(jié)構(gòu)30,且填入于間隙32之 中，覆蓋介電層34。間隙38位于相鄰兩對(duì)電荷儲(chǔ)存結(jié)構(gòu)30之間，裸露出絕緣結(jié)構(gòu)18。
[0061] 之后，在絕緣結(jié)構(gòu)18下方的阱區(qū)20中形成位線50(或稱為源極與漏極區(qū)）。位 線50的形成方法例如是以圖案化的導(dǎo)體層36a為掩膜，進(jìn)行離子植入工藝，將具有第二導(dǎo) 電型的摻質(zhì)植入于阱區(qū)20之中。第二導(dǎo)電型的摻質(zhì)為N型摻質(zhì)，例如是磷或是砷。
[0062] 其后，請(qǐng)參閱圖2E所示，在間隙38之中形成絕緣結(jié)構(gòu)40。絕緣層40的材料例如 是氧化硅或是其他介電材料。絕緣結(jié)構(gòu)40的形成方法例如是在基底10上形成絕緣層（未 繪示）。絕緣層覆蓋圖案化的導(dǎo)體層36a并填入于間隙38中。然后，進(jìn)行化學(xué)機(jī)械研磨工 藝或是蝕刻工藝，移除間隙38以外的絕緣層。
[0063] 之后，在基底10上形成圖案化的導(dǎo)體層42。圖案化的導(dǎo)體層42沿第二方向延伸， 以平行或?qū)嵸|(zhì)上平行的方式排列，覆蓋絕緣結(jié)構(gòu)40以及電荷儲(chǔ)存結(jié)構(gòu)30。圖案化的導(dǎo)體層 42的形成方法例如是形成導(dǎo)體材料層，然后經(jīng)由微影蝕刻方式圖案化。做為圖案化的導(dǎo)體 層42的導(dǎo)體材料層的材料例如是摻雜多晶硅，其形成的方法例如是化學(xué)氣相沉積法或?yàn)R 鍍法，厚度例如是200至700埃。在形成導(dǎo)體材料層之前，可以先進(jìn)行蝕刻工藝，以移除圖 案化的導(dǎo)體層36a表面上形成的原生氧化層。圖案化的導(dǎo)體層42與圖案化的導(dǎo)體層36a 做為字線44。
[0064] 圖3A是繪示本發(fā)明第二實(shí)施例的一種記憶元件的俯視圖。圖3B是繪示圖3A沿 IV-IV切線的剖面圖。圖3C是繪示圖3A沿V-V切線的剖面圖。
[0065] 請(qǐng)參閱圖3A、圖3B與圖3C所示，本發(fā)明第二實(shí)施例的一種記憶元件包括基底10、 多條位線50、多條字線54、多對(duì)電荷儲(chǔ)存結(jié)構(gòu)30、多個(gè)介電層34以及多個(gè)絕緣結(jié)構(gòu)18。每 一記憶胞包括一條字線54、兩條位線50、兩個(gè)電荷儲(chǔ)存結(jié)構(gòu)30、介電層34。兩個(gè)電荷儲(chǔ)存 結(jié)構(gòu)30以介電層34以及字線54物理性分隔開。
[0066] 基底10中具有阱區(qū)20。阱區(qū)20中具有多個(gè)溝渠12,沿第一方向延伸，以平行或 是實(shí)質(zhì)上平行的方式排列。絕緣結(jié)構(gòu)18位于溝渠12中。位線50位于絕緣結(jié)構(gòu)18下方的 阱區(qū)20中。各介電層34位于相鄰的兩個(gè)絕緣結(jié)構(gòu)18之間的阱區(qū)20上。各電荷儲(chǔ)存結(jié)構(gòu) 30位于相鄰的絕緣結(jié)構(gòu)18與介電層34之間的基底10上。多條字線54,沿第二方向延伸， 以平行或?qū)嵸|(zhì)上平行的方式排列。各字線54由單一的圖案化導(dǎo)體層所構(gòu)成，其填入于相鄰 兩對(duì)電荷儲(chǔ)存結(jié)構(gòu)30之間的間隙38,覆蓋絕緣結(jié)構(gòu)18,且填入于各對(duì)電荷儲(chǔ)存結(jié)構(gòu)30之 間的間隙32,且覆蓋介電層34、電荷儲(chǔ)存結(jié)構(gòu)30以及阱區(qū)20。換言之，由單一的圖案化導(dǎo) 體層所構(gòu)成字線54在第二方向延伸，其形狀例如是呈梳狀。
[0067] 圖4A至圖4D是繪示本發(fā)明第二實(shí)施例的一種記憶元件的制造方法的剖面圖。
[0068] 請(qǐng)參閱圖4A所示，依照上述第一實(shí)施例的方法在基底10中形成沿第一方向延伸， 且以平行或?qū)嵸|(zhì)上平行的方式排列的多個(gè)溝渠12,并在溝渠12中形成絕緣結(jié)構(gòu)18。然后， 在基底10中形成阱區(qū)20。之后，在基底10上形成圖案化的電荷儲(chǔ)存堆疊層29。接著，在 相鄰的兩個(gè)圖案化的電荷儲(chǔ)存堆疊層29之間的間隙32中形成介電層34。
[0069] 之后，在基底10上形成硬掩膜層46。硬掩膜層46覆蓋圖案化的電荷儲(chǔ)存堆疊層 29,并填入間隙32,覆蓋介電層34。硬掩膜層46的材質(zhì)例如是氮化硅，其形成的方法例如 是化學(xué)氣相沉積法或爐管氮化法。硬掩膜層46的厚度例如是500至1000埃。
[0070] 其后，請(qǐng)參閱圖4B所示，將硬掩膜層46以及圖案化的電荷儲(chǔ)存堆疊層29圖案化， 以形成圖案化的硬掩膜層46a以及電荷儲(chǔ)存結(jié)構(gòu)30以及間隙38。在相鄰的兩個(gè)絕緣結(jié)構(gòu) 18之間的基底10上有一對(duì)電荷儲(chǔ)存結(jié)構(gòu)30,每一對(duì)電荷儲(chǔ)存結(jié)構(gòu)30之間有間隙32,介電 層34填在此間隙32中；而圖案化的硬掩膜層46a覆蓋電荷儲(chǔ)存結(jié)構(gòu)30,且填入于間隙32 之中，覆蓋介電層34。間隙38位于相鄰兩對(duì)電荷儲(chǔ)存結(jié)構(gòu)30之間，裸露出絕緣結(jié)構(gòu)18。
[0071] 之后，在絕緣結(jié)構(gòu)18下方的阱區(qū)20中形成位線50。位線50的形成方法例如是以 圖案化的硬掩膜層46a為掩膜，進(jìn)行離子植入工藝，將具有第二導(dǎo)電型的摻質(zhì)植入于阱區(qū) 20之中。第二導(dǎo)電型的摻質(zhì)為N型摻質(zhì)，例如是磷或是砷。
[0072] 其后，請(qǐng)參閱圖4C所示，將圖案化的硬掩膜層46a移除，裸露出電荷儲(chǔ)存結(jié)構(gòu)30、 介電層34以及絕緣結(jié)構(gòu)18。
[0073] 之后，請(qǐng)參閱圖4D所示，在基底10上形成圖案化的導(dǎo)體層，以做為字線54。字線 54沿第二方向延伸，以平行或?qū)嵸|(zhì)上平行的方式排列。更具體地說，各字線54由單一的圖 案化導(dǎo)體層所構(gòu)成，其填入于相鄰兩對(duì)電荷儲(chǔ)存結(jié)構(gòu)30之間的間隙38,覆蓋絕緣結(jié)構(gòu)18， 且填入于各對(duì)電荷儲(chǔ)存結(jié)構(gòu)30之間的間隙32,且覆蓋介電層34、電荷儲(chǔ)存結(jié)構(gòu)30以及阱 區(qū)20 (圖3C)。換言之，由單一的圖案化導(dǎo)體層所構(gòu)成字線54在第二方向延伸，且有部分向 基底10表面（向下）延伸，其形狀例如是呈梳狀。字線54的形成方法例如是形成導(dǎo)體材 料層，然后經(jīng)由微影蝕刻方式圖案化。做為圖案化的導(dǎo)體層54的導(dǎo)體材料層的材料例如是 摻雜多晶硅，其形成的方法例如是化學(xué)氣相沉積法或?yàn)R鍍法，厚度例如是300至700埃。 [0074] 本發(fā)明第二實(shí)施例的字線由單一導(dǎo)體層所構(gòu)成，可以避免使用兩層導(dǎo)體層在導(dǎo)體 層之間形成原生氧化層的問題，因此，可以不需要額外進(jìn)行移除原生氧化層的步驟，簡(jiǎn)化工 藝步驟，提升元件的可靠度。
[0075] 請(qǐng)參閱圖1C以及圖3C所示，本發(fā)明上述實(shí)施例中，每一記憶胞包括一條字線 44/54、兩條位線50、兩個(gè)電荷儲(chǔ)存結(jié)構(gòu)30、介電層34。兩個(gè)電荷儲(chǔ)存結(jié)構(gòu)30以介電層34
[0076] 以及字線44/54物理性分隔開。依據(jù)以下公式，本發(fā)明實(shí)施例可以使得啟始電壓的分布的 寬度變窄，避免第二位元效應(yīng)。

【權(quán)利要求】
1. 一種記憶元件，其特征在于其包括： 一基底，所述基底中具有多個(gè)溝渠，各溝渠沿一第一方向排列； 多個(gè)第一絕緣結(jié)構(gòu)，位于所述溝渠中； 多條位線，位于所述第一絕緣結(jié)構(gòu)下方的所述基底中； 多個(gè)介電層，各介電層位于相鄰的兩個(gè)第一絕緣結(jié)構(gòu)之間的所述基底上； 多對(duì)電荷儲(chǔ)存結(jié)構(gòu)，各電荷儲(chǔ)存結(jié)構(gòu)位于相鄰的所述第一絕緣結(jié)構(gòu)與所述介電層之間 的所述基底上；以及 多條字線，各字線沿一第二方向排列，覆蓋所述第一絕緣結(jié)構(gòu)、所述電荷儲(chǔ)存結(jié)構(gòu)、所 述介電層以及部分所述基底。
2. 根據(jù)權(quán)利要求1所述的記憶元件，其特征在于其中每一字線是由單一的導(dǎo)體層所組 成，且所述單一的導(dǎo)體層填入于相鄰兩對(duì)電荷儲(chǔ)存結(jié)構(gòu)之間的第一間隙以及各對(duì)電荷儲(chǔ)存 結(jié)構(gòu)之間的第二間隙。
3. 根據(jù)權(quán)利要求1所述的記憶元件，其特征在于其還包括多個(gè)第二絕緣結(jié)構(gòu)，且其中 每一第二絕緣結(jié)構(gòu)，位于相對(duì)應(yīng)的所述第一絕緣結(jié)構(gòu)上，填入于相鄰兩對(duì)電荷儲(chǔ)存結(jié) 構(gòu)之間的第一間隙； 每一字線包括一圖案化的第一導(dǎo)體層與一圖案化的第二導(dǎo)體層，其中： 每一圖案化的第一導(dǎo)體層，位于相鄰的兩個(gè)第二絕緣結(jié)構(gòu)之間，填入于各對(duì)電荷儲(chǔ)存 結(jié)構(gòu)之間的第二間隙，且覆蓋所述電荷儲(chǔ)存結(jié)構(gòu)以及所述介電層；以及 所述圖案化的第二導(dǎo)體層，覆蓋于所述圖案化的第一導(dǎo)體層與所述第二絕緣結(jié)構(gòu)。
4. 一種記憶元件，其特征在于其包括： 一基底，所述基底中具有多個(gè)溝渠，各溝渠沿一第一方向排列； 多個(gè)第一絕緣結(jié)構(gòu)，位于所述溝渠中； 多條位線，位于所述第一絕緣結(jié)構(gòu)下方的所述基底中； 多個(gè)介電層，各介電層位于相鄰的兩個(gè)第一絕緣結(jié)構(gòu)之間的所述基底上； 多對(duì)電荷儲(chǔ)存結(jié)構(gòu)，各電荷儲(chǔ)存結(jié)構(gòu)位于相鄰的所述第一絕緣結(jié)構(gòu)與所述介電層之間 的所述基底上；以及 多條字線，各字線沿一第二方向排列，所述字線是由單一的導(dǎo)體層所組成，且所述導(dǎo)體 層填入于相鄰兩對(duì)電荷儲(chǔ)存結(jié)構(gòu)之間的第一間隙以及各對(duì)電荷儲(chǔ)存結(jié)構(gòu)之間的第二間隙， 并且與所述第一絕緣結(jié)構(gòu)、所述電荷儲(chǔ)存結(jié)構(gòu)、所述介電層以及部分所述基底接觸。
5. 根據(jù)權(quán)利要求4所述的記憶元件，其特征在于其中所述電荷儲(chǔ)存結(jié)構(gòu)包括一介電電 荷儲(chǔ)存層。
6. -種記憶元件的制造方法，其特征在于其包括以下步驟： 在一基底中形成多個(gè)溝渠，各所述溝渠沿一第一方向排列； 形成多個(gè)第一絕緣結(jié)構(gòu)，于所述溝渠中； 形成多條位線，各位線位于所述第一絕緣結(jié)構(gòu)下方的所述基底中； 形成多個(gè)介電層，各介電層位于相鄰的兩個(gè)第一絕緣結(jié)構(gòu)之間的所述基底上； 形成多對(duì)電荷儲(chǔ)存結(jié)構(gòu)，各電荷儲(chǔ)存結(jié)構(gòu)位于相鄰的所述第一絕緣結(jié)構(gòu)與所述介電層 之間的所述基底上；以及 形成多條字線，各所述字線沿一第二方向排列，覆蓋所述第一絕緣結(jié)構(gòu)、所述電荷儲(chǔ)存 結(jié)構(gòu)、所述介電層以及部分所述基底。
7. 根據(jù)權(quán)利要求6所述的記憶元件的制造方法，其特征在于其中形成所述字線的步驟 包括： 形成單一的導(dǎo)體層；以及 圖案化所述單一的導(dǎo)體層以形成所述字線，所述字線填入于相鄰兩對(duì)電荷儲(chǔ)存結(jié)構(gòu)之 間的第一間隙以及各對(duì)電荷儲(chǔ)存結(jié)構(gòu)之間的第二間隙，并且與所述第一絕緣結(jié)構(gòu)、所述電 荷儲(chǔ)存結(jié)構(gòu)、所述介電層以及部分所述基底接觸。
8. 根據(jù)權(quán)利要求7所述的記憶元件的制造方法，其特征在于其中所述電荷儲(chǔ)存結(jié)構(gòu)、 所述介電層、所述位線以及所述字線的形成方法包括： 在所述基底上形成一電荷儲(chǔ)存堆疊層； 圖案化所述電荷儲(chǔ)存堆疊層，以形成多個(gè)圖案化的所述電荷儲(chǔ)存堆疊層，所述圖案化 的所述電荷儲(chǔ)存堆疊層之間具有所述第二間隙； 在所述第二間隙中形成所述介電層； 形成一掩膜層，覆蓋所述圖案化的所述電荷儲(chǔ)存堆疊層、所述介電層以及所述基底，并 且填入于所述第二間隙中； 圖案化所述掩膜層與所述圖案化的所述電荷儲(chǔ)存堆疊層，以形成多個(gè)圖案化的掩膜層 與所述電荷儲(chǔ)存結(jié)構(gòu)，并形成所述第一間隙，裸露出所述第一絕緣結(jié)構(gòu)； 以所述圖案化的掩膜層為掩膜，進(jìn)行離子植入工藝，于所述第一絕緣結(jié)構(gòu)下方的所述 基底中形成所述位線； 移除所述圖案化的掩膜層，裸露出所述第二間隙與所述第一間隙；以及 形成所述字線。
9. 根據(jù)權(quán)利要求6所述的記憶元件的制造方法，其特征在于其中形成所述字線的步驟 包括： 形成多個(gè)圖案化的第一導(dǎo)體層，所述圖案化的第一導(dǎo)體層位于各對(duì)電荷儲(chǔ)存結(jié)構(gòu)之間 的第二間隙，且覆蓋所述電荷儲(chǔ)存結(jié)構(gòu)，裸露出所述第一絕緣結(jié)構(gòu)； 形成多個(gè)第二絕緣結(jié)構(gòu)，所述第二絕緣結(jié)構(gòu)填入于相鄰兩對(duì)電荷儲(chǔ)存結(jié)構(gòu)之間的第一 間隙，且覆蓋所述第一絕緣結(jié)構(gòu)；以及 形成多個(gè)圖案化的第二導(dǎo)體層，所述圖案化的第二導(dǎo)體層覆蓋于所述圖案化的第一導(dǎo) 體層與所述第二絕緣結(jié)構(gòu)。
10. 根據(jù)權(quán)利要求9所述的記憶元件的制造方法，其特征在于其中所述電荷儲(chǔ)存結(jié) 構(gòu)、所述介電層、所述位線、所述圖案化的第一導(dǎo)體層以及所述第二絕緣結(jié)構(gòu)的形成方法包 括： 在所述基底上形成一電荷儲(chǔ)存堆疊層； 圖案化所述電荷儲(chǔ)存堆疊層，以形成多個(gè)圖案化的所述電荷儲(chǔ)存堆疊層，所述圖案化 的所述電荷儲(chǔ)存堆疊層之間具有所述第二間隙； 在所述第二間隙中形成所述介電層； 形成一第一導(dǎo)體層，覆蓋所述圖案化的所述電荷儲(chǔ)存堆疊層、所述介電層以及所述基 底，并且填入于所述第二間隙中； 圖案化所述第一導(dǎo)體層與所述圖案化的電荷儲(chǔ)存堆疊層，以形成所述圖案化的第一導(dǎo) 體層與所述電荷儲(chǔ)存結(jié)構(gòu)，并形成所述第一間隙，裸露出所述第一絕緣結(jié)構(gòu)； 以所述圖案化的第一導(dǎo)體層為掩膜，進(jìn)行離子植入工藝，于所述第一絕緣結(jié)構(gòu)下方的 所述基底中形成所述位線；以及 在所述第一間隙中形成所述第二絕緣結(jié)構(gòu)。
【文檔編號(hào)】H01L27/115GK104143553SQ201310164900
【公開日】2014年11月12日 申請(qǐng)日期:2013年5月7日 優(yōu)先權(quán)日:2013年5月7日
【發(fā)明者】鄭嘉文 申請(qǐng)人:旺宏電子股份有限公司