制造具有覆蓋層的半導(dǎo)器件的方法
【專利摘要】本發(fā)明公開了一種制造具有覆蓋層的半導(dǎo)體器件的方法，包括在半導(dǎo)體襯底的第一區(qū)域中形成第一偽柵極結(jié)構(gòu)，以及在半導(dǎo)體襯底的第二區(qū)域中形成第二偽柵極結(jié)構(gòu)。在第二偽柵極結(jié)構(gòu)上形成保護(hù)層(例如，氧化物和/或氮化硅硬掩模)。在形成保護(hù)層之后去除第一偽柵極結(jié)構(gòu)，從而提供第一溝槽。在第一溝槽中形成覆蓋層(例如，硅)?？稍诟采w層上形成金屬柵極結(jié)構(gòu)。在去除第一偽柵極結(jié)構(gòu)期間，保護(hù)層可保護(hù)第二偽柵極結(jié)構(gòu)。
【專利說明】制造具有覆蓋層的半導(dǎo)器件的方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明總的來說涉及集成電路，更具體地，涉及制造具有覆蓋層的半導(dǎo)體器件的方法。
【背景技術(shù)】
[0002]半導(dǎo)體集成電路(IC)工業(yè)經(jīng)歷了快速增長。IC材料、設(shè)計(jì)和制造工具的技術(shù)發(fā)展產(chǎn)生了多代1C，每一代IC都具有比前一代更小但更復(fù)雜的電路。在這些發(fā)展進(jìn)程中，制造方法和材料已發(fā)展到能實(shí)現(xiàn)更小部件尺寸的期望。
[0003]被認(rèn)為增強(qiáng)設(shè)備性能的一個(gè)發(fā)展是使用硅鍺來形成諸如PMOS場效應(yīng)晶體管(PFET器件)的一些器件的溝道，而保留硅在NMOS場效應(yīng)晶體管(NFET器件)中的使用。然而，相同襯底上的混合器件類型在它們的集成方面提供了挑戰(zhàn)。例如，可以對一種器件類型有利的材料可能對另一種器件類型有害。因此，期望充分解決單個(gè)襯底上的多個(gè)器件類型同時(shí)維持或增強(qiáng)性能的方法。

【發(fā)明內(nèi)容】

[0004]根據(jù)本發(fā)明的一個(gè)方面，提供了一種制造半導(dǎo)體器件的方法，包括:在半導(dǎo)體襯底的第一區(qū)域中形成第一偽柵極結(jié)構(gòu)；在半導(dǎo)體襯底的第二區(qū)域中形成第二偽柵極結(jié)構(gòu)；在第二偽柵極結(jié)構(gòu)上形成保護(hù)層；在形成保護(hù)層之后去除第一偽柵極結(jié)構(gòu)，從而提供第一溝槽；在第一溝槽中形成覆蓋層。
[0005]優(yōu)選地，該方法進(jìn)一步包括:在形成覆蓋層之后，去除第二偽柵極結(jié)構(gòu)上的保護(hù)層。
[0006]優(yōu)選地，該方法進(jìn)一步包括:在去除第二偽柵極結(jié)構(gòu)上的保護(hù)層之前，在覆蓋層上形成偽層；在覆蓋層上形成金屬柵極結(jié)構(gòu)之前去除偽層。
[0007]優(yōu)選地，形成覆蓋層包括:在第二偽柵極結(jié)構(gòu)上的保護(hù)層上形成覆蓋層。
[0008]優(yōu)選地，該方法進(jìn)一步包括:去除保護(hù)層和第二偽柵極結(jié)構(gòu)；以及在第一溝槽中和在通過去除第二偽柵極結(jié)構(gòu)提供的第二溝槽中形成金屬柵極結(jié)構(gòu)。
[0009]優(yōu)選地，形成覆蓋層包括形成硅層。
[0010]優(yōu)選地，形成覆蓋層包括外延工藝。
[0011 ] 優(yōu)選地，在半導(dǎo)體襯底的硅鍺部分上形成第一偽柵極結(jié)構(gòu)。
[0012]優(yōu)選地，在半導(dǎo)體襯底的硅部分上形成第二偽柵極結(jié)構(gòu)。
[0013]根據(jù)本發(fā)明的另一方面，提供了一種制造半導(dǎo)體器件的方法，包括:在襯底的P型場效應(yīng)晶體管(PFET)區(qū)域中形成第一偽柵極結(jié)構(gòu)，以及在襯底的η型場效應(yīng)晶體管(NFET)區(qū)域中形成第二偽柵極結(jié)構(gòu)；在第二偽柵極結(jié)構(gòu)上形成保護(hù)層；在形成保護(hù)層之后去除第一偽柵極結(jié)構(gòu)，從而提供第一溝槽；在第一溝槽中形成硅覆蓋層；在第一溝槽中的硅覆蓋層上形成金屬柵極結(jié)構(gòu)；以及在去除第二偽柵極結(jié)構(gòu)之前從第二偽柵極結(jié)構(gòu)去除保護(hù)層。
[0014]優(yōu)選地，形成保護(hù)層包括:在襯底的NFET區(qū)域和PFET區(qū)域上形成保護(hù)層；以及使用光刻工藝圖案化保護(hù)層，使得從襯底的PFET區(qū)域去除保護(hù)層。
[0015]優(yōu)選地，形成保護(hù)層包括沉積氧化物層和氮化硅層中的至少一層。
[0016]優(yōu)選地，形成硅覆蓋層包括外延工藝。
[0017]優(yōu)選地，外延工藝在襯底的PFET區(qū)域的硅鍺部分上生長硅層。
[0018]優(yōu)選地，硅覆蓋層向形成在PFET區(qū)域中的PFET器件的溝道區(qū)域提供應(yīng)力。
[0019]根據(jù)本發(fā)明的又一方面，提供了一種方法，包括:在PFET器件的溝道區(qū)域以及NFET器件的偽柵極結(jié)構(gòu)上形成硅覆蓋層；在硅覆蓋層上形成介電材料的偽層；圖案化硅覆蓋層和偽層，其中，圖案化從NFET器件的偽柵極結(jié)構(gòu)去除硅覆蓋層和偽層；在圖案化之后去除NFET器件的偽柵極結(jié)構(gòu)，其中，去除偽柵極結(jié)構(gòu)提供溝槽；在硅覆蓋層上形成金屬柵極結(jié)構(gòu)以形成PFET器件的柵極；以及在溝槽中形成另外的金屬柵極結(jié)構(gòu)以形成NFET器件的柵極。
[0020]優(yōu)選地，形成介電材料的偽層包括沉積氮化硅。
[0021]優(yōu)選地，該方法進(jìn)一步包括:在形成硅覆蓋層之前形成至少一個(gè)保護(hù)層，其中，在NFET器件的偽柵極結(jié)構(gòu)上形成至少一個(gè)保護(hù)層。
[0022]優(yōu)選地，該方法進(jìn)一步包括:在形成硅覆蓋層之前，去除PFET器件的偽柵極結(jié)構(gòu)以露出溝道區(qū)域；以及其中，在去除PFET器件的偽柵極結(jié)構(gòu)期間，至少一個(gè)保護(hù)層掩蔽NFET器件的偽柵極結(jié)構(gòu)。
[0023]優(yōu)選地，在硅覆蓋層上形成金屬柵極結(jié)構(gòu)包括在硅覆蓋層上直接形成介電層。
【專利附圖】

【附圖說明】
[0024]當(dāng)參照附圖閱讀時(shí)，根據(jù)以下詳細(xì)描述更好地理解本發(fā)明的各個(gè)方面。需要強(qiáng)調(diào)的是，根據(jù)行業(yè)標(biāo)準(zhǔn)慣例，各個(gè)部件沒有按比例繪制。事實(shí)上，為了清楚地討論，可以任意增大或減小各個(gè)部件的尺寸。
[0025]圖1是根據(jù)本發(fā)明的一個(gè)或多個(gè)方面制造半導(dǎo)體器件的方法。
[0026]圖2至圖27是根據(jù)圖1的方法的一個(gè)或多個(gè)步驟制造半導(dǎo)體器件的實(shí)施例的截面圖。
【具體實(shí)施方式】
[0027]應(yīng)該理解，以下發(fā)明提供了用于實(shí)現(xiàn)本發(fā)明的不同特征的許多不同的實(shí)施例或?qū)嵗?。以下描述了部件和配置的具體實(shí)例以簡化本發(fā)明。當(dāng)然，這些僅僅是實(shí)例而不用于限制。此外，在下面的描述中第一部件形成在第二部件之上或第二部件上可以包括第一部件和第二部件被形成為直接接觸的實(shí)施例，還可以包括附加部件可形成為夾置在第一部件和第二部件之間使得第一部件和第二部件不直接接觸的實(shí)施例。為了簡化和清楚的目的，可以按不同比例任意繪制各個(gè)部件。在說明中，用虛線所示的部件表示已從襯底去除它們。
[0028]圖1示出了根據(jù)本發(fā)明的一個(gè)或多個(gè)方面制造半導(dǎo)體的方法100。圖2至圖27是根據(jù)圖1的方法100的半導(dǎo)體器件的實(shí)施例的截面圖。
[0029]應(yīng)當(dāng)理解，方法100包括具有互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)技術(shù)工藝流程的特征的步驟，因此僅在文中簡略描述?？稍诜椒?00之前、之后和/或期間執(zhí)行附加步驟。還應(yīng)當(dāng)理解，可以通過互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)技術(shù)工藝流程制造圖2至圖27的部分半導(dǎo)體器件，因此僅在文中簡略描述一些工藝。進(jìn)一步地，圖2至圖27的這些器件可包括諸如附加晶體管、雙極結(jié)型晶體管、電阻器、電容器、二極管、熔絲等的各種器件和部件，但為了更好地理解本發(fā)明的發(fā)明概念而簡化了這些部件。這些器件還可包括可以互連的多個(gè)半導(dǎo)體器件(例如，晶體管)。器件可以是處理集成電路期間制造的中間器件或中間器件的一部分，其可包括靜態(tài)隨機(jī)存儲(chǔ)器(SRAM)和/或其它邏輯電路、無源元件(諸如，電阻器、電容器和電感器)以及有源元件(諸如P溝道場效應(yīng)晶體管(PFET)、N溝道FET (NFET)、金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)、互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)晶體管、雙極型晶體管、高壓晶體管、高頻晶體管)、其它存儲(chǔ)單元以及它們的組合。應(yīng)當(dāng)注意，所示器件在兩個(gè)區(qū)域的每一個(gè)中提供單個(gè)器件，然而，該配置僅用于說明的目的，而不旨在將本發(fā)明限制在任何數(shù)量的柵極結(jié)構(gòu)。
[0030]方法100開始于框102，其中提供具有第一區(qū)域和第二區(qū)域的襯底。第一區(qū)域是NFET區(qū)域；第二區(qū)域是PFET區(qū)域。NFET區(qū)域是在其中形成或?qū)⒁纬搔切蛨鲂?yīng)晶體管的襯底的區(qū)域。PFET區(qū)域是在其中形成或?qū)⒁纬蒔型場效應(yīng)晶體管的襯底的區(qū)域。諸如淺溝槽隔離結(jié)構(gòu)(STI)或硅的局部氧化(LOCOS)結(jié)構(gòu)的隔離區(qū)可夾置在這些區(qū)域之間。
[0031]襯底可以是半導(dǎo)體襯底(例如，晶圓)。襯底可以是硅襯底?？蛇x地，襯底可以包括:另一種基本半導(dǎo)體，諸如鍺；化合物半導(dǎo)體，包括碳化硅、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦;合金半導(dǎo)體，包括SiGe, GaAsP、AlInAs, AlGaAs, GaInAs, GaInP和/或GaInAsP ;或者它們的組合。在一個(gè)實(shí)施例中，襯底是絕緣體上半導(dǎo)體(SOI)襯底。
[0032]在一個(gè)實(shí)施例中，襯底的第一區(qū)域包括將要形成器件(例如，PFET)的硅鍺區(qū)域(例如，有源區(qū)域)。在一個(gè)實(shí)施例中，襯底的第二區(qū)域包括將要形成器件(例如，NFET)的硅區(qū)域(例如，有源區(qū)域)。
[0033]參照圖2的實(shí)例，提供襯底202。襯底202包括PFET區(qū)域204和NFET區(qū)域206。PFET區(qū)域204包括硅鍺有源區(qū)域208。NFET區(qū)域206包括硅有源區(qū)域210。
[0034]然后，方法100繼續(xù)至框104，形成偽柵極結(jié)構(gòu)。偽柵極結(jié)構(gòu)設(shè)置在襯底上的兩個(gè)區(qū)域中的每一個(gè)區(qū)域中。每個(gè)偽柵極結(jié)構(gòu)均包括至少一個(gè)犧牲層。例如，偽柵極結(jié)構(gòu)可包括隨后被去除的界面層(IL)、柵極介電層、偽柵電極層和/或其它合適的層。在一個(gè)實(shí)施例中，IL可包括諸如氧化硅(SiO2)或氮氧化硅(SiON)的介電材料?？赏ㄟ^化學(xué)氧化、熱氧化、原子層沉積(ALD)、化學(xué)汽相沉積(CVD)和/或其它合適的方法來形成IL。在一個(gè)實(shí)施例中，柵極介電層包括諸如SiO2的氧化物?？赏ㄟ^熱氧化、原子層沉積(ALD)和/或其它合適方法來形成介電層。在一個(gè)實(shí)施例中，偽柵電極層包括多晶娃和/或其它合適材料?？赏ㄟ^CVD、物理汽相沉積(PVD)、ALD、其它合適方法和/或它們的組合來形成偽柵電極層。
[0035]可通過包括沉積材料以及圖案化工藝和蝕刻工藝的過程來由材料形成柵極堆疊件，從而形成偽柵極結(jié)構(gòu)?？墒褂冒ü饪棠z涂覆(例如，旋涂)、軟烘、掩模對準(zhǔn)、曝光、曝光后烘焙、顯影光刻膠、沖洗、干燥(例如，硬烘)、其它合適工藝和/或它們的組合的光刻圖案化工藝。蝕刻工藝包括干蝕刻、濕蝕刻和/或其它蝕刻方法(例如，反應(yīng)離子蝕刻)。
[0036]在實(shí)施例中，在形成源極/漏極區(qū)(或者它們的部分)之前或之后，間隔件元件可被形成為鄰接偽柵極結(jié)構(gòu)的側(cè)壁?？赏ㄟ^沉積介電材料隨后通過各向同性蝕刻工藝來形成間隔件元件，然而，其它實(shí)施例也是可能的。在一個(gè)實(shí)施例中，間隔件元件包括氧化硅、氮化硅和/或其它合適的電介質(zhì)。間隔件元件可包括多層。[0037]方法100還可包括形成附加部件。在一個(gè)實(shí)施例中，形成源極/漏極區(qū)。源極/漏極區(qū)可包括引入合適摻雜物類型:n型或者P型摻雜物。源極/漏極區(qū)可包括暈注入或低劑量漏極(LDD)注入、源極/漏極注入、源極/漏極激活和/或其它合適工藝。在其他實(shí)施例中，源極/漏極區(qū)可包括凸起的源極/漏極區(qū)、應(yīng)變區(qū)、外延生長區(qū)和/或其它合適的技術(shù)。
[0038]在一個(gè)實(shí)施例中，在偽柵極結(jié)構(gòu)上以及偽柵極結(jié)構(gòu)周圍形成接觸孔刻蝕停止層(CESL)和層間介電(ILD)層?？捎糜谛纬蒀ESL的材料的實(shí)例包括氮化硅、氧化硅、氮氧化硅和/或本領(lǐng)域公知的其它材料。ILD層可包括諸如正硅酸乙酯(TEOS)氧化物、非摻雜硅酸鹽玻璃或摻雜的氧化硅(諸如硼磷硅酸鹽玻璃(BPSG))、熔融石英玻璃(FSG)、磷硅酸鹽玻璃(PSG)、摻硼硅玻璃(BSG)的材料和/或其它合適介電材料?？赏ㄟ^PECVD工藝或者其它合適沉積技術(shù)來沉積ILD層。
[0039]參照圖2的實(shí)例，偽柵極結(jié)構(gòu)212設(shè)置在襯底上。偽柵極結(jié)構(gòu)212包括偽介電層214和偽電極層216。在一個(gè)實(shí)施例中，偽介電層214是諸如氧化硅的氧化物。在一個(gè)實(shí)施例中，偽電極層216是多晶硅。間隔件元件218設(shè)置在偽柵極結(jié)構(gòu)212的側(cè)壁。ILD層220夾置在偽柵極結(jié)構(gòu)212之間。ILD層220可包括多層。這些層可具有相同或不同的組成。
[0040]然后，方法100繼續(xù)至框106，在襯底上的NFET區(qū)域中形成保護(hù)層(或硬掩模)。在一個(gè)實(shí)施例中，在第一區(qū)域和第二區(qū)域上均形成保護(hù)層(例如，席狀或共形涂層)。然后，以下參照圖3至圖5進(jìn)一步示出使用諸如光刻的合適圖案化技術(shù)來圖案化保護(hù)層以例如在NFET區(qū)域上而不在PFET區(qū)域上提供保護(hù)層。在一個(gè)實(shí)施例中，保護(hù)層包括多層。例如，在一個(gè)實(shí)施例中，保護(hù)層包括氧化物層(例如，SiO2)和氮化硅(SiN)層。然而，提供合適耐蝕刻(以下參照圖6和圖7討論)的其它組成也是合理的。在一個(gè)實(shí)施例中，僅提供氮化硅層作為保護(hù)層。可通過諸如化學(xué)汽相沉積(CVD)、物理汽相沉積(PVD)、原子層沉積(ALD)、氧化工藝和/或其它合適工藝的合適形成技術(shù)來提供保護(hù)層。
[0041]參照圖3的實(shí)例，在襯底202上提供保護(hù)層302。保護(hù)層302包括第一層304和第二層306。在一個(gè)實(shí)施例中，第一層304是氧化物(例如，SiO2)。在一個(gè)實(shí)施例中，第二層306是氮化娃。保護(hù)層302還可以稱為硬掩模材料。在一個(gè)實(shí)施例中，省略了第一層304。
[0042]現(xiàn)在繼續(xù)參照圖4的實(shí)例，在襯底202的NFET區(qū)域206上形成掩模元件402。在一個(gè)實(shí)施例中，掩模元件402包括感光材料。可通過諸如旋涂感光材料(文中也稱為光刻膠)、將圖案曝光于輻射、軟烘、顯影、硬烘、沖洗工藝和/或其它合適工藝來形成掩模元件402。
[0043]現(xiàn)在繼續(xù)參照圖5的實(shí)例，示出了去除保護(hù)層302。還去除了掩模元件402。可在從PFET區(qū)域204去除保護(hù)層302之后和/或同時(shí)去除掩模元件402?？赏ㄟ^諸如濕蝕刻、干蝕刻、等離子體蝕刻、灰化的蝕刻工藝和/或其它合適工藝來去除保護(hù)層302和/或掩模元件402?？稍谝粋€(gè)或多個(gè)蝕刻步驟中進(jìn)行去除。應(yīng)當(dāng)注意，還可在從PFET區(qū)域204中去除保護(hù)層302期間去除部分偽柵電極216。
[0044]然后方法100繼續(xù)至框108，從第一區(qū)域(例如，PFET區(qū)域)去除偽柵極結(jié)構(gòu)以提供溝槽或開口?？赏ㄟ^合適的濕蝕刻和/或干蝕刻工藝去除偽柵極結(jié)構(gòu)。
[0045]參照圖6的實(shí)例，去除襯底202的PFET區(qū)域204中的偽柵極結(jié)構(gòu)212的剩余偽柵電極216?？赏ㄟ^合適的濕蝕刻和/或干蝕刻工藝去除偽柵電極216。繼續(xù)至圖7的實(shí)例，去除襯底202的PFET區(qū)域204中的偽柵極結(jié)構(gòu)212的偽柵極介電層214。還可通過合適的濕蝕刻和/或干蝕刻工藝去除偽柵極介電層214。去除偽柵極結(jié)構(gòu)212提供了溝槽702。
[0046]應(yīng)當(dāng)注意，在去除PFET區(qū)域中的偽柵極結(jié)構(gòu)期間，在NFET區(qū)域中的偽柵極結(jié)構(gòu)上方提供保護(hù)層從而避免該偽柵極結(jié)構(gòu)被去除。因此，應(yīng)當(dāng)選擇保護(hù)層成份(例如，頂層成份)，使其不被用于從PFET區(qū)域去除偽柵極結(jié)構(gòu)的工藝顯著地蝕刻。例如，可根據(jù)偽柵極結(jié)構(gòu)的多晶硅、氧化物或其它材料的耐蝕刻性(或蝕刻選擇)來選擇材料。
[0047]然后，方法100繼續(xù)至框110，在襯底上形成覆蓋層。在一個(gè)實(shí)施例中，覆蓋層是硅層。在另一個(gè)實(shí)施例中，覆蓋層基本上是純硅。在一個(gè)實(shí)施例中，通過外延工藝形成覆蓋層。形成覆蓋層，使其設(shè)置在襯底上的通過去除偽柵極結(jié)構(gòu)而形成在PFET區(qū)域中的溝槽中。具體地，可在溝槽的底部上，例如在下面的襯底上形成覆蓋層。在一些實(shí)施例中，覆蓋層是形成在NFET區(qū)域和PFET區(qū)域上的共形涂覆層。舉例說明，覆蓋層的厚度可在約I納米(nm)至約3nm之間的范圍內(nèi)。可基于形成層、適當(dāng)并精確填充溝槽的物理限制以及器件的期望性能來選擇覆蓋層的厚度。在一個(gè)實(shí)施例中，覆蓋層的厚度取決于PFET器件的期望的閾值電壓(Vth)。
[0048]參照圖8的實(shí)例，在襯底202上形成覆蓋層802。覆蓋層802被形成為PFET區(qū)域204和NFET區(qū)域206上設(shè)置的共形層。然而，在溝槽702的底部上形成覆蓋層的其它實(shí)施例也是可能的。
[0049]覆蓋層可向PFET器件的溝道區(qū)域提供應(yīng)力。這樣可增強(qiáng)PFET器件的性能。在一個(gè)實(shí)施例中，從NFET器件溝道區(qū)域省略了覆蓋層，因此不影響NFET的性能。
[0050]然后，方法100繼續(xù)至框112，在襯底上，包括在以上參照框110描述的覆蓋層上形成偽層。在一個(gè)實(shí)施例中，偽層是氮化娃。偽層可以是包括介電材料的其它合適材料?？赏ㄟ^CVD、PVD、ALD和/或其它合適工藝來沉積偽層。
[0051]參照圖9的實(shí)例，偽層902設(shè)置在襯底202上，包括設(shè)置在覆蓋層802上。在一個(gè)實(shí)施例中，偽層902是SiN。
[0052]然后方法100繼續(xù)至框114，從NFET區(qū)域去除偽柵極結(jié)構(gòu)、保護(hù)層、覆蓋層和/或偽層?？墒褂弥T如在PFET區(qū)域上提供掩模元件然后執(zhí)行蝕刻工藝的合適工藝來去除NFET區(qū)域上的層。掩模元件可包括諸如光刻膠的感光材料并且可以使用諸如曝光、軟烘、顯影等常用的光刻工藝來形成掩模元件。
[0053]參照圖10的實(shí)例，在PFET區(qū)域204上形成掩模元件1002。在一個(gè)實(shí)施例中，掩模元件1002包括感光材料?？赏ㄟ^諸如旋涂光刻膠、將圖案曝光于輻射、軟烘、顯影、硬烘、沖洗工藝的合適工藝和/或其它合適的工藝來形成掩模元件1002。
[0054]繼續(xù)至圖11的實(shí)例，使用諸如濕蝕刻、干蝕刻、等離子體蝕刻、灰化等的一種或多種合適的蝕刻技術(shù)來從NFET區(qū)域206去除保護(hù)層302、覆蓋層802和偽層902。可以在去除層302、層802和/或?qū)?02同時(shí)，或者在去除層302、層802和/或?qū)?02之后從PFET區(qū)域204去除掩模元件1002。應(yīng)當(dāng)注意，去除層302、層802和/或?qū)?02和/或灰化掩模元件1002可以從NFET區(qū)域206中的偽柵極結(jié)構(gòu)212去除偽柵電極層216的一部分。
[0055]繼續(xù)至圖12的實(shí)例，從襯底202的NFET區(qū)域206去除偽柵電極216。應(yīng)當(dāng)注意，在去除偽柵電極216期間，偽層902保護(hù)襯底202的PFET區(qū)域204上的覆蓋層802。
[0056]然后方法100繼續(xù)至框116，從襯底去除偽層。在一個(gè)實(shí)施例中，通過合適的濕蝕刻工藝去除偽層。然而，其它蝕刻工藝也是可能的。參照圖13的實(shí)例，從包括PFET區(qū)域204的襯底202中去除偽層902。
[0057]繼續(xù)至圖14的實(shí)例，可去除形成在襯底202的NFET區(qū)域206中的偽柵極結(jié)構(gòu)212的偽介電層214。在其他實(shí)施例中，可在去除偽層902之前去除偽介電層。在又一些其他實(shí)施例中，介電層可保留在襯底上的最終NFET器件中。去除NFET區(qū)域206中的偽柵極結(jié)構(gòu)212提供溝槽1402。
[0058]然后方法100繼續(xù)至框118，在襯底上形成柵極介電層。柵極介電層可包括界面層和高k介電層。界面層可以是諸如Si02、Al203和/或其它合適材料的柵極介電層?？赏ㄟ^熱氧化、化學(xué)氧化和/或其它合適的工藝提供界面層。在一個(gè)實(shí)施例中，柵極介電層包括諸如氧化鉿(HfO2)的高k介電層?？蛇x地,高k介電層可以可選地包括諸如Ti02、HfZrO>Ta203、HfSi04、Zr02、ZrSi02、它們的組合的其它高k電介質(zhì)或者其它合適的材料?？赏ㄟ^ALD和/或其它合適的方法形成介電層。
[0059]參照圖15的實(shí)例，在包括溝槽1402和702的襯底202上形成柵極介電層1502?？稍赑FET區(qū)域204中的覆蓋層802上直接形成柵極介電層1502。在一個(gè)實(shí)施例中，柵極介電層1502包括高k介電材料。在一個(gè)實(shí)施例中，柵極介電層1502包括界面層和高k介電層。
[0060]然后方法100繼續(xù)至框120，在柵極介電層上形成剩余的柵極結(jié)構(gòu)。柵極結(jié)構(gòu)可包括金屬柵電極，因此其被稱為金屬柵極結(jié)構(gòu)。金屬柵極結(jié)構(gòu)可包括諸如柵極介電層(以上已描述)、阻擋層、功函金屬層、填充層和/或其它合適層的多層。根據(jù)期望的功函數(shù)，PFET區(qū)域中的金屬柵極結(jié)構(gòu)可包括與NFET區(qū)域中的金屬柵極結(jié)構(gòu)不同的材料成份。
[0061]圖16至圖27是形成PFET和NFET器件的金屬柵極結(jié)構(gòu)的示例性工藝流程。然而，這些截面圖是示例性的，而不用于限制，除了在文中提供的權(quán)利要求中所定義的。本領(lǐng)域技術(shù)人員將理解，其它金屬柵極結(jié)構(gòu)將得益于本發(fā)明。
[0062]圖16示出了沉積阻擋層1602。在一個(gè)實(shí)施例中，阻擋層是TiN。繼續(xù)至圖17，示出了沉積第二阻擋層1702。在一個(gè)實(shí)施例中，第二阻擋層1702是TaN。阻擋層1602和1702可提供組合阻擋層。
[0063]現(xiàn)在繼續(xù)至圖18，形成了第一功函金屬1802。第一功函金屬可以是P型功函金屬。在一個(gè)實(shí)施例中，第一功函金屬1802是TiN。然而，包括諸如TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN和/或它們的組合的示例性P型功函金屬的其它合適組成也是可能的?？赏ㄟ^CVD、PVD、ALD和/或其它合適工藝沉積功函金屬1802。
[0064]現(xiàn)在繼續(xù)至圖19，在襯底202上形成旋涂玻璃(SOG) 1902。SOG 1902的其它組成也是可能的，使得在以下所述形成NFET金屬柵極期間為PFET區(qū)域204提供合適的保護(hù)?，F(xiàn)在參照圖20，示出了在PFET區(qū)域204的S0G1902上形成掩模元件2000。掩模元件2000可包括通過諸如曝光、烘焙、顯影等的常用光刻工藝的合適的圖案化工藝形成的感光材料。
[0065]現(xiàn)在繼續(xù)至圖21，當(dāng)掩模元件2000保護(hù)PFET區(qū)域204時(shí)，從襯底202的NFET區(qū)域206去除SOG 1902?？赏ㄟ^干蝕刻工藝和/或其它合適的去除工藝來去除SOG 1902。在隨后的步驟中，如圖22所示，從NFET區(qū)域206去除第一功函金屬(例如，P型功函金屬)1802。然后如圖23所示，可從襯底202去除掩模元件2000?？赏ㄟ^灰化工藝和/或其它合適的工藝去除掩模元件2000。[0066]現(xiàn)在繼續(xù)至圖24，可從襯底202去除SOG層1902，使得可在襯底202的PFET區(qū)域204上形成η型功函金屬。如圖25所示，在襯底202上形成第二類功函金屬(例如，η型功函金屬)2502。在一個(gè)實(shí)施例中，第二類功函金屬2502是TaN。然而，包括諸如T1、Ag、TaAUTaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr或它們的組合的η型功函金屬的其它合適金屬是可能的?？赏ㄟ^CVD、PVD、ALD和/或其它合適的工藝沉積功函層2502。
[0067]在形成功函金屬層之后，可在剩余溝槽中形成填充金屬。填充層可包括Co_Al、Al、W或Cu和/或其它合適的材料?？赏ㄟ^CVD、PVD、噴鍍和/或其它合適的工藝來形成填充金屬。參照圖26的實(shí)例，在襯底202上設(shè)置填充金屬2602。
[0068]在隨后的工藝中，平坦化襯底以形成金屬柵極結(jié)構(gòu)。參照圖27的實(shí)例，提供平坦化的平面2702以形成襯底202的PFET區(qū)域204中的金屬柵極結(jié)構(gòu)2704以及襯底202的NFET區(qū)域206中的金屬柵極結(jié)構(gòu)2706。金屬柵極結(jié)構(gòu)2704是PFET器件的柵極結(jié)構(gòu)。金屬柵極結(jié)構(gòu)2704包括覆蓋層802、柵極介電層1502、阻擋層1602、1604、功函層1802、功函層2502和/或填充層2602。金屬柵極結(jié)構(gòu)2706是NFET器件的柵極結(jié)構(gòu)。金屬柵極結(jié)構(gòu)2706包括柵極介電層1502、阻擋層1602、1604、功函層2502和/或填充層2602。
[0069]再次注意，圖27的金屬柵極結(jié)構(gòu)僅僅是示例性的并且不用于限制。可使用本發(fā)明的一個(gè)或多個(gè)方面形成其它金屬柵極結(jié)構(gòu)。例如，可形成包括覆蓋層的其它PFET器件柵極結(jié)構(gòu)，而對應(yīng)的NFET器件柵極結(jié)構(gòu)可不包括覆蓋層。
[0070]在
【發(fā)明內(nèi)容】
中，本文公開的方法和器件提供具有覆蓋層以改進(jìn)第一類半導(dǎo)體器件(例如，PFET器件)的性能，而從形成在襯底上的第二類半導(dǎo)體器件(例如，NFET器件)省略覆蓋層的半導(dǎo)體器件。在這情況下，本發(fā)明相對于現(xiàn)有技術(shù)器件提供了多種優(yōu)點(diǎn)。本發(fā)明實(shí)施例的優(yōu)點(diǎn)是通過允許覆蓋層向器件的溝道區(qū)域提供應(yīng)力來增強(qiáng)PFET器件的性能。一些實(shí)施例的另一個(gè)優(yōu)點(diǎn)是去除或省略NFET器件上的覆蓋層，從而避免降低NFET器件性能。實(shí)施例包括沉積保護(hù)層或者硬掩模材料(例如，氧化物/氮化物層)、執(zhí)行光刻工藝以圖案化保護(hù)層以及最終去除上述層。保護(hù)層可以保護(hù)NFET的區(qū)域不形成覆蓋層，和/或允許高效并有效地從襯底的NFET區(qū)域去除覆蓋層。應(yīng)當(dāng)理解，本文公開的不同實(shí)施例提供不同的發(fā)明，并且可以進(jìn)行各種改變、替換和更改而不背離本發(fā)明的精神和范圍。
[0071]在本文討論的一個(gè)實(shí)施例中，一種制造半導(dǎo)體器件的方法包括:在半導(dǎo)體襯底的第一區(qū)域中形成第一偽柵極結(jié)構(gòu)，以及在半導(dǎo)體襯底的第二區(qū)域中形成第二偽柵極結(jié)構(gòu)。在第二偽柵極結(jié)構(gòu)上形成保護(hù)層(例如，氧化物和/或氮化硅硬掩模)。在形成保護(hù)層之后去除第一偽柵極結(jié)構(gòu)，從而提供第一溝槽。在第一溝槽中形成覆蓋層。
[0072]在另一個(gè)實(shí)施例中，在形成覆蓋層之后從第二偽柵極結(jié)構(gòu)去除保護(hù)層。在一個(gè)實(shí)施例中，在去除第二偽柵極結(jié)構(gòu)上的保護(hù)層之前在覆蓋層上形成偽層(例如，氮化硅)。
[0073]形成覆蓋層可包括在第二偽柵極結(jié)構(gòu)的保護(hù)層上形成覆蓋層，例如，也在第一溝槽中形成覆蓋層。在一個(gè)實(shí)施例中，去除保護(hù)層和第二偽柵極結(jié)構(gòu)。在第一溝槽和第二溝槽(通過去除第二偽柵極結(jié)構(gòu)來提供)中形成金屬柵極結(jié)構(gòu)。
[0074]在另一個(gè)實(shí)施例中，形成覆蓋層包括形成硅層。該方法可包括外延工藝。在一個(gè)實(shí)施例中，在半導(dǎo)體襯底的硅鍺部分上形成第一偽柵極結(jié)構(gòu)。在又一個(gè)實(shí)施例中，在半導(dǎo)體襯底的硅部分上形成第二偽柵極結(jié)構(gòu)。
[0075]在文中討論的實(shí)施例的另一種廣泛形式中，一種制造半導(dǎo)體器件的方法包括:在襯底的P型場效應(yīng)晶體管(PFET)區(qū)域中形成第一偽柵極結(jié)構(gòu)，以及在η型場效應(yīng)晶體管(NFET)區(qū)域中形成第二偽柵極結(jié)構(gòu)。在第二偽柵極結(jié)構(gòu)上形成保護(hù)層。在形成保護(hù)層之后可去除第一偽柵極結(jié)構(gòu)，從而提供第一溝槽。在第一溝槽中形成硅覆蓋層。在第一溝槽中的硅覆蓋層上形成金屬柵極結(jié)構(gòu)。
[0076]在又一個(gè)實(shí)施例中，在襯底的NFET區(qū)域和PFET區(qū)域上形成保護(hù)層，然后使用光刻工藝圖案化保護(hù)層，使得從襯底的PFET區(qū)域去除保護(hù)層。保護(hù)層包括沉積氧化物層和氮化硅層中的至少一層。
[0077]在一個(gè)實(shí)施例中，通過外延工藝形成硅覆蓋層。外延工藝可以在襯底的PFET區(qū)域的硅鍺部分上生長硅層。硅覆蓋層可向形成在PFET區(qū)域中的PFET器件的溝道區(qū)域提供應(yīng)力，因此，可增強(qiáng)性能。
[0078]在文中討論的方法的另一種廣泛形式中，在PFET器件的溝道區(qū)域以及NFET器件的偽柵極結(jié)構(gòu)上形成硅覆蓋層。在硅覆蓋層上形成介電材料的偽層。圖案化硅覆蓋層和偽層，使得硅覆蓋層和偽層形成NFET器件的偽柵極結(jié)構(gòu)。在圖案化之后去除NFET器件的偽柵極結(jié)構(gòu)，去除偽柵極結(jié)構(gòu)提供溝槽。然后在硅覆蓋層上形成金屬柵極結(jié)構(gòu)以形成PFET器件的柵極?？稍跍喜壑行纬闪硗獾慕饘贃艠O結(jié)構(gòu)以形成NFET器件的柵極。
[0079]在一個(gè)實(shí)施例中，形成介電材料的偽層包括沉積氮化硅。在另一個(gè)實(shí)施例中，在形成硅覆蓋層之前形成至少一個(gè)保護(hù)層?？稍贜FET器件的偽柵極結(jié)構(gòu)上形成保護(hù)層。在又一個(gè)實(shí)施例中，在形成硅覆蓋層之前，去除PFET器件的偽柵極結(jié)構(gòu)以露出溝道區(qū)域。在去除PFET器件的偽柵極結(jié)構(gòu)期間，至少一個(gè)保護(hù)層掩蔽NFET器件的偽柵極結(jié)構(gòu)。在硅覆蓋層上形成金屬柵極結(jié)構(gòu)可包括在硅覆蓋層上直接形成介電層(例如，諸如界面層或高k介質(zhì)的柵極介電層)。
【權(quán)利要求】
1.一種制造半導(dǎo)體器件的方法，包括: 在半導(dǎo)體襯底的第一區(qū)域中形成第一偽柵極結(jié)構(gòu)； 在所述半導(dǎo)體襯底的第二區(qū)域中形成第二偽柵極結(jié)構(gòu)； 在所述第二偽柵極結(jié)構(gòu)上形成保護(hù)層； 在形成所述保護(hù)層之后去除所述第一偽柵極結(jié)構(gòu)，從而提供第一溝槽； 在所述第一溝槽中形成覆蓋層。
2.根據(jù)權(quán)利要求1所述的方法，進(jìn)一步包括: 在形成所述覆蓋層之后，去除所述第二偽柵極結(jié)構(gòu)上的所述保護(hù)層。
3.根據(jù)權(quán)利要求1所述的方法，進(jìn)一步包括: 在去除所述第二偽柵極結(jié)構(gòu)上的所述保護(hù)層之前，在所述覆蓋層上形成偽層； 在所述覆蓋層上形成金屬柵極結(jié)構(gòu)之前去除所述偽層。
4.根據(jù)權(quán)利要求1所述的方法，其中，形成所述覆蓋層包括:在所述第二偽柵極結(jié)構(gòu)上的所述保護(hù)層上形成所述覆蓋層。
5.根據(jù)權(quán)利要求1所述的方法，進(jìn)一步包括: 去除所述保護(hù)層和所述第二偽柵極結(jié)構(gòu)；以及 在所述第一溝槽中和在通過去除所述第二偽柵極結(jié)構(gòu)提供的第二溝槽中形成金屬柵極結(jié)構(gòu)。
6.根據(jù)權(quán)利要求1所述的方法，其中，形成所述覆蓋層包括形成硅層。
7.根據(jù)權(quán)利要求6所述的方法，其中，形成所述覆蓋層包括外延工藝。
8.根據(jù)權(quán)利要求1所述的方法，其中，在所述半導(dǎo)體襯底的硅鍺部分上形成所述第一偽柵極結(jié)構(gòu)。
9.一種制造半導(dǎo)體器件的方法，包括: 在襯底的P型場效應(yīng)晶體管(PFET)區(qū)域中形成第一偽柵極結(jié)構(gòu)，以及在所述襯底的η型場效應(yīng)晶體管(NFET)區(qū)域中形成第二偽柵極結(jié)構(gòu)； 在所述第二偽柵極結(jié)構(gòu)上形成保護(hù)層； 在形成所述保護(hù)層之后去除所述第一偽柵極結(jié)構(gòu)，從而提供第一溝槽； 在所述第一溝槽中形成硅覆蓋層； 在所述第一溝槽中的所述硅覆蓋層上形成金屬柵極結(jié)構(gòu)；以及 在去除所述第二偽柵極結(jié)構(gòu)之前從所述第二偽柵極結(jié)構(gòu)去除所述保護(hù)層。
10.一種方法，包括: 在PFET器件的溝道區(qū)域以及NFET器件的偽柵極結(jié)構(gòu)上形成硅覆蓋層； 在所述硅覆蓋層上形成介電材料的偽層； 圖案化所述硅覆蓋層和所述偽層，其中，所述圖案化從所述NFET器件的所述偽柵極結(jié)構(gòu)去除所述硅覆蓋層和所述偽層； 在所述圖案化之后去除所述NFET器件的偽柵極結(jié)構(gòu)，其中，去除所述偽柵極結(jié)構(gòu)提供溝槽； 在所述硅覆蓋層上形成金屬柵極結(jié)構(gòu)以形成所述PFET器件的柵極；以及 在所述溝槽中形成另外的金屬柵極結(jié)構(gòu)以形成所述NFET器件的柵極。
【文檔編號(hào)】H01L21/336GK103943506SQ201310164871
【公開日】2014年7月23日 申請日期:2013年5月7日 優(yōu)先權(quán)日:2013年1月18日
【發(fā)明者】彭辭修, 陳昭誠, 范純祥, 蔡明桓 申請人:臺(tái)灣積體電路制造股份有限公司