一種芯片良率調(diào)試的方法和晶圓的制作方法
【專利摘要】本發(fā)明提供一種芯片良率調(diào)試的方法，涉及半導(dǎo)體【技術(shù)領(lǐng)域】。本發(fā)明的芯片良率調(diào)試的方法，包括：步驟S101：在芯片的制造過程中同時(shí)在晶圓的切割道上制造SRAM；步驟S102：通過對(duì)所述SRAM進(jìn)行測試和分析，實(shí)現(xiàn)對(duì)所述芯片的良率調(diào)試。本發(fā)明提供的晶圓，包括多個(gè)芯片，以及位于相鄰的所述芯片之間的切割道，其中，在所述切割道上設(shè)置有SRAM。本發(fā)明的芯片良率調(diào)試的方法，通過在晶圓的切割道上制造SRAM并對(duì)SRAM進(jìn)行測試分析，可以實(shí)現(xiàn)對(duì)芯片的良率調(diào)試，提高芯片產(chǎn)品的良率。本發(fā)明的晶圓，由于切割道上設(shè)置有SRAM，可以采用上述芯片良率調(diào)試方法進(jìn)行良率調(diào)試。
【專利說明】一種芯片良率調(diào)試的方法和晶圓

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及半導(dǎo)體【技術(shù)領(lǐng)域】，具體而言涉及一種芯片良率調(diào)試的方法和晶圓。

【背景技術(shù)】
[0002] 在半導(dǎo)體【技術(shù)領(lǐng)域】中，隨著半導(dǎo)體技術(shù)的飛速發(fā)展，芯片的設(shè)計(jì)日益復(fù)雜，設(shè)計(jì)的 芯片向著越來越小以及功耗越來越低的方向發(fā)展，這給半導(dǎo)體芯片制造技術(shù)帶來了空前的 挑戰(zhàn)，同樣，對(duì)于先進(jìn)技術(shù)（如65nm，45/40nm，32/28nm，以及28nm以下工藝）半導(dǎo)體芯片的 失效分析也變得越來越困難。芯片制造過程中對(duì)晶圓監(jiān)控的傳統(tǒng)方法以及在芯片良率失效 分析時(shí)的傳統(tǒng)方法，在先進(jìn)半導(dǎo)體制造及良率提升中顯得力不從心。在失效分析時(shí)，失效 芯片和正常芯片不再存在很大的DC電流差異，傳統(tǒng)尋找熱點(diǎn)的方法也失去了往日的光鮮， SEM(Scanning electron Microscope)機(jī)臺(tái)下隨機(jī)尋找到問題根源的可能性基本降至0%。 一旦在芯片制造過程中出現(xiàn)問題，如何快速準(zhǔn)確地找到良率損失的根本原因，變成了一道 所有半導(dǎo)體制造商（FAB)都必須要面對(duì)的難題。
[0003] 而對(duì)于先進(jìn)技術(shù)的邏輯產(chǎn)品，越來越多的良率問題逐漸由工廠制造產(chǎn)生的相關(guān)缺 陷（FAB defect)轉(zhuǎn)向與設(shè)計(jì)相關(guān)，導(dǎo)致傳統(tǒng)失效分析（PFA)手法在解決與設(shè)計(jì)相關(guān)的良率 問題時(shí)逐漸失效，現(xiàn)在很多產(chǎn)品在發(fā)生低良率問題的時(shí)候，往往無法完成失效定位，從而無 法進(jìn)行失效分析（PFA)和良率調(diào)試（yield debug)。雖然業(yè)界已經(jīng)存在通過DFT(Design For Test)診斷來做邏輯產(chǎn)品的失效定位，但是對(duì)于FAB尤其代工廠來講，F(xiàn)AB往往缺少DFT診 斷時(shí)所必須的設(shè)計(jì)（design)網(wǎng)表，而網(wǎng)表無論對(duì)于任何一家設(shè)計(jì)公司來講，都是公司的最 高機(jī)密且不會(huì)輕易地傳遞給其他公司。FAB在做DFT診斷的時(shí)候，往往會(huì)因無法取得網(wǎng)表最 終以失敗告終。
[0004] 可見，現(xiàn)有技術(shù)中的傳統(tǒng)失效分析方法已經(jīng)難以滿足先進(jìn)技術(shù)的芯片，尤其先進(jìn) 技術(shù)的邏輯產(chǎn)品的制造的要求，因此，有必要提出一種新的芯片良率調(diào)試的方法。


【發(fā)明內(nèi)容】

[0005] 針對(duì)現(xiàn)有技術(shù)的不足，本發(fā)明提供一種芯片良率調(diào)試的方法和晶圓。
[0006] 本發(fā)明一方面提供一種芯片良率調(diào)試的方法，所述方法包括：
[0007] 步驟S101 :在芯片的制造過程中同時(shí)在晶圓的切割道上制造 SRAM ;
[0008] 步驟S102 :通過對(duì)所述SRAM進(jìn)行測試和分析，實(shí)現(xiàn)對(duì)所述芯片的良率調(diào)試。
[0009] 其中，所述步驟S101包括：
[0010] 步驟S1011 :設(shè)計(jì)與晶圓的切割道相匹配的SRAM ;
[0011] 步驟S1012 :將所設(shè)計(jì)的SRAM應(yīng)用到芯片的制造過程中，以在所述晶圓的切割道 上形成SRAM。
[0012] 其中，所述SRAM的寬度小于但接近所述切割道的寬度。
[0013] 其中，所述步驟S102包括：
[0014] 步驟S1021 :對(duì)所有的所述SRAM進(jìn)行功能測試；
[0015] 步驟S1022 :對(duì)所述功能測試的結(jié)果進(jìn)行分析，得出芯片良率低的原因；
[0016] 步驟S1023 :針對(duì)所述芯片良率低的原因，進(jìn)行良率調(diào)試。
[0017] 其中，在所述步驟S1021中，所述功能測試使用Mosaid測試程序進(jìn)行。
[0018] 本發(fā)明再一方面提供一種晶圓，包括多個(gè)芯片，以及位于相鄰的所述芯片之間的 切割道，其中，在所述切割道上設(shè)置有SRAM。
[0019] 其中，所述SRAM的寬度小于但接近所述切割道的寬度。
[0020] 其中，所述芯片和所述SRAM為在相同的半導(dǎo)體制程中采用相同的工藝制得。
[0021] 其中，所述芯片和所述SRAM為采用65nm、45/40nm或32/28nm工藝的半導(dǎo)體芯片。
[0022] 其中，所述芯片為邏輯器件。
[0023] 本發(fā)明的芯片良率調(diào)試的方法，通過在晶圓的切割道上制造 SRAM并對(duì)SRAM進(jìn)行 測試分析，可以實(shí)現(xiàn)對(duì)芯片的良率調(diào)試，提高芯片產(chǎn)品的良率。本發(fā)明的晶圓，由于切割道 上設(shè)置有SRAM，可以采用上述芯片良率調(diào)試方法進(jìn)行良率調(diào)試。

【專利附圖】

【附圖說明】
[0024] 本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā) 明的實(shí)施例及其描述，用來解釋本發(fā)明的原理。
[0025] 附圖中：
[0026] 圖1為本發(fā)明提出的一種芯片良率調(diào)試的方法的示意性流程圖；
[0027] 圖2為本發(fā)明提出的一種晶圓的結(jié)構(gòu)的示意圖；其中，圖2中左圖為一種晶圓的結(jié) 構(gòu)的整體的示意圖，圖2中右圖為左圖中晶圓的結(jié)構(gòu)的局部放大圖(針對(duì)左圖中的圓圈中 的部分)。

【具體實(shí)施方式】
[0028] 在下文的描述中，給出了大量具體的細(xì)節(jié)以便提供對(duì)本發(fā)明更為徹底的理解。然 而，對(duì)于本領(lǐng)域技術(shù)人員而言顯而易見的是，本發(fā)明可以無需一個(gè)或多個(gè)這些細(xì)節(jié)而得以 實(shí)施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對(duì)于本領(lǐng)域公知的一些技術(shù)特征未進(jìn) 行描述。
[0029] 應(yīng)當(dāng)理解的是，本發(fā)明能夠以不同形式實(shí)施，而不應(yīng)當(dāng)解釋為局限于這里提出的 實(shí)施例。相反地，提供這些實(shí)施例將使公開徹底和完全，并且將本發(fā)明的范圍完全地傳遞給 本領(lǐng)域技術(shù)人員。
[0030] 在此使用的術(shù)語的目的僅在于描述具體實(shí)施例并且不作為本發(fā)明的限制。在此使 用時(shí)，單數(shù)形式的"一"、"一個(gè)"和"所述/該"也意圖包括復(fù)數(shù)形式，除非上下文清楚指出 另外的方式。還應(yīng)明白術(shù)語"組成"和/或"包括"，當(dāng)在該規(guī)格書中使用時(shí)，確定所述特征、 整數(shù)、步驟、操作、元件和/或部件的存在，但不排除一個(gè)或更多其它的特征、整數(shù)、步驟、操 作、元件、部件和/或組的存在或添加。在此使用時(shí)，術(shù)語"和/或"包括相關(guān)所列項(xiàng)目的任 何及所有組合。
[0031] 為了徹底理解本發(fā)明，將在下列的描述中提出詳細(xì)的步驟以及詳細(xì)的結(jié)構(gòu)，以便 闡釋本發(fā)明提出的芯片良率調(diào)試的方法和晶圓。本發(fā)明的較佳實(shí)施例詳細(xì)描述如下，然而 除了這些詳細(xì)描述外，本發(fā)明還可以具有其他實(shí)施方式。
[0032] 實(shí)施例一
[0033] 下面，參照?qǐng)D1和圖2來描述本發(fā)明實(shí)施例提出的芯片良率調(diào)試的方法一個(gè)示例 性方法的詳細(xì)步驟。其中，圖1示出了本發(fā)明提出的一種芯片良率調(diào)試的方法的示意性流 程圖，圖2為本發(fā)明提出的一種晶圓的結(jié)構(gòu)的示意圖，圖2中左圖為一種晶圓的結(jié)構(gòu)的整體 的示意圖，圖2中右圖為左圖中晶圓的結(jié)構(gòu)的局部放大圖(針對(duì)左圖中的圓圈中的部分)。本 實(shí)施例的芯片良率調(diào)試（yield debug)的方法，具體如下：
[0034] 步驟1 :在芯片制造過程中同時(shí)在晶圓的切割道上制造 SRAM。其中，該SRAM作為 測試芯片使用，該其在進(jìn)行芯片封裝時(shí)將被切除而不會(huì)在芯片中保留。在本實(shí)施例中，所述 SRAM為多個(gè)。
[0035] 其中，芯片和SRAM的關(guān)鍵尺寸可以相同，也可以不相同。優(yōu)選的，芯片和SRAM的 關(guān)鍵尺寸相同，這樣更有利于通過SRAM發(fā)現(xiàn)芯片存在的相同原因引起的不良。
[0036] 其中，切割道（Scribe lane)即晶圓上芯片與芯片之間的間隙，在芯片封裝時(shí)首先 要做的就是用機(jī)臺(tái)將芯片從切割道切割分離成單獨(dú)的單位。
[0037] 目前，可以在晶圓的切割道上設(shè)置一些結(jié)構(gòu)簡單功能比較的單一的電性結(jié)構(gòu)，這 些測試結(jié)構(gòu)通常被稱為WAT(Wafer Acceptance Test)測試芯片。通過對(duì)這些測試結(jié)構(gòu)的 測試分析，F(xiàn)AB可以監(jiān)控芯片的一些基本電性參數(shù)，如晶體管的開啟電壓，飽和電流，襯底的 阻值，后段金屬連線對(duì)信號(hào)的延時(shí)等等。WAT測試會(huì)在晶圓出廠前進(jìn)行，可以第一時(shí)間發(fā)現(xiàn) 晶圓電性參數(shù)的一些異常，來減低后續(xù)CP(Chip Probing or Circuit Probing,即芯片探針 測試或電路探針測試）或者FT (Final Test，即最終測試）的時(shí)間和費(fèi)用。然而，這些測試 結(jié)構(gòu)由于僅僅是一些基本的電性結(jié)構(gòu)，其根本不可能用于芯片的良率調(diào)試。除非生產(chǎn)線制 程程序發(fā)生很大的漂移，并且造成器件電性發(fā)生很大的變化，否則一般的WAT測試將無法 監(jiān)控到影響良率的真正原因。在實(shí)際生產(chǎn)中，WAT測試正常但是CP或者FT發(fā)生低良率的 事件經(jīng)常發(fā)生。
[0038] 而本發(fā)明的獨(dú)特之處在于，將SRAM制作在晶圓的切割道上作為測試芯片，當(dāng)發(fā)生 不良時(shí)，利用SRAM的結(jié)構(gòu)特性實(shí)現(xiàn)芯片的良率調(diào)試。相對(duì)于上述的結(jié)構(gòu)簡單功能比較的單 一的電性結(jié)構(gòu)，利用設(shè)置在晶圓的切割道上的SRAM，可以有效地實(shí)現(xiàn)芯片良率調(diào)試，具有現(xiàn) 有技術(shù)無法比擬的良好的技術(shù)效果。在具體結(jié)構(gòu)上，如果切割道上需要設(shè)置上述的結(jié)構(gòu)簡 單功能比較的單一的電性結(jié)構(gòu)，則SRAM制造在剩余的切割道的空間內(nèi)。本發(fā)明實(shí)施例的所 制造的在切割道上制造了 SRAM的晶圓的結(jié)構(gòu)的示意圖，如圖2所示。其中，為了簡要，圖2 中僅示意了晶圓200、芯片201、切割道202和SRAM203,并未示出上述的結(jié)構(gòu)簡單功能比較 的單一的電性結(jié)構(gòu)以及其他可能存在的結(jié)構(gòu)。
[0039] 由于SRAM (Static Random Access Memory，即靜態(tài)隨機(jī)存儲(chǔ)器）結(jié)構(gòu)簡單且在制 造工序上與邏輯產(chǎn)品相同，我們可以用邏輯產(chǎn)品的工藝來生產(chǎn)制造 SRAM產(chǎn)品，S卩，可以在 芯片制造的過程中同時(shí)完成SRAM的制造，并不需要額外增加工藝制程，降低了良率調(diào)試的 成本。由于SRAM和芯片是在相同的制程中完成（S卩，芯片制造的過程中一同制造 SRAM)，因 此芯片發(fā)生不良的原因與SRAM發(fā)生不良的原因具有非常高的可參照性，如果SRAM存在某 種不良，芯片上通常也會(huì)存在相同的不良，所以可以將SRAM的失效分析結(jié)果直接作為芯片 的良率調(diào)試的依據(jù)。當(dāng)然，為了使良率調(diào)試更準(zhǔn)確，可以在對(duì)SRAM進(jìn)行失效分析獲悉造成 SRAM不良的原因之后，進(jìn)一步驗(yàn)證芯片的不良是否也因同一原因?qū)е?。例如，如果通過失效 分析發(fā)現(xiàn)SRAM的不良原因是金屬層存在缺陷，一般而言，芯片的不良原因也會(huì)是金屬層存 在缺陷；而為了使良率調(diào)試更準(zhǔn)確，可以進(jìn)一步檢測芯片的金屬層是否存在缺陷(其可以采 用現(xiàn)有技術(shù)中任何合適的方法實(shí)現(xiàn)，比如對(duì)芯片拆解后進(jìn)行SEM觀察的方法，此處不再贅 述)，如果芯片的金屬層也存在缺陷，就進(jìn)一步確認(rèn)了造成芯片不良的原因與造成SRAM不良 的原因完全相同，均是由于金屬層缺陷。由于SRAM具有結(jié)構(gòu)重復(fù)的特點(diǎn)，可以通過位映射 (bit mapping)精確定位到每一個(gè)位單元（bit cell),因此，SRAM相對(duì)于其他類型的測試結(jié) 構(gòu)，具有可以快速精確定位失效地址的優(yōu)點(diǎn)，所以如果采用本發(fā)明實(shí)施例的在芯片制造過 程中同時(shí)在晶圓的切割道上制造 SRAM的方法來進(jìn)行芯片制造，一旦芯片產(chǎn)品的良率出現(xiàn) 問題，可以利用位于切割道上的SRAM快速定位失效地址，并通過對(duì)SRAM進(jìn)行失效分析找到 影響SRAM良率的原因，進(jìn)而找到影響芯片的良率的原因。也就是說，當(dāng)把SRAM設(shè)置到晶圓 的切割道上，讓它隨著量產(chǎn)產(chǎn)品一同在生產(chǎn)線上生產(chǎn)，一旦產(chǎn)品良率發(fā)生問題，便可以測試 這些位于切割道上的SRAM，如果這些SRAM也同樣發(fā)生了失效（fail)，那么就可以通過這些 SRAM快速定位到失效地址，進(jìn)而來進(jìn)行良率調(diào)試（yield debug)。這種方法，尤其適用于使 用先進(jìn)技術(shù)（90nm以下技術(shù)，例如65nm、45/40nm、32/28nm以及28nm以下技術(shù))的半導(dǎo)體芯 片的失效分析，可以產(chǎn)生非常有效的技術(shù)效果。
[0040] 包括代工廠在內(nèi)的FAB可以自己設(shè)計(jì)SRAM，并把它放到切割道上，讓它隨著量產(chǎn) 產(chǎn)品一同在生產(chǎn)線上生產(chǎn)，而不會(huì)對(duì)設(shè)計(jì)者希望得到的芯片造成絲毫影響。這就為不能做 邏輯DFT診斷的邏輯產(chǎn)品，提供了一種高效的良率調(diào)試方法。并且，這一方法可以保證測試 芯片（即SRAM)的生產(chǎn)環(huán)境與產(chǎn)品（生產(chǎn)的芯片）所處環(huán)境相同，即二者發(fā)生失效的環(huán)境一 致，因而二者發(fā)生的失效具有更好的可參照性，更利于借助SRAM分析芯片失效原因，進(jìn)而 進(jìn)行良率調(diào)試。
[0041] 在本實(shí)施例中，完成步驟1 一般可以包括如下步驟：
[0042] 步驟101、設(shè)計(jì)與晶圓的切割道相匹配的SRAM。
[0043] 設(shè)計(jì)的SRAM，與切割道相匹配?？梢粤私饪蛻舢a(chǎn)品中使用頻率最高的SRAM，以及 該技術(shù)節(jié)點(diǎn)所用切割道的最大寬度。設(shè)計(jì)的SRAM測試芯片組的寬度應(yīng)小于切割道的最大 寬度，優(yōu)選的，SRAM (實(shí)際指SRAM組成的測試芯片組，即SRAM block)與切割道的最大寬度 相當(dāng)（即小于但接近)，以充分利用切割道的空間。此外，SRAM (具體地，指SRAM組成的測試 芯片組，即SRAM block)的長度可以根據(jù)實(shí)際情況適當(dāng)增加，SRAM的長度越長，其所包含的 SRAM位單元（SRAM bit cell)的容量就越大，也就越容易發(fā)現(xiàn)生產(chǎn)中的制程問題。這里所 說的制程問題，既包括生產(chǎn)線上的微小顆粒引起的缺陷（particle defect)又包括制程過 程中參數(shù)的偏移。
[0044] 通過閱讀設(shè)計(jì)SRAM IP的工作說明文檔（Data Sheet)，了解并掌握SRAM IP的基 本工作原理和端口信息來完成電路的設(shè)計(jì)。電路設(shè)計(jì)不需要很復(fù)雜，只是利用到SRAM讀寫 功能，測試的時(shí)候只要向SRAM地址里先寫后讀即可。通過標(biāo)準(zhǔn)的數(shù)字電路設(shè)計(jì)流程產(chǎn)生最 終的版圖即可，在此不再贅述。
[0045] 步驟102、將設(shè)計(jì)的SRAM應(yīng)用到芯片的制造過程中，以在晶圓的切割道上形成 SRAM。
[0046] 將設(shè)計(jì)的SRAM應(yīng)用到芯片的制造過程中。具體地，在設(shè)計(jì)好SRAM的版圖之后，將 其上傳到系統(tǒng)使之生效，待新產(chǎn)品在工廠投片時(shí)，將這些由SRAM組成的測試芯片（為便于 描述，本發(fā)明也將"由SRAM組成的測試芯片"簡稱為SRAM)放到切割道上。
[0047] 在本步驟中，要將盡量多的測試芯片（SRAM)放到切割道上，放的SRAM越多，SRAM 的面積越大，可以監(jiān)控的區(qū)域也就越廣，找出制程問題的概率也就越高。
[0048] 步驟2 :通過對(duì)切割道上的SRAM進(jìn)行測試分析，實(shí)現(xiàn)對(duì)芯片的良率調(diào)試。
[0049] 當(dāng)產(chǎn)品(指芯片)出現(xiàn)良率問題時(shí)，可以通過對(duì)切割道上的作為測試芯片的SRAM進(jìn) 行測試分析以及失效定位分析，實(shí)現(xiàn)對(duì)制造的芯片的失效分析和良率調(diào)試。
[0050] 在本實(shí)施例中，步驟2 -般可以包括如下步驟：
[0051] 步驟201、對(duì)切割道內(nèi)的所有的SRAM (即晶圓上所有的SRAM)進(jìn)行功能測試。
[0052] 其中，在測試時(shí)，可以使用Mosaid測試程序和探針板（probe card)。
[0053] 對(duì)所有SRAM進(jìn)行功能測試，是為了達(dá)到更好的技術(shù)效果。根據(jù)實(shí)際情況，也可以 不對(duì)所有SRAM進(jìn)行功能測試。
[0054] 步驟202、對(duì)功能測試的結(jié)果進(jìn)行分析，得出芯片良率低的原因。
[0055] 對(duì)測試結(jié)果進(jìn)行分析的方法，一般包括：統(tǒng)計(jì)SRAM失效的類別；根據(jù)失效類別分 析出最可能的失效點(diǎn)；將測試結(jié)果定位到失效地址（即SRAM讀寫失效的具體物理地址）；針 對(duì)失效地址直接進(jìn)行失效分析，有效減小分析范圍，通過現(xiàn)有的各種失效分析手段分析出 造成SRAM良率低的原因，最終查出生產(chǎn)線上造成良率較低的原因。
[0056] 在本步驟中，可以將分析出的造成SRAM良率低的原因，直接作為芯片良率低的原 因，據(jù)此查找生產(chǎn)線上造成該不良的原因。當(dāng)然，為了使良率調(diào)試更準(zhǔn)確，也可以在對(duì)SRAM 進(jìn)行失效分析獲悉造成SRAM不良的原因之后，進(jìn)一步驗(yàn)證芯片的不良是否也因同一原因 導(dǎo)致。在經(jīng)過驗(yàn)證確認(rèn)芯片的不良也是同一原因?qū)е轮?，再進(jìn)一步查找生產(chǎn)線上造成該 不良的原因。
[0057] 步驟203、針對(duì)芯片良率低的原因，進(jìn)行良率調(diào)試。
[0058] 其中，本實(shí)施例的良率調(diào)試具體是指，通過調(diào)整版圖設(shè)計(jì)、生產(chǎn)線工藝參數(shù)等，來 提高芯片的良率。實(shí)際上，為進(jìn)行良率調(diào)試所進(jìn)行的制作測試電路(如本實(shí)施例的SRAM)、測 試、以及失效分析等內(nèi)容，也屬于良率調(diào)試的內(nèi)容。
[0059] 這一芯片良率調(diào)試方法，可以在沒有設(shè)計(jì)網(wǎng)表的情況下有效地對(duì)失效點(diǎn)做失效定 位以及PFA。與傳統(tǒng)手法相比，省去了大量同客戶溝通、解釋的時(shí)間。
[0060] 一個(gè)說明本發(fā)明的效果的典型的例子如下所述：一批產(chǎn)品的CP測試結(jié)果為多片 晶圓大面積的測試失效，良率損失較大。使用傳統(tǒng)的失效分析（PFA)方法在測量芯片I-V曲 線時(shí)，好壞芯片并沒有較大電流差異，熱點(diǎn)檢測也沒有發(fā)現(xiàn)可以利用的熱點(diǎn)。根據(jù)本發(fā)明的 實(shí)施例，發(fā)明人通過測試切割道（scribe lane)上的SRAM測試芯片發(fā)現(xiàn)了失效線索。在測 試SRAM時(shí)發(fā)現(xiàn)SRAM存在大量的QB和DBC的失效，由于SRAM可以精確定位失效點(diǎn)，我們很 快通過定點(diǎn)的失效分析（PFA)發(fā)現(xiàn)SRAM的過孔（Via)制程中存在大量空洞，由此推斷芯片 的過孔（Via)制程中可能存在相同的缺陷，通過對(duì)芯片的過孔（Via)進(jìn)行檢測和分析發(fā)現(xiàn) 芯片的過孔制程中果然存在大量空洞。而將該信息反饋給工廠后，工廠很快就發(fā)現(xiàn)了在過 孔（Via)制程上出現(xiàn)大量空洞這一缺陷的原因，進(jìn)而通過進(jìn)行良率調(diào)試解決了上述問題，提 高了良率。
[0061] 與傳統(tǒng)良率調(diào)試方法相比，這個(gè)案例充分顯示出將SRAM設(shè)置于切割道上來解決 良率問題的可行性和必要性，它成功避免了某些情況下良率調(diào)試束手無策的局面，對(duì)于先 進(jìn)的制程來講，傳統(tǒng)良率調(diào)試方法束手無策的境況會(huì)越來越多，而這一方法為解決良率問 題提供了一個(gè)新的高效的并且很廉價(jià)的方法。
[0062] 本發(fā)明實(shí)施例的芯片良率調(diào)試的方法，通過在晶圓的切割道上制造作為測試芯片 的SRAM，對(duì)SRAM進(jìn)行失效分析，可以實(shí)現(xiàn)對(duì)芯片的良率調(diào)試，提高芯片產(chǎn)品的良率。
[0063] 實(shí)施例二
[0064] 本發(fā)明實(shí)施例提供一種晶圓，該晶圓是芯片制程中的中間產(chǎn)品，處于封裝之前尚 未進(jìn)行切割的狀態(tài)。
[0065] 如圖2所示，本發(fā)明實(shí)施例的晶圓200,包括多個(gè)芯片201以及位于相鄰的芯片 201之間的切割道202,其中，在切割道上設(shè)置有SRAM203,且SRAM203為測試芯片。
[0066] 其中，芯片201可以為邏輯器件或其他類型的集成電路。SRAM203為多個(gè)。設(shè)計(jì)的 SRAM，必須與切割道相匹配。SRAM的寬度應(yīng)小于切割道的最大寬度，優(yōu)選的，SRAM (實(shí)際指 SRAM組成的測試芯片組，即SRAM block)與切割道的最大寬度相當(dāng)（即小于但接近)。此外， SRAM (具體地，指SRAM組成的測試芯片組，即SRAMblock)的長度可以根據(jù)實(shí)際情況適當(dāng)增 加，SRAM的長度越長，其所包含的SRAM位單元（SRAM bit cell)的容量就越大，也就越容易 發(fā)現(xiàn)生產(chǎn)中的制程問題。
[0067] 本發(fā)明的晶圓，還可以包括其他結(jié)構(gòu)，比如在切割道202內(nèi)可能存在一些結(jié)構(gòu)簡 單、功能比較的單一的電性結(jié)構(gòu)。在本實(shí)施例中，對(duì)此不做限定。
[0068] 優(yōu)選的，芯片201和SRAM203為在相同的半導(dǎo)體制程中制得，這樣無需附加額外的 制程，可以降低成本。
[0069] 其中，所述芯片和所述SRAM的關(guān)鍵尺寸可以相同，也可以不相同。優(yōu)選的，所述芯 片和所述SRAM的關(guān)鍵尺寸相同。
[0070] 本發(fā)明實(shí)施例的晶圓，可以采用上述實(shí)施例一的方法進(jìn)行芯片的良率調(diào)試。具體 調(diào)試方法，可以參見實(shí)施例一，此處不再贅述。
[0071] 本發(fā)明實(shí)施例的晶圓，可以通過其切割道上的測試芯片SRAM實(shí)現(xiàn)芯片的良率調(diào) 試，具有現(xiàn)有技術(shù)無法比擬的技術(shù)效果。
[0072] 本發(fā)明已經(jīng)通過上述實(shí)施例進(jìn)行了說明，但應(yīng)當(dāng)理解的是，上述實(shí)施例只是用于 舉例和說明的目的，而非意在將本發(fā)明限制于所描述的實(shí)施例范圍內(nèi)。此外本領(lǐng)域技術(shù)人 員可以理解的是，本發(fā)明并不局限于上述實(shí)施例，根據(jù)本發(fā)明的教導(dǎo)還可以做出更多種的 變型和修改，這些變型和修改均落在本發(fā)明所要求保護(hù)的范圍以內(nèi)。本發(fā)明的保護(hù)范圍由 附屬的權(quán)利要求書及其等效范圍所界定。
【權(quán)利要求】
1. 一種芯片良率調(diào)試的方法，其特征在于，所述方法包括： 步驟S101 :在芯片的制造過程中同時(shí)在晶圓的切割道上制造 SRAM ; 步驟S102 :通過對(duì)所述SRAM進(jìn)行測試和分析，實(shí)現(xiàn)對(duì)所述芯片的良率調(diào)試。
2. 如權(quán)利要求1所述的芯片良率調(diào)試的方法，其特征在于，所述步驟S101包括： 步驟S1011 :設(shè)計(jì)與晶圓的切割道相匹配的SRAM ; 步驟S1012 :將所設(shè)計(jì)的SRAM應(yīng)用到芯片的制造過程中，以在所述晶圓的切割道上形 成 SRAM。
3. 如權(quán)利要求1所述的芯片良率調(diào)試的方法，其特征在于，所述SRAM的寬度小于但接 近所述切割道的寬度。
4. 如權(quán)利要求1所述的芯片良率調(diào)試的方法，其特征在于，所述步驟S102包括： 步驟S1021 :對(duì)所有的所述SRAM進(jìn)行功能測試； 步驟S1022 :對(duì)所述功能測試的結(jié)果進(jìn)行分析，得出芯片良率低的原因； 步驟S1023 :針對(duì)所述芯片良率低的原因，進(jìn)行良率調(diào)試。
5. 如權(quán)利要求4所述的芯片良率調(diào)試的方法，其特征在于，在所述步驟S1021中，所述 功能測試使用Mosaid測試程序進(jìn)行。
6. -種晶圓，包括多個(gè)芯片，以及位于相鄰的所述芯片之間的切割道，其特征在于，在 所述切割道上設(shè)置有SRAM。
7. 如權(quán)利要求6所述的晶圓，其特征在于，所述SRAM的寬度小于但接近所述切割道的 覽度。
8. 如權(quán)利要求6所述的晶圓，其特征在于，所述芯片和所述SRAM為在相同的半導(dǎo)體制 程中制得。
9. 如權(quán)利要求8所述的晶圓，其特征在于，所述芯片和所述S RAM為采用6 5 nm、 45/40nm、32/28nm或28nm以下工藝的半導(dǎo)體芯片。
10. 如權(quán)利要求6所述的晶圓，其特征在于，所述芯片和所述SRAM的關(guān)鍵尺寸相同。
11. 如權(quán)利要求6所述的晶圓，其特征在于，所述芯片為邏輯器件。
【文檔編號(hào)】H01L23/544GK104124181SQ201310143852
【公開日】2014年10月29日 申請(qǐng)日期:2013年4月23日 優(yōu)先權(quán)日:2013年4月23日
【發(fā)明者】魏靖恒, 周晶, 曹紅霞, 翁明誠 申請(qǐng)人:中芯國際集成電路制造(上海)有限公司