半導(dǎo)體器件及其制造方法
【專(zhuān)利摘要】本發(fā)明公開(kāi)了半導(dǎo)體器件及其制造方法。在一些實(shí)施例中，一種制造半導(dǎo)體器件的方法包括部分地制造鰭式場(chǎng)效應(yīng)晶體管(FinFET)，該FinFET包括具有第一半導(dǎo)電材料和設(shè)置在第一半導(dǎo)電材料上方的第二半導(dǎo)電材料的半導(dǎo)體鰭。去除半導(dǎo)體鰭的第二半導(dǎo)電材料的頂部，并且暴露第一半導(dǎo)電材料的頂部。從第二半導(dǎo)電材料的下方去除第一半導(dǎo)電材料的頂部。氧化第一半導(dǎo)電材料和第二半導(dǎo)電材料，在第一半導(dǎo)電材料上形成具有第一厚度的第一氧化物和在第二半導(dǎo)電材料上形成具有第二厚度的第二氧化物，第一厚度大于第二厚度。從第二半導(dǎo)電材料去除第二氧化物，以及完成FinFET的制造。
【專(zhuān)利說(shuō)明】半導(dǎo)體器件及其制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體器件及其制造方法。
【背景技術(shù)】
[0002]半導(dǎo)體器件用于各種電子應(yīng)用，舉例來(lái)說(shuō)，諸如個(gè)人電腦、手機(jī)、數(shù)碼相機(jī)和其他電子設(shè)備。通常是通過(guò)在半導(dǎo)體襯底上方按順序沉積材料的絕緣或介電層、導(dǎo)電層和半導(dǎo)電層，然后使用光刻圖案化各種材料層以在半導(dǎo)體襯底上形成電路部件和元件來(lái)制造半導(dǎo)體器件。
[0003]多柵極場(chǎng)效應(yīng)晶體管(MuGFET)是半導(dǎo)體技術(shù)中的最新發(fā)展，其通常是將一個(gè)以上的柵極結(jié)合到單個(gè)器件中的金屬氧化物半導(dǎo)體FET(MOSFET)?？梢酝ㄟ^(guò)單個(gè)柵電極(其中多個(gè)柵極表面通過(guò)電學(xué)方法充當(dāng)單個(gè)柵極)或者通過(guò)單獨(dú)的柵電極來(lái)控制多個(gè)柵極。
[0004]MuGFET的一種類(lèi)型被稱(chēng)為FinFET，其是具有遠(yuǎn)離集成電路的硅表面垂直升起的鰭狀半導(dǎo)體溝道的晶體管結(jié)構(gòu)。用于FinFET的最新設(shè)計(jì)是環(huán)繞柵極(GAA)FinFET，其具有在所有面圍繞溝道區(qū)的柵極材料。

【發(fā)明內(nèi)容】

[0005]為了解決現(xiàn)有技術(shù)中存在的問(wèn)題，根據(jù)本發(fā)明的一方面，提供了一種制造半導(dǎo)體器件的方法，所述方法包括:部分地制造鰭式場(chǎng)效應(yīng)晶體管(FinFET)，所述FinFET包括具有第一半導(dǎo)電材料和設(shè)置在所述第一半導(dǎo)電材料上方的第二半導(dǎo)電材料的半導(dǎo)體鰭；去除所述半導(dǎo)體鰭的第二半導(dǎo)電材料的頂部；暴露所述第一半導(dǎo)電材料的頂部；從所述第二半導(dǎo)電材料的下方去除所述第一半導(dǎo)電材料的頂部；氧化所述第一半導(dǎo)電材料和所述第二半導(dǎo)電材料，其中氧化所述第一半導(dǎo)電材料和所述第二半導(dǎo)電材料包括在所述第一半導(dǎo)電材料上形成具有第一厚度的第一氧化物和在所述第二半導(dǎo)電材料上形成具有第二厚度的第二氧化物，所述第一厚度大于所述第二厚度；從所述第二半導(dǎo)電材料去除所述第二氧化物；以及完成所述FinFET的制造。
[0006]在所述的方法中，去除所述第二氧化物還從所述第一半導(dǎo)電材料去除所述第一氧化物的第一部分而使所述第一氧化物的第二部分保留在所述第一半導(dǎo)電材料上。
[0007]在所述的方法中，氧化所述第一半導(dǎo)電材料和所述第二半導(dǎo)電材料包括原位蒸汽生成(ISSG)工藝。在所述的方法中，所述ISSG工藝包括在約300°C至800°C的溫度、約5托至40托的壓力、約5標(biāo)準(zhǔn)升/分鐘(s.1.m.)至50s.1.m.的總氣體流量、約2%至33%的H2%以及約30秒至10分鐘的處理時(shí)間下引入氧氣。
[0008]在所述的方法中，氧化所述第一半導(dǎo)電材料和所述第二半導(dǎo)電材料包括濕爐工藝。在所述的方法中，所述濕爐工藝包括約300°C至800°C的溫度、約200托至760托的壓力、約5升(L)至20L的總H2O流量以及約10分鐘至200分鐘的處理時(shí)間。
[0009]在所述的方法中，氧化所述第一半導(dǎo)電材料和所述第二半導(dǎo)電材料包括H2/02等離子體工藝。在所述的方法中，所述&/02等離子體工藝包括在約300°C至800°C的溫度、約0.1托至20托的壓力、約10瓦特(W)至4000W的射頻(RF)功率、約100標(biāo)準(zhǔn)立方厘米/分鐘(s.c.c.m)至4000s.c.c.m的總氣體流量(H2+02)以及約20秒至20分鐘的處理時(shí)間下
實(shí)施的高溫工藝。
[0010]根據(jù)本發(fā)明的另一方面，提供了一種制造半導(dǎo)體器件的方法，包括:部分地制造鰭式場(chǎng)效應(yīng)晶體管(FinFET)，所述FinFET包括半導(dǎo)體鰭，所述半導(dǎo)體鰭包含設(shè)置在工件上方的第一半導(dǎo)電材料，所述第一半導(dǎo)電材料鄰近隔離區(qū)，所述半導(dǎo)體鰭進(jìn)一步包括設(shè)置在所述第一半導(dǎo)電材料上方的第二半導(dǎo)電材料；去除所述半導(dǎo)體鰭的第二半導(dǎo)電材料的頂部；使所述隔離區(qū)凹陷以暴露所述第一半導(dǎo)電材料的頂部的側(cè)壁；從所述第二半導(dǎo)電材料的下方去除所述第一半導(dǎo)電材料的頂部；氧化所述第一半導(dǎo)電材料和所述第二半導(dǎo)電材料，其中氧化所述第一半導(dǎo)電材料和所述第二半導(dǎo)電材料在所述第一半導(dǎo)電材料上形成具有第一厚度的第一氧化物和在所述第二半導(dǎo)電材料上形成具有第二厚度的第二氧化物，所述第一厚度大于所述第二厚度；從所述第二半導(dǎo)電材料去除所述第二氧化物以及從所述第一半導(dǎo)電材料去除所述第一氧化物的一部分；在所述第二半導(dǎo)電材料上方并且圍繞所述第二半導(dǎo)電材料形成柵極電介質(zhì)；以及在所述柵極電介質(zhì)上方并且圍繞所述柵極電介質(zhì)形成柵極。
[0011 ] 在所述的方法中，所述第一半導(dǎo)電材料在第一氧化速率下氧化，所述第二半導(dǎo)電材料在第二氧化速率下氧化，并且所述第一氧化速率比所述第二氧化速率約大5倍以上。
[0012]在所述的方法中，氧化所述第一半導(dǎo)電材料和所述第二半導(dǎo)電材料包括使用氧化工藝同時(shí)氧化所述第一半導(dǎo)電材料和所述第二半導(dǎo)電材料。
[0013]在所述的方法中，從所述第二半導(dǎo)電材料去除所述第二氧化物以及從所述第一半導(dǎo)電材料去除所述第一氧化物的所述部分包括使用蝕刻工藝同時(shí)從所述第二半導(dǎo)電材料去除所述第二氧化物和從所述第一半導(dǎo)電材料去除所述第一氧化物的所述部分。
[0014]根據(jù)本發(fā)明的又一方面，提供了一種半導(dǎo)體器件，包括:鰭，設(shè)置在工件上方，所述鰭包括:第一半導(dǎo)電材料，設(shè)置在工件上方；所述第一半導(dǎo)電材料的氧化物，設(shè)置在所述第一半導(dǎo)電材料上方；第二半導(dǎo)電材料，設(shè)置在所述第一半導(dǎo)電材料的氧化物的上方；導(dǎo)電材料，在所述第二半導(dǎo)電材料的上方并且圍繞所述第二半導(dǎo)電材料設(shè)置，所述導(dǎo)電材料的一部分設(shè)置在所述第一半導(dǎo)電材料的氧化物和所述第二半導(dǎo)電材料之間；第一絕緣材料，圍繞所述第二半導(dǎo)電材料設(shè)置，所述第一絕緣材料的第一部分設(shè)置在所述第二半導(dǎo)電材料的頂面和所述導(dǎo)電材料之間，所述第一絕緣材料的第二部分設(shè)置在所述第二半導(dǎo)電材料的底面和所述導(dǎo)電材料之間；以及第二絕緣材料，圍繞所述導(dǎo)電材料的區(qū)域設(shè)置，所述第二絕緣材料的一部分設(shè)置在所述導(dǎo)電材料和所述第一半導(dǎo)電材料的氧化物之間，其中，所述導(dǎo)電材料包括環(huán)繞柵極(GAA)鰭式場(chǎng)效應(yīng)晶體管(FinFET)的柵極，并且所述第二半導(dǎo)電材料包括所述GAA FinFET的溝道區(qū)。
[0015]在所述的半導(dǎo)體器件中，所述第一絕緣材料包括第一層和設(shè)置在所述第一層上方的第二層，其中所述第一層包括SiO2，所述第二層包括介電常數(shù)大于SiO2的介電常數(shù)的高介電常數(shù)(k)絕緣材料,并且所述第二絕緣材料層包括高k絕緣材料。
[0016]在所述的半導(dǎo)體器件中，所述溝道區(qū)包括選自基本上由S1、Ge、II1-V族材料和它們的組合所組成的組中的材料。在所述的半導(dǎo)體器件中，所述溝道區(qū)包括II1-V族材料，所述II1-V族材料包括選自基本上由InSb、InGaSb、InAs、InGaAs、GaAs、GaSb、GaAs和它們的組合所組成的組的材料。
[0017]在所述的半導(dǎo)體器件中，所述溝道區(qū)包括納米線。所述的半導(dǎo)體器件進(jìn)一步包括:接近所述納米線的第一端的源極區(qū)和接近所述納米線的第二端的漏極區(qū)，所述第二端與所述第一端相對(duì)。在所述的半導(dǎo)體器件中，所述源極區(qū)和所述漏極區(qū)包括SiCP。在所述的半導(dǎo)體器件中，所述第一半導(dǎo)電材料的氧化物包括設(shè)置在所述源極區(qū)和所述漏極區(qū)之間的絕緣材料。
【專(zhuān)利附圖】

【附圖說(shuō)明】
[0018]為了更充分地理解本發(fā)明及其優(yōu)點(diǎn)，現(xiàn)在將結(jié)合附圖所作的以下描述作為參考，其中:
[0019]圖1示出根據(jù)本發(fā)明的一些實(shí)施例處于最初制造階段的FinFET的透視圖；
[0020]圖2是根據(jù)一些實(shí)施例在去除了鰭的頂部之后的圖1示出的FinFET的透視圖；
[0021]圖3A和圖3B分別是在使鰭的第二半導(dǎo)電材料和接近鰭的絕緣材料凹陷之后的圖2示出的FinFET的X視圖和Y視圖；
[0022]圖4A和圖4B分別是在去除設(shè)置在第二半導(dǎo)電材料下方的鰭的第一半導(dǎo)電材料的頂部之后的圖3A和圖3B中示出的FinFET的X視圖和Y視圖；
[0023]圖5A和圖5B分別是在鰭的第一半導(dǎo)電材料上形成第一氧化物和在鰭的第二半導(dǎo)電材料上形成第二氧化物之后的圖4A和圖4B中示出的FinFET的X視圖和Y視圖；
[0024]圖6A和圖6B分別是在去除在第二半導(dǎo)電材料上形成的第二氧化物之后的圖5A和圖5B中示出的FinFET的X視圖和Y視圖；
[0025]圖7A和圖7B分別是在完成FinFET的制造之后的圖6A和圖6B中示出的FinFET的X視圖和Y視圖；以及
[0026]圖8是根據(jù)一些實(shí)施例制造包含GAA FinFET的半導(dǎo)體器件的方法的流程圖。
[0027]除非另有說(shuō)明，不同附圖中的相應(yīng)編號(hào)和符號(hào)通常是指相應(yīng)的部件。繪制附圖是為了清楚地示出實(shí)施例的相關(guān)方面，并且附圖不必按比例繪制。
【具體實(shí)施方式】
[0028]以下詳細(xì)論述了本發(fā)明實(shí)施例的制造和使用。然而，應(yīng)該理解，本發(fā)明提供了許多可以在各種具體環(huán)境中實(shí)現(xiàn)的可應(yīng)用的發(fā)明構(gòu)思。所論述的具體實(shí)施例僅是制造和使用本發(fā)明的示例性具體方式，而不用于限制本發(fā)明的范圍。
[0029]本發(fā)明的一些實(shí)施例涉及GAA FinFET。本文將描述制造GAA FinFET的新方法以及 GAA FinFET 結(jié)構(gòu)。
[0030]首先參照?qǐng)D1，示出根據(jù)本發(fā)明的一些實(shí)施例在最初制造階段的包含F(xiàn)inFET的半導(dǎo)體器件100的透視圖。半導(dǎo)體器件100包括工件102。舉例來(lái)說(shuō)，工件102可以包括包含硅或者其他半導(dǎo)體材料的半導(dǎo)體襯底并且工件102可以被絕緣層覆蓋。工件102還可以包括其他有源部件或電路(未示出)。例如，工件102可以包括位于單晶硅上方的氧化硅。工件102可以包括其他導(dǎo)電層或者其他半導(dǎo)體元件，例如晶體管、二極管等?；衔锇雽?dǎo)體(作為實(shí)例，GaAs、InP、Si/Ge或者SiC)可以用來(lái)代替硅。作為實(shí)例，工件102可以包括絕緣體上硅(SOI)或者絕緣體上鍺(GOI)襯底。[0031]在圖1示出的視圖中，已經(jīng)部分地制造了半導(dǎo)體器件100的FinFET。在工件102上方設(shè)置第一半導(dǎo)電材料106，并且在第一半導(dǎo)電材料106上方設(shè)置第二半導(dǎo)電材料108。在一些實(shí)施例中，第一半導(dǎo)電材料106包括SiGe，并且第一半導(dǎo)電材料106具有約30nm至50nm的厚度。在一些實(shí)施例中，第二半導(dǎo)電材料108包括S1、Ge或者II1-1V族材料，其具有約30nm至50nm的厚度。在第二半導(dǎo)電材料108包括II1-1V族材料的實(shí)施例中，作為實(shí)例，第二半導(dǎo)電材料108可以包括InSb、InGaSb, InAs, InGaAs、GaAs、GaSb、GaAs或者它們的組合。舉例來(lái)說(shuō)，在一些實(shí)施例中，第二半導(dǎo)電材料108包括比第一半導(dǎo)電材料106氧化得更慢的材料?？蛇x地，第一半導(dǎo)電材料106和第二半導(dǎo)電材料108可以包括其他材料和尺寸。
[0032]第一半導(dǎo)電材料106和第二半導(dǎo)電材料108包含半導(dǎo)電材料的鰭109，該鰭109遠(yuǎn)離工件102垂直伸出預(yù)定的量，諸如約10至20nm。在一些實(shí)施例中，鰭109還包括工件102的一部分105。在一些實(shí)施例中，部分鰭109可以由SOI或者GOI襯底形成。在其他實(shí)施例中，可以在工件102上方沉積包括第一半導(dǎo)電材料106和第二半導(dǎo)電材料108的期望的材料的材料層，然后圖案化材料層以形成鰭109。作為實(shí)例，在一些實(shí)施例中，鰭109可以具有約15nm至50nm的寬度并且可以間隔隔開(kāi)約15nm至約50nm。可選地，鰭109可以包括其他尺寸并且可以間隔隔開(kāi)其他量。
[0033]部分鰭109可以包括FinFET的源極和漏極區(qū)IlOa和110b。舉例來(lái)說(shuō)，在一些實(shí)施例中，可以外延生長(zhǎng)第二半導(dǎo)電材料108的頂部以形成源極和漏極區(qū)IlOa和110b。作為實(shí)例，在一些實(shí)施例中，源極和漏極區(qū)IlOa和IlOb包括在鰭109的第二半導(dǎo)電材料108上外延生長(zhǎng)的SiCP?？蛇x地，源極區(qū)IlOa和漏極區(qū)IlOb可以包括其他材料并且可以使用其他方法(舉例來(lái)說(shuō)，諸如沉積方法)來(lái)形成。在圖1示出的視圖中包含邊緣處的源極和漏極區(qū)IlOa和IlOb的鰭109還延伸至后來(lái)將形成的FinFET的溝道區(qū)和柵極區(qū)中的材料層112、116、118和120的下方，這在本文中將進(jìn)一步描述。舉例來(lái)說(shuō)，在一些實(shí)施例中，溝道區(qū)和柵極區(qū)不包括源極和漏極區(qū)IlOa和IlOb的鰭109的外延生長(zhǎng)擴(kuò)展區(qū)域。
[0034]圖1中示出的部分制造的FinFET包括在部分鰭109之間并且圍繞該部分鰭109設(shè)置的隔離區(qū)104，該部分鰭109包括第一半導(dǎo)電材料106、第二半導(dǎo)電材料108和工件102的部分105。例如，在一些實(shí)施例中，隔離區(qū)104包括淺溝槽隔離(STI)區(qū)。作為實(shí)例，隔離區(qū)104包括Si02、SixNy、Si0N或者它們的多層或者組合?？蛇x地，隔離區(qū)104可以包括其他材料。
[0035]圖1中示出的部分制造的FinFET包括在包含鰭109的隔離區(qū)104、半導(dǎo)電材料106和108以及工件102的部分105上方形成的多個(gè)材料層112、114、116、118和120。材料層114、112和116是用于塑造后續(xù)形成的FinFET的柵極和柵極電介質(zhì)的形狀的犧牲材料層。例如，材料層114包括諸如Si02、SixNy或者SiON的絕緣材料，并且材料層112包括設(shè)置在材料層114上方的多晶硅層。材料層116包括包含一個(gè)或多個(gè)絕緣材料層(諸如SixNy和/或SiCN)的硬掩模材料。材料層118和120是由絕緣材料(諸如氧化物或者氮化物)組成的側(cè)壁間隔件材料。可選地，材料層112、114、116、118和120可以包括其他材料。
[0036]接下來(lái)，在間隔件120的側(cè)壁上方形成接觸蝕刻終止層(CESL) 122，并且在CESL122、隔離區(qū)104以及源極和漏極區(qū)IIOa和IlOb上方形成包括絕緣材料(諸如SiO2或者其他絕緣體)的層間電介質(zhì)(ILD) 124，如圖2中的透視圖所示。還可以使用一個(gè)或多個(gè)蝕刻工藝去除材料層112、114和116，也如圖2所示。
[0037]圖2還示出將在圖3A、圖3B、圖4A、圖4B、圖5A、圖5B、圖6A、圖6B、圖7A和圖7B中示出的半導(dǎo)體器件100的FinFET的X和Y兩種視圖。在圖3A、圖4A、圖5A、圖6A和圖7A中示出處于多個(gè)制造階段的沿著圖2中標(biāo)記為X的線的視圖。在圖3B、圖4B、圖5B、圖6B和圖7B中示出處于多個(gè)制造階段的沿著圖2中標(biāo)記為Y的線的視圖。注意到，為簡(jiǎn)明起見(jiàn)，并不是圖1和圖2中示出的所有材料層都包括在圖3A、圖3B、圖4A、圖4B、圖5A、圖5B、圖6A、圖6B、圖7A和圖7B中示出的X視圖和Y視圖中。
[0038]圖3A和圖3B分別示出在去除FinFET的鰭109的頂部之后的圖2中示出的FinFET的X視圖和Y視圖。例如，根據(jù)一些實(shí)施例去除鰭109的第二半導(dǎo)電材料108的頂部。使隔離區(qū)104凹陷以暴露鰭109的第一半導(dǎo)電材料106的頂部。在一些實(shí)施例中，使用單個(gè)蝕刻工藝來(lái)去除鰭109的第二半導(dǎo)電材料108的頂部和隔離區(qū)104的頂部。在其他實(shí)施例中，使用第一蝕刻工藝去除鰭109的第二半導(dǎo)電材料108的頂部，并且使用第二蝕刻工藝去除隔離區(qū)104的頂部以暴露鰭109的第一半導(dǎo)電材料106的頂部。
[0039]圖3A和圖3B示出在使鰭109的第二半導(dǎo)電材料108凹陷和使接近鰭109的包含隔離區(qū)104的絕緣材料凹陷之后的半導(dǎo)體器件100。在圖3A中的虛位108’(例如，以虛線)示出凹陷步驟之前的第二半導(dǎo)電材料108，并且在虛位104’還示出凹陷步驟之前的隔離區(qū)104。例如，取決于第二半導(dǎo)電材料108和隔離區(qū)104的材料以及所使用的蝕刻工藝的類(lèi)型，可以使用單個(gè)蝕刻步驟或者兩個(gè)蝕刻步驟使第二半導(dǎo)電材料108和隔離區(qū)104凹陷。在一些實(shí)施例中，同時(shí)使第二半導(dǎo)電材料108和隔離區(qū)104凹陷。
[0040]接下來(lái)，使用蝕刻工藝去除鰭109的第一半導(dǎo)電材料106的頂部。圖4A和圖4B分別是在去除設(shè)置在第二半導(dǎo)電材料108下方的鰭109的第一半導(dǎo)電材料106的頂部之后的圖3A和圖3B中示出的FinFET的X視圖和Y視圖。使用對(duì)第一半導(dǎo)電材料106的材料具有選擇性的蝕刻工藝。使用適合于蝕刻去除第一半導(dǎo)電材料106的一部分而在結(jié)構(gòu)中保留第二半導(dǎo)電材料108的蝕刻工藝。作為另一實(shí)例，在其他實(shí)施例中，可以在用于去除鰭109的第一半導(dǎo)電材料106的頂部的蝕刻工藝期間去除第二半導(dǎo)電材料108的一部分。
[0041]第一半導(dǎo)電材料106的頂部的去除在第二半導(dǎo)電材料108的下方留下了凹槽132。在圖4A中，第二半導(dǎo)電材料108好像是“浮置”在凹陷的第一半導(dǎo)電材料106的上方。然而，在圖4B中，能夠看出在第一端134a和與第一端134a相對(duì)的第二端134b通過(guò)源極和漏極區(qū)110、部分第一半導(dǎo)電材料106和間隔件120錨固第二半導(dǎo)電材料108。作為實(shí)例，在一些實(shí)施例中，第一半導(dǎo)電材料106的凹槽132的垂直高度包含尺寸Cl1，其為約Inm至5nm?？蛇x地，包含尺寸Cl1的凹槽132的垂直高度可以包含其他尺寸。
[0042]然后使用氧化工藝在第一半導(dǎo)電材料106和第二半導(dǎo)電材料108上形成氧化物。圖5A和圖5B分別是在鰭109的第一半導(dǎo)電材料106上形成第一氧化物136和在鰭109的第二半導(dǎo)電材料108上形成第二氧化物138之后的圖4A和圖4B中示出的FinFET的X視圖和Y視圖。在一些實(shí)施例中，同時(shí)使用單個(gè)氧化工藝分別在第一半導(dǎo)電材料106和第二半導(dǎo)電材料108上形成第一氧化物136和第二氧化物138。可選地，在其他實(shí)施例中，可以以兩個(gè)單獨(dú)的氧化工藝形成第一氧化物136和第二氧化物138。
[0043]在第一半導(dǎo)電材料106包括SiGe和第二半導(dǎo)電材料108包括Si的實(shí)施例中，第一氧化物136包括SiGeOx并且第二氧化物138包括SiOx (例如SiO2)。例如，第一氧化物136包括第一半導(dǎo)電材料106與氧結(jié)合的材料，并且第二氧化物138包括第二半導(dǎo)電材料108與氧結(jié)合的材料。例如，在一些實(shí)施例中，第二氧化物138包括SiOx、GeOx、InSbOx、InGaSbOx、InAsOx、InGaAsOx> GaAsOx> GaSbOx 或 GaAsOx。可選地,第一氧化物 136 和第二氧化物 138 可以包括其他材料。
[0044]第一氧化物136具有包含尺寸d2的第一厚度，并且第二氧化物138具有包含尺寸d3的第二厚度。作為實(shí)例，在一些實(shí)施例中，尺寸d2為約Inm至2nm。作為另一實(shí)例，在一些實(shí)施例中，尺寸d3為約IOnm至20nm。根據(jù)一些實(shí)施例,尺寸d2大于尺寸d3。根據(jù)一些實(shí)施例，尺寸d2比尺寸d3大至少5倍?？蛇x地,分別包含尺寸d2和d3的第一氧化物136和第二氧化物138的厚度可以包含其他尺寸或者相對(duì)尺寸。
[0045]根據(jù)一些實(shí)施例，第一半導(dǎo)電材料106比第二半導(dǎo)電材料108以更快的速率氧化。例如，SiGe比Si氧化得更快，尤其是在某些環(huán)境或者氧化條件下。根據(jù)一些實(shí)施例，使用使第一半導(dǎo)電材料106上的氧化量大于第二半導(dǎo)電材料108上的氧化量的氧化工藝。例如，在一些實(shí)施例中，第一半導(dǎo)電材料106在第一氧化速率下氧化，而第二半導(dǎo)電材料108在第二氧化速率下氧化，其中第一氧化速率比第二氧化速率約大5倍以上。在一些實(shí)施例中，第一氧化速率比第二氧化速率約大6倍以上。作為另一實(shí)例，在其他實(shí)施例中，第一氧化速率比第二氧化速率約大10倍至20倍以上。
[0046]在一些實(shí)施例中，使用原位蒸汽生成工藝(ISSG)、濕爐工藝(wet furnaceprocess)和/或H2/02等離子體工藝來(lái)氧化第一半導(dǎo)電材料106和第二半導(dǎo)電材料108。例如，在一些實(shí)施例中，可以使用ISSG工藝氧化第一半導(dǎo)電材料106和第二半導(dǎo)電材料108。在一些實(shí)施例中，ISSG工藝包括在約300°C至800°C的溫度、約5托至40托的壓力、約5標(biāo)準(zhǔn)升/分鐘(s.1.m.)至50s.1.m.的總氣體流量、約2%至33%的H2%以及約30秒至10分鐘的處理時(shí)間下引入氧氣。作為另一實(shí)例，在一些實(shí)施例中，可以使用濕爐工藝氧化第一半導(dǎo)電材料106和第二半導(dǎo)電材料108。在一些實(shí)施例中，濕爐工藝包括約300°C至800°C的溫度、約200托至760托的壓力、約5升(L)至20L的總H2O流量以及約10分鐘至200分鐘的處理時(shí)間。作為又一實(shí)例，在一些實(shí)施例中，可以使用H2/02等離子體工藝氧化第一半導(dǎo)電材料106和第二半導(dǎo)電材料108。H2/02等離子體工藝包括在約300°C至800°C的溫度、約0.1托至20托的壓力、約10瓦特(W)至4000W的射頻(RF)功率、約100標(biāo)準(zhǔn)立方厘米/分鐘(s.c.c.m)至4000s.c.c.m的總氣體流量(H2+02)以及約20秒至20分鐘的處理時(shí)間下的高溫工藝?？蛇x地，ISSG工藝、濕爐工藝和H2/02等離子體工藝可以包括其他工藝參數(shù)，并且可以使用其他方法分別在第一半導(dǎo)電材料106和第二半導(dǎo)電材料108的暴露部分上形成第一氧化物136和第二氧化物138。
[0047]接下來(lái)，從第二半導(dǎo)電材料108去除第二氧化物138。圖6A和圖6B分別是去除在第二半導(dǎo)電材料108上形成的第二氧化物138之后的圖5A和圖5B中示出的FinFET的X視圖和Y視圖。使用蝕刻工藝去除第二氧化物138。
[0048]例如，在一些實(shí)施例中，使用用于第二氧化物138的蝕刻工藝還去除第一氧化物136的一部分140 (圖6B中的虛位所示)。在一些實(shí)施例中，在去除第二氧化物138的同時(shí)去除第一氧化物136的部分140。作為另一實(shí)例，在其他實(shí)施例中，未去除第一氧化物136的一部分140。在一些實(shí)施例中，使用也適合于去除第一氧化物136的材料的蝕刻工藝去除第二氧化物138。有利地是，在一些實(shí)施例中，由于在氧化工藝中第二氧化物138不如第一氧化物136形成得快，因此第二氧化物138的厚度(其包含尺寸d3)小于第一氧化物136的厚度(其包含尺寸d2)，第一氧化物136的一部分142保留在第一半導(dǎo)電材料106上，也在圖6B中示出。
[0049]接下來(lái)，繼續(xù)FinFET150的制造工藝以完成半導(dǎo)體器件100的制造。圖7A和圖7B分別是在完成FinFET150的制造之后的圖6A和圖6B中示出的FinFET的X視圖和Y視圖。在第二半導(dǎo)電材料108的上方并且圍繞第二半導(dǎo)電材料108形成柵極電介質(zhì)158/168，并且在柵極電介質(zhì)158/168上方并且圍繞柵極電介質(zhì)158/168形成包含導(dǎo)電材料的柵極170。柵極電介質(zhì)158/168包括一個(gè)或多個(gè)絕緣材料層。作為實(shí)例,柵極電介質(zhì)158/168可以包括第一絕緣材料158，第一絕緣材料158包括厚度為約5至20埃的二氧化硅的第一層160。第一絕緣材料158包括介電常數(shù)大于SiO2的介電常數(shù)的高介電常數(shù)(k)絕緣材料(諸如HfO2或者ZrO2)的第二層162。在一些實(shí)施例中，第一絕緣材料158的厚度為約10至30埃。柵極電介質(zhì)158/168可以包括在沉積柵極170材料之前沉積的第二絕緣材料168。在一些實(shí)施例中，第二絕緣材料168包括厚度為約10至30埃的高k絕緣材料(諸如HfO2或者ZrO2)。例如，在一些實(shí)施例中，不包括第二絕緣材料168。可選地，例如，柵極電介質(zhì)158/168可以包括單個(gè)材料層和/或可以包括其他材料和尺寸。
[0050]在一些實(shí)施例中，柵極170材料包括厚度為約100至300埃的導(dǎo)電材料，諸如TiN、TaN、TiAl、TiN、AlT1、AlTi(^P/*W?？蛇x地，柵極170可以包括其他材料和尺寸。在沉積柵極材料之后柵極170的一部分圍繞第二半導(dǎo)電材料108的所有面延伸，如圖7A中示出的視圖所示，因此FinFET150包括環(huán)繞柵極GAA器件。
[0051]第二半導(dǎo)電材料108包括GAA FinFET150的溝道區(qū)。例如，在一些實(shí)施例中，第二半導(dǎo)電材料108包括納米線。FinFET150包括接近納米線的第一端134a的源極區(qū)110和接近納米線的第二端134b的漏極區(qū)110，第二端134b與第一端134a相對(duì)。在一些實(shí)施例中，源極區(qū)110和漏極區(qū)110包括SiCP?？蛇x地，源極區(qū)110和漏極區(qū)110可以包括其他材料。第一半導(dǎo)電材料106的氧化部分(例如第一氧化物136)包括設(shè)置在源極區(qū)110和漏極區(qū)110之間的絕緣材料。例如,第一氧化物136充當(dāng)源極區(qū)110和漏極區(qū)110之間的絕緣體。
[0052] 包含GAA FinFET150的半導(dǎo)體器件100包括設(shè)置在工件102上方的鰭109，其也在圖7A和7B中示出。鰭109包括工件105的一部分(在一些實(shí)施例中)、設(shè)置在工件105上方的第一半導(dǎo)電材料106和設(shè)置在第一半導(dǎo)電材料106上方的第一半導(dǎo)電材料的氧化物(例如，第一氧化物136)。鰭109包括設(shè)置在第一氧化物136上方的第二半導(dǎo)電材料108。鰭109還包括在第二半導(dǎo)電材料108上方并且圍繞第二半導(dǎo)電材料108設(shè)置的導(dǎo)電材料(例如，柵極170)以及設(shè)置在第一氧化物136和第二半導(dǎo)電材料108之間的導(dǎo)電材料170的一部分170’。FinFET150的鰭109包括圍繞第二半導(dǎo)電材料108設(shè)置的第一絕緣材料158、設(shè)置在第二半導(dǎo)電材料108的頂面和柵極170的導(dǎo)電材料之間的第一絕緣材料158的第一部分164以及設(shè)置在第二半導(dǎo)電材料108的底面和柵極170的導(dǎo)電材料的部分170’之間的第一絕緣材料158的第二部分166。圍繞柵極170的導(dǎo)電材料的區(qū)域設(shè)置第二絕緣材料168，并且在柵極170的導(dǎo)電材料的部分170’和第一氧化物136之間設(shè)置第二絕緣材料168的一部分172。鰭109遠(yuǎn)離工件102垂直伸出預(yù)定的量，舉例來(lái)說(shuō)，諸如約10至20nm。第一絕緣材料158、柵極170材料的部分170’和第二絕緣材料168填充第一半導(dǎo)電材料106的第一氧化物136和第二半導(dǎo)電材料108之間的間隙132。
[0053]作為實(shí)例，在圖7A和圖7B示出的制造工藝階段之后，可以在FinFET150上方形成其他絕緣材料層(未示出)，并且可以在絕緣材料層內(nèi)形成接觸件(也未示出)，這些接觸件與部分FinFET150(諸如與柵極170以及源極和漏極區(qū)110)形成電連接。例如，可以在后段(BEOL)工藝中在FinFET150上方形成導(dǎo)線和通孔(也未示出)。
[0054]圖8是根據(jù)一些實(shí)施例制造包含GAA FinFET150的半導(dǎo)體器件100的方法的流程圖180。在步驟182中，部分地制造FinFET150，該FinFET150包括具有第一半導(dǎo)電材料106和設(shè)置在第一半導(dǎo)電材料106上方的第二半導(dǎo)電材料108的半導(dǎo)體鰭109 (參見(jiàn)圖1)。在步驟184中，去除半導(dǎo)體鰭109的第二半導(dǎo)電材料108的頂部，并且暴露第一半導(dǎo)電材料106的頂部(參見(jiàn)圖2、圖3A和圖3B)。在步驟186中，從第二半導(dǎo)電材料108的下方去除第一半導(dǎo)電材料106的頂部(參見(jiàn)圖4A和圖4B)。在步驟188中，氧化第一半導(dǎo)電材料106和第二半導(dǎo)電材料108，形成具有第一厚度(包含尺寸d2)的第一氧化物136，以及在第二半導(dǎo)電材料108上形成具有第二厚度(包含尺寸d3)的第二氧化物138，第一厚度(包含尺寸d2)大于第二厚度(包含尺寸d3)(參見(jiàn)圖5A和圖5B)。在步驟190中，從第二半導(dǎo)電材料108去除第二氧化物138 (參見(jiàn)圖6A和圖6B)。在步驟192中，然后完成FinFET150的制造工藝(也在圖7A和圖7B示出)。
[0055]本發(fā)明的一些實(shí)施例包括形成包含GAA FinFET150的半導(dǎo)體器件100的方法，并且還包括包含本文所描述的新GAA FinFET150的半導(dǎo)體器件100。
[0056]本發(fā)明的一些實(shí)施例的優(yōu)點(diǎn)包括提供了形成GAA FinFET150的新方法，其利用具有不同氧化速率的材料來(lái)形成期望的結(jié)構(gòu)。新的熱氧化工藝用于形成Si/Ge/II1-V GAAFinFET器件150。GAA FinFET器件150包括三維(3D)環(huán)繞柵極納米線器件結(jié)構(gòu)，其中溝道包括S1、Ge和/或II1-V族材料(例如，第二半導(dǎo)電材料108)。
[0057]在一些實(shí)施例中，同時(shí)氧化第一半導(dǎo)電材料106和第二半導(dǎo)電材料108，并且由于第一半導(dǎo)電材料106和第二半導(dǎo)電材料108的氧化速率不同,在源極和漏極區(qū)110之間形成較厚的包含第一氧化物136的氧化物層，并且圍繞包含溝道的第二半導(dǎo)電材料108形成較薄的包含第二氧化物138的氧化物層。在一些實(shí)施例中，通過(guò)熱氧化工藝來(lái)實(shí)現(xiàn)大于5: I的氧化速率比值(例如，第一半導(dǎo)電材料106的氧化速率與第二半導(dǎo)電材料108的氧化速率的比值)，這改善了第一氧化物136的質(zhì)量。例如，第一半導(dǎo)電材料106的較厚的第一氧化物136保留在結(jié)構(gòu)中作為源極和漏極區(qū)110之間的隔離層，阻止通過(guò)第一半導(dǎo)電材料106漏電。
[0058]使用本文所描述的熱氧化工具和方法，第一氧化物136和第二氧化物138是自對(duì)準(zhǔn)的。由于第一氧化物136的厚度大于第二氧化物138的厚度，所以可以使用單個(gè)蝕刻工藝來(lái)去除第二氧化物138，而在結(jié)構(gòu)中保留自對(duì)準(zhǔn)的第一氧化物136。在第一半導(dǎo)電材料106和第二半導(dǎo)電材料108之間形成間隙132，從而可以完全圍繞包含溝道的第二半導(dǎo)電材料108形成柵極材料，進(jìn)而形成GAA FinFET150。作為實(shí)例，包含溝道的第二半導(dǎo)電材料108包括納米線，從而改善了氧化物與半導(dǎo)體界面(例如，第一絕緣材料158與第二半導(dǎo)電材料108)之間的陷阱狀態(tài)密度(Dit)，這進(jìn)一步改善了器件性能，即改善了 GAA FinFET150的跨導(dǎo)(Gm)、載流子遷移率、漏極電流和/或亞閾值擺幅。而且，新的GAA FinFET150結(jié)構(gòu)、設(shè)計(jì)和制造方法在制造工藝流程中很容易實(shí)現(xiàn)。[0059]根據(jù)本發(fā)明的一些實(shí)施例，一種制造半導(dǎo)體器件的方法包括:部分地制造FinFET,該FinFET包括含有第一半導(dǎo)電材料和設(shè)置在第一半導(dǎo)電材料上方的第二半導(dǎo)電材料的半導(dǎo)體鰭。去除半導(dǎo)體鰭的第二半導(dǎo)電材料的頂部，并且暴露第一半導(dǎo)電材料的頂部。從第二半導(dǎo)電材料的下方去除第一半導(dǎo)電材料的頂部。氧化第一半導(dǎo)電材料和第二半導(dǎo)電材料，在第一半導(dǎo)電材料上形成具有第一厚度的第一氧化物，以及在第二半導(dǎo)電材料上形成具有第二厚度的第二氧化物，第一厚度大于第二厚度。從第二半導(dǎo)電材料去除第二氧化物，以及完成FinFET的制造。
[0060]根據(jù)其他實(shí)施例，一種制造半導(dǎo)體器件的方法包括:部分地制造鰭式場(chǎng)效應(yīng)晶體管(FinFET)，該FinFET包括半導(dǎo)體鰭，該半導(dǎo)體鰭包含設(shè)置在工件上方的第一半導(dǎo)電材料，該第一半導(dǎo)電材料鄰近隔離區(qū)，該半導(dǎo)體鰭進(jìn)一步包括設(shè)置在第一半導(dǎo)電材料上方的第二半導(dǎo)電材料。該方法包括去除半導(dǎo)體鰭的第二半導(dǎo)電材料的頂部，使隔離區(qū)凹陷以暴露第一半導(dǎo)電材料的頂部的側(cè)壁，以及從第二半導(dǎo)電材料的下方去除第一半導(dǎo)電材料的頂部。該方法包括氧化第一半導(dǎo)電材料和第二半導(dǎo)電材料，其中氧化第一半導(dǎo)電材料和第二半導(dǎo)電材料在第一半導(dǎo)電材料上形成具有第一厚度的第一氧化物以及在第二半導(dǎo)電材料上形成具有第二厚度的第二氧化物，第一厚度大于第二厚度。從第二半導(dǎo)電材料去除第二氧化物，并且從第一半導(dǎo)電材料去除第一氧化物的一部分。在第二半導(dǎo)電材料的上方并且圍繞第二半導(dǎo)電材料形成柵極電介質(zhì)，以及在柵極電介質(zhì)的上方并且圍繞柵極電介質(zhì)形成柵極。
[0061]根據(jù)其他實(shí)施例，一種半導(dǎo)體器件包括設(shè)置在工件上方的鰭。該鰭包括設(shè)置在工件上方的第一半導(dǎo)電材料，設(shè)置在第一半導(dǎo)電材料上方的第一半導(dǎo)電材料的氧化物，以及設(shè)置在第一半導(dǎo)電材料的氧化物上方的第二半導(dǎo)電材料。該鰭包括在第二半導(dǎo)電材料上方并且圍繞第二半導(dǎo)體材料設(shè)置的導(dǎo)電材料。導(dǎo)電材料的一部分設(shè)置在第一半導(dǎo)電材料的氧化物和第二半導(dǎo)電材料之間。該鰭包括圍繞第二半導(dǎo)電材料設(shè)置的第一絕緣材料。第一絕緣材料的第一部分設(shè)置在第二半導(dǎo)電材料的頂面和導(dǎo)電材料之間，并且第一絕緣材料的第二部分設(shè)置在第二半導(dǎo)電材料的底面和導(dǎo)電材料之間。該鰭包括圍繞導(dǎo)電材料的區(qū)域設(shè)置的第二絕緣材料。第二絕緣材料的一部分設(shè)置在導(dǎo)電材料和第一半導(dǎo)電材料的氧化物之間。該鰭的導(dǎo)電材料包括環(huán)繞柵極(GAA)鰭式場(chǎng)效應(yīng)晶體管(FinFET)的柵極，并且第二半導(dǎo)電材料包括GAA FinFET的溝道區(qū)。
[0062]盡管已經(jīng)詳細(xì)地描述了本發(fā)明的一些實(shí)施例及其優(yōu)勢(shì)，但應(yīng)該理解，可以在不背離所附權(quán)利要求限定的本發(fā)明的構(gòu)思和范圍的情況下，進(jìn)行各種改變、替換和更改。例如，本領(lǐng)域技術(shù)人員可以很容易理解本文所描述的許多部件、功能、工藝和材料都可以變化而仍保留在本發(fā)明的范圍內(nèi)。而且，本申請(qǐng)的范圍并不僅限于本說(shuō)明書(shū)中描述的工藝、機(jī)器、制造、材料組分、裝置、方法和步驟的特定實(shí)施例。作為本領(lǐng)域普通技術(shù)人員根據(jù)本發(fā)明的
【發(fā)明內(nèi)容】
將很容易理解，根據(jù)本發(fā)明可以利用現(xiàn)有的或今后開(kāi)發(fā)的用于執(zhí)行與本文所述相應(yīng)實(shí)施例基本上相同的功能或者獲得基本上相同的結(jié)果的工藝、機(jī)器、制造、材料組分、裝置、方法或步驟。因此，所附權(quán)利要求預(yù)期在其范圍內(nèi)包括這樣的工藝、機(jī)器、制造、材料組分、裝置、方法或步驟。
【權(quán)利要求】
1.一種制造半導(dǎo)體器件的方法，所述方法包括: 部分地制造鰭式場(chǎng)效應(yīng)晶體管(FinFET)，所述FinFET包括具有第一半導(dǎo)電材料和設(shè)置在所述第一半導(dǎo)電材料上方的第二半導(dǎo)電材料的半導(dǎo)體鰭； 去除所述半導(dǎo)體鰭的第二半導(dǎo)電材料的頂部； 暴露所述第一半導(dǎo)電材料的頂部； 從所述第二半導(dǎo)電材料的下方去除所述第一半導(dǎo)電材料的頂部； 氧化所述第一半導(dǎo)電材料和所述第二半導(dǎo)電材料，其中氧化所述第一半導(dǎo)電材料和所述第二半導(dǎo)電材料包括在所述第一半導(dǎo)電材料上形成具有第一厚度的第一氧化物和在所述第二半導(dǎo)電材料上形成具有第二厚度的第二氧化物，所述第一厚度大于所述第二厚度；從所述第二半導(dǎo)電材料去除所述第二氧化物；以及完成所述FinFET的制造。
2.根據(jù)權(quán)利要求1所述的方法，其中，去除所述第二氧化物還從所述第一半導(dǎo)電材料去除所述第一氧化物的第一部分而使所述第一氧化物的第二部分保留在所述第一半導(dǎo)電材料上。
3.根據(jù)權(quán)利要求1所述的方法，其中，氧化所述第一半導(dǎo)電材料和所述第二半導(dǎo)電材料包括原位蒸汽生成(ISSG)工藝。
4.根據(jù)權(quán)利要求1所述的方法，其中，氧化所述第一半導(dǎo)電材料和所述第二半導(dǎo)電材料包括濕爐工藝。
5.根據(jù)權(quán)利要求1所述的方法，其中，氧化所述第一半導(dǎo)電材料和所述第二半導(dǎo)電材料包括h2/02等離子體工藝。
6.一種制造半導(dǎo)體器件的方法，包括: 部分地制造鰭式場(chǎng)效應(yīng)晶體管(FinFET)，所述FinFET包括半導(dǎo)體鰭，所述半導(dǎo)體鰭包含設(shè)置在工件上方的第一半導(dǎo)電材料，所述第一半導(dǎo)電材料鄰近隔離區(qū)，所述半導(dǎo)體鰭進(jìn)一步包括設(shè)置在所述第一半導(dǎo)電材料上方的第二半導(dǎo)電材料； 去除所述半導(dǎo)體鰭的第二半導(dǎo)電材料的頂部； 使所述隔離區(qū)凹陷以暴露所述第一半導(dǎo)電材料的頂部的側(cè)壁； 從所述第二半導(dǎo)電材料的下方去除所述第一半導(dǎo)電材料的頂部； 氧化所述第一半導(dǎo)電材料和所述第二半導(dǎo)電材料，其中氧化所述第一半導(dǎo)電材料和所述第二半導(dǎo)電材料在所述第一半導(dǎo)電材料上形成具有第一厚度的第一氧化物和在所述第二半導(dǎo)電材料上形成具有第二厚度的第二氧化物，所述第一厚度大于所述第二厚度； 從所述第二半導(dǎo)電材料去除所述第二氧化物以及從所述第一半導(dǎo)電材料去除所述第一氧化物的一部分； 在所述第二半導(dǎo)電材料上方并且圍繞所述第二半導(dǎo)電材料形成柵極電介質(zhì)；以及 在所述柵極電介質(zhì)上方并且圍繞所述柵極電介質(zhì)形成柵極。
7.根據(jù)權(quán)利要求6所述的方法，其中，所述第一半導(dǎo)電材料在第一氧化速率下氧化，所述第二半導(dǎo)電材料在第二氧化速率下氧化，并且所述第一氧化速率比所述第二氧化速率約大5倍以上。
8.一種半導(dǎo)體器件，包括: 鰭，設(shè)置在工件上方，所述鰭包括:第一半導(dǎo)電材料，設(shè)置在工件上方； 所述第一半導(dǎo)電材料的氧化物，設(shè)置在所述第一半導(dǎo)電材料上方； 第二半導(dǎo)電材料，設(shè)置在所述第一半導(dǎo)電材料的氧化物的上方； 導(dǎo)電材料，在所述第二半導(dǎo)電材料的上方并且圍繞所述第二半導(dǎo)電材料設(shè)置，所述導(dǎo)電材料的一部分設(shè)置在所述第一半導(dǎo)電材料的氧化物和所述第二半導(dǎo)電材料之間； 第一絕緣材料，圍繞所述第二半導(dǎo)電材料設(shè)置，所述第一絕緣材料的第一部分設(shè)置在所述第二半導(dǎo)電材料的頂面和所述導(dǎo)電材料之間，所述第一絕緣材料的第二部分設(shè)置在所述第二半導(dǎo)電材料的底面和所述導(dǎo)電材料之間；以及 第二絕緣材料，圍繞所述導(dǎo)電材料的區(qū)域設(shè)置，所述第二絕緣材料的一部分設(shè)置在所述導(dǎo)電材料和所述第一半導(dǎo)電材料的氧化物之間， 其中，所述導(dǎo)電材料包括環(huán)繞柵極(GAA)鰭式場(chǎng)效應(yīng)晶體管(FinFET)的柵極，并且所述第二半導(dǎo)電材料包括所述GAA FinFET的溝道區(qū)。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體器件，其中，所述溝道區(qū)包括選自基本上由S1、Ge、II1-V族材料和它們的組合所組成的組中的材料。
10.根據(jù)權(quán)利要求8所 述的半導(dǎo)體器件，其中，所述溝道區(qū)包括納米線。
【文檔編號(hào)】H01L29/78GK103915345SQ201310100068
【公開(kāi)日】2014年7月9日 申請(qǐng)日期:2013年3月26日 優(yōu)先權(quán)日:2012年12月28日
【發(fā)明者】陳繼元, 蔡騰群, 林國(guó)楹, 潘婉君, 張翔筆, 朱熙甯, 陳彥友, 欒洪發(fā), 江國(guó)誠(chéng) 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司