電力半導(dǎo)體元件的制作方法
【專利摘要】本發(fā)明提供低損耗、低噪聲、低導(dǎo)通電阻的電力半導(dǎo)體元件。根據(jù)實施方式，提供具備層疊體、柵電極以及第一～第三電極的電力半導(dǎo)體元件。層疊體包括第一～第五半導(dǎo)體層。第二半導(dǎo)體層設(shè)置在第一半導(dǎo)體層之上。第三半導(dǎo)體層在第二半導(dǎo)體層上設(shè)置為多個，在與第一半導(dǎo)體層和第二半導(dǎo)體層之間的層疊方向垂直的第一方向上排列。第四半導(dǎo)體層設(shè)置在第二半導(dǎo)體層之上。第五半導(dǎo)體層與第二半導(dǎo)體層分離而設(shè)置在第四半導(dǎo)體層。柵電極在層疊體上設(shè)置為多個。第一電極設(shè)置在多個柵電極之下。第二電極與第一半導(dǎo)體層導(dǎo)通。第三電極與第五半導(dǎo)體層導(dǎo)通。多個第一電極中的任意個第一電極與柵電極導(dǎo)通。多個第一電極中的其他的任意個第一電極與第三電極導(dǎo)通。
【專利說明】電力半導(dǎo)體元件
[0001]本申請享受以日本專利申請2012-200540號(申請日:2012年9月12日)為基礎(chǔ)申請的優(yōu)先權(quán)。本申請通過參照該基礎(chǔ)申請而包含基礎(chǔ)申請的全部內(nèi)容。
【技術(shù)領(lǐng)域】
[0002]本發(fā)明的實施方式涉及一種電力半導(dǎo)體元件。
【背景技術(shù)】
[0003]作為電力半導(dǎo)體兀件，例如存在縱型功率MOSFET (Metal Oxide SemiconductorField Effect Transistor:金屬氧化物半導(dǎo)體場效應(yīng)晶體管)。在縱型功率MOSFET中，具有在相對于從漏朝向源的方向垂直的橫向上使P柱層和η柱層交替排列的超結(jié)構(gòu)造(以下稱為SJ構(gòu)造)。
[0004]在SJ構(gòu)造中，能夠?qū)崿F(xiàn)低導(dǎo)通電阻。在SJ構(gòu)造中，通過使P柱層的橫向的寬度和η柱層的橫向的寬度變窄、而使P柱層以及η柱層的周期變窄，由此能夠進(jìn)一步減少導(dǎo)通電阻。然而，當(dāng)使SJ構(gòu)造微細(xì)化時，漏-源間電容增加，截止?fàn)顟B(tài)下的電力的損耗變大。此外，在MOSFET中，希望縮小芯片面積，但是當(dāng)縮小芯片面積時，輸入電容降低，容易產(chǎn)生開關(guān)噪聲。

【發(fā)明內(nèi)容】

[0005]本發(fā)明的實施方式提供一種低損耗、低噪聲、低導(dǎo)通電阻的電力半導(dǎo)體元件。
[0006]根據(jù)本發(fā)明的實施方式，提供一種電力半導(dǎo)體元件，該電力半導(dǎo)體元件具備層疊體、多個柵電極、多個第一電極、第二電極以及第三電極。上述層疊體包括第一半導(dǎo)體層、第二半導(dǎo)體層、多個第三半導(dǎo)體層、第四半導(dǎo)體層、第五半導(dǎo)體層。第二半導(dǎo)體層設(shè)置在上述第一半導(dǎo)體層之上，為第一導(dǎo)電型。上述多個第三半導(dǎo)體層設(shè)置在上述第二半導(dǎo)體層，沿著與上述第一半導(dǎo)體層和上述第二半導(dǎo)體層之間的層疊方向垂直的第一方向以規(guī)定間隔排列，為第二導(dǎo)電型。上述第四半導(dǎo)體層設(shè)置在上述第二半導(dǎo)體層之上，為第二導(dǎo)電型。上述第五半導(dǎo)體層設(shè)置在上述第四半導(dǎo)體層，在上述層疊方向上與上述第二半導(dǎo)體層分離，為第一導(dǎo)電型。上述多個柵電極隔著絕緣膜設(shè)置在上述層疊體。上述多個柵電極分別沿著上述層疊方向延伸，具有比上述第二半導(dǎo)體層靠上的上端和比上述第四半導(dǎo)體層靠下的下端。上述柵電極的至少一部分配置在相鄰的2個上述第三半導(dǎo)體層之間。上述多個第一電極分別隔著絕緣膜設(shè)置在上述多個柵電極的各個柵電極之下。上述第一電極的下端比上述第一半導(dǎo)體層靠上。上述第二電極與上述第一半導(dǎo)體層電連接。上述第三電極與上述第五半導(dǎo)體層電連接。上述多個第一電極中的任意個第一電極與上述柵電極電連接。上述多個第一電極中的其他的任意個第一電極與上述第三電極電連接。
【專利附圖】

【附圖說明】
[0007]圖1是對第一實施方式的電力半導(dǎo)體元件的構(gòu)成進(jìn)行例示的示意截面圖。[0008]圖2是對第一實施方式的其他電力半導(dǎo)體元件的構(gòu)成進(jìn)行例示的示意截面圖。
[0009]圖3是對第二實施方式的電力半導(dǎo)體元件的構(gòu)成進(jìn)行例示的示意立體截面圖。
[0010]圖4(a)以及圖4(b)是對第三實施方式的電力半導(dǎo)體元件的構(gòu)成進(jìn)行例示的示意圖。
[0011]圖5(a)以及圖5(b)是對第三實施方式的其他電力半導(dǎo)體元件的構(gòu)成進(jìn)行例示的示意圖。
[0012]附圖標(biāo)記的說明
[0013]10…層疊體，11...η+漏層(第一半導(dǎo)體層)，12…漂移層(第二半導(dǎo)體層)，12a...η柱層，13...ρ柱層(第三半導(dǎo)體層)，13a...下端，14...ρ基層(第四半導(dǎo)體層)，15…η源層(第五半導(dǎo)體層)，15a…下端，15ρ…第一部分，15cr..第二部分，21...漏電極(第二電極)，22…源電極(第三電極)，30...溝槽,31...柵電極,3Ia…上端,3Ib…下端,32…絕緣膜，32a...下端,33…柵絕緣膜,34…場板絕緣膜,41...場板電極(第一電極)，41a…下端,41p…第一場板電極，41q…第二場板電極，110、112、120、130、132…M0SFET(電力半導(dǎo)體元件)，CP1、CP2...位置，nl ~n8…濃度，PT1、PT2...節(jié)距
【具體實施方式】
[0014]以下，參照附圖來說明各實施方式。
[0015]此外，附圖是示意或者概念性的圖，各部分的厚度與寬度的關(guān)系、部分之間的大小的比率等，不一定限于與現(xiàn)實相同。此外，即使在表示相同部分的情況下，也有時通過附圖使相互的尺寸、比率不同地加以表示。
[0016]此外，在本申請說明書和各圖中，關(guān)于已經(jīng)出現(xiàn)的圖，對于與已經(jīng)說明了的要素同樣的要素賦予相同的附圖標(biāo)記而適當(dāng)省略詳細(xì)說明。
[0017](第一實施方式)
[0018]圖1是對第一實施方式的電力半導(dǎo)體元件的構(gòu)成進(jìn)行例示的示意截面圖。
[0019]如圖1所示那樣，MOSFET110 (電力半導(dǎo)體元件)包括層疊體10、漏電極21 (第二電極)、源電極22 (第三電極)、柵電極31以及場板電極41 (第一電極)。MOSFET110為溝槽柵構(gòu)造的MOSFET。
[0020]層疊體10包括η.漏層11 (第一半導(dǎo)體層)、漂移層12 (第二半導(dǎo)體層)、ρ柱層13 (第三半導(dǎo)體層)、ρ基層14 (第四半導(dǎo)體層)、以及η源層15 (第五半導(dǎo)體層)。
[0021]η+漏層11為η型(第一導(dǎo)電型)。第一導(dǎo)電型也可以是P型，在該情況下，第二導(dǎo)電型成為η型。
[0022]漂移層12設(shè)置在η+漏層11之上。漂移層12為η型。漂移層12的雜質(zhì)濃度比η+漏層11的雜質(zhì)濃度低。多個P柱層13設(shè)置在漂移層12。
[0023]ρ柱層13為ρ型(第二導(dǎo)電型)。多個P柱層13沿著與η+漏層11和漂移層12之間的層疊方向垂直的第一方向，以規(guī)定間隔排列。漂移層12中的在第一方向上與ρ柱層13對置的部分，成為η柱層12a。通過漂移層12的多個η柱層12a和多個ρ柱層13形成SJ構(gòu)造。在該例中，ρ柱層13不與η+漏層11相接。但是，ρ柱層13也可以與η+漏層11相接。 [0024]在此，將η+漏層11和漂移層12之間的層疊方向作為Z軸方向。將相對于Z軸方向垂直的一個方向作為X軸方向。將與Z軸方向以及X軸方向垂直的方向作為Y軸方向。在該例中，第一方向為X軸方向。第一方向是相對于Z軸方向垂直的任意方向即可。
[0025]ρ柱層13沿Z軸方向延伸。在該例中，P柱層13還沿Y軸方向延伸。P柱層13是沿著Y-Z平面延伸的薄膜狀。在該例中，漂移層12的η型雜質(zhì)濃度在Z軸方向(深度方向)上實質(zhì)上恒定。并且，P柱層13的ρ型雜質(zhì)濃度在Z軸方向上實質(zhì)上恒定。此外，漂移層12的η型雜質(zhì)濃度與ρ柱層13的ρ型雜質(zhì)濃度實質(zhì)上相同。
[0026]ρ基層14設(shè)置在漂移層12之上。ρ基層14為ρ型。
[0027]η源層15設(shè)置在ρ基層14，并與漂移層12分離配置。η源層15為η型。在該例中，η源層15沿著Y軸方向延伸。設(shè)置有多個η源層15,多個η源層15在X軸方向上排列。多個η源層15例如為條紋狀。η源層15也可以是設(shè)置在ρ基層14整體之上的一個層。
[0028]η+漏層11、漂移層12、ρ柱層13、ρ基層14以及η源層15，例如使用硅等半導(dǎo)體、碳化硅(SiC)或氮化鎵(GaN)等化合物半導(dǎo)體、或者金剛石等寬帶間隙半導(dǎo)體等。
[0029]漏電極21設(shè)置在η+漏層11之下，漏電極21與η+漏層11接觸。漏電極21與η+漏層11電連接。漏電極21例如使用V、N1、Au、Ag或者Sn等金屬材料。
[0030]源電極22設(shè)置在ρ基層14之上，與多個η源層15分別接觸。源電極22與多個η源層15分別電連接。源電極22例如使用鋁。在該例中，源電極22還與ρ基層14電連接，能夠使在P基層14積蓄的空穴向源電極22流動。由此，例如能夠縮短M0SFET110的關(guān)斷時間。
[0031]多個柵電極31隔著絕緣膜32設(shè)置在層疊體10。柵電極31為控制電極。柵電極31沿著Z軸方向延伸并且沿著Y軸方向延伸。柵電極31沿著η源層15延伸。多個柵電極31沿著X軸方向排列。柵電極31的上端31a比漂移層12靠上。在該例中，柵電極31的上端31a比η源層15的下端15a靠上。柵電極31的下端31b比ρ基層14靠下。換言之，柵電極31在X軸方向上，與ρ基層14中的漂移層12和η源層15之間的區(qū)域的Z軸方向的整體相對置。柵電極31例如使用多晶硅等。
[0032]多個場板電極41設(shè)置在層疊體10上。多個場板電極41分別設(shè)置在多個柵電極31的各個柵電極之下。因此，多個場板電極41與多個柵電極31 —起沿著X軸方向排列。場板電極41的下端41a比n+漏層11靠上。場板電極41沿著Z軸方向延伸并且沿著Y軸方向延伸。場板電極41例如使用多晶硅等。
[0033]在該例中，多個柵電極31的一部分和多個場板電極41設(shè)置在漂移層12上。
[0034]多個絕緣膜32設(shè)置在層疊體10上。絕緣膜32設(shè)置在柵電極31與層疊體10之間以及場板電極41與層疊體10之間。絕緣膜32包括柵絕緣膜33和場板絕緣膜34。柵絕緣膜33設(shè)置在柵電極31與漂移層12之間、柵電極31與ρ基層14之間、柵電極31與η源層15之間、以及柵電極31與源電極22之間。柵絕緣膜33將柵電極31和漂移層12電絕緣，將柵電極31和ρ基層14電絕緣，將柵電極31和η源層15電絕緣，以及將柵電極31和源電極22電絕緣。柵絕緣膜33還設(shè)置在柵電極31與場板電極41之間。柵絕緣膜33使柵電極31與場板電極41分離。
[0035]場板絕緣膜34設(shè)置在場板電極41與漂移層12之間。場板絕緣膜34將場板電極41和漂移層12電絕緣。絕緣膜32 (柵絕緣膜33及場板絕緣膜34)例如使用氧化硅(例如SiO2)、氮化硅以及酸氮化硅中的至少某種。[0036]η源層15包括第一部分15ρ和第二部分15q。柵電極31設(shè)置在第一部分15p與第二部分15q之間。第一部分15p以及第二部分15q與絕緣膜32相接。第一部分15p以及第二部分15q不僅可以與η源層15相接，也可以稍微分離地接近。源電極22在ρ基層14中的相鄰的2個η源層15之間的區(qū)域中，與ρ基層14接觸，并與ρ基層14電連接。η源層15也可以僅為第一部分15ρ或者第二部分15q中的一方。
[0037]例如，層疊體10形成有多個溝槽30，該多個溝槽30沿著Y軸方向延伸，貫通η源層15以及ρ基層14并到達(dá)漂移層12，在溝槽30的內(nèi)部隔著絕緣膜32設(shè)置有柵電極31以及場板電極41。
[0038]在本實施方式中，多個場板電極41中的任意個場板電極與柵電極31電連接。并且，多個場板電極41中的其他的任意個場板電極與源電極22電連接。以下，將與柵電極31連接的場板電極41稱為第一場板電極41ρ，將與源電極22連接的場板電極41稱為第二場板電極41q。
[0039]第一場板電極41p和第二場板電極41q分別設(shè)置有多個。在該例中，多個第一場板電極41p和多個第二場板電極41q在X軸方向上交替地配置。
[0040]接下來，對M0SFET110的動作進(jìn)行說明。
[0041]在使M0SFET110動作的情況下，例如對漏電極21施加正電壓，將源電極22接地，對柵電極31施加正電壓。由此，在漏電極21與源電極22之間流動電流。當(dāng)對柵電極31、漏電極21以及源電極22施加電壓時，在ρ基層14中與柵絕緣膜33接近的區(qū)域中，形成反轉(zhuǎn)溝道。電流例如從漏電極21經(jīng)由n+漏層11、漂移層12、反轉(zhuǎn)溝道以及η源層15，向源電極22流動。
[0042]接下來，對M0SFET110的效果進(jìn)行說明。
[0043]在SJ構(gòu)造中，通過在溝槽30內(nèi)設(shè)置場板電極41，由此空乏層容易從場板電極41沿著X軸方向延伸。由此，能夠提高η柱層12a的雜質(zhì)濃度和P柱層13的雜質(zhì)濃度。然而，當(dāng)提高η柱層12a以及ρ柱層13的雜質(zhì)濃度時，漂移層12中的pn結(jié)的結(jié)電容(即、漏-源間電容)增加。在對柵電極31施加比閾值電壓低的電壓的狀態(tài)下，即使對漏電極21與源電極22之間施加了電壓的情況下，漏-源間電容也被充電。例如，通過停止對漏電極21與源電極22之間施加電壓，由此漏-源間電容被放電。如此，即使不向電力半導(dǎo)體元件流動電流而使其進(jìn)行開關(guān)動作，漏-源間電容也被充放電。其充放電能量成為損耗，因此例如在將電力半導(dǎo)體元件用于電源電路、馬達(dá)驅(qū)動電路等應(yīng)用電路中的情況下，應(yīng)用電路的消耗電力(待機(jī)損耗)會增加。
[0044]此外，在MOSFET中，希望縮小芯片面積。然而，當(dāng)縮小芯片面積時，輸入電容(柵-漏間電容和柵-源間電容之和)減少。當(dāng)輸入電容減少時，漏電壓的時間變化率(dV/dt)變大。當(dāng)dV/dt變大時，開關(guān)時間縮短，反面，容易產(chǎn)生開關(guān)噪聲。
[0045]在設(shè)置了場板電極41的情況下，來自漏電極21的電力線還延伸到場板電極41。因此，當(dāng)將多個場板電極41全部與源電極22電連接時，漏-源間電容會增加。此外，當(dāng)將多個場板電極41分別與全部柵電極31電連接時，柵-漏間電容、即反饋電容會增加。當(dāng)反饋電容增加時，例如在從導(dǎo)通狀態(tài)切換為截止?fàn)顟B(tài)時(關(guān)斷時)，隨著反饋電容的放電量的增加，關(guān)斷時間變長，作為其結(jié)果，關(guān)斷時消耗的電力(損耗)增大。如此，柵-漏間電容的增加，會使在截止?fàn)顟B(tài)與導(dǎo)通狀態(tài)之間切換時產(chǎn)生的消耗電力(開關(guān)損耗)增加。[0046]與此相對，在本實施方式的M0SFET110中，將多個場板電極41的任意個場板電極(第一場板電極41p)與柵電極31電連接,將其他的任意個場板電極(第二場板電極41q)與源電極22電連接。由此，能夠抑制漏-源間電容的增加以及柵-漏間電容的增加。并且，通過使第一場板電極41p與第二場板電極41q對置，由此能夠使柵-源間電容增加。S卩，輸入電容變大。由此，在M0SFET110中，即使將芯片面積縮小了的情況下，也能夠抑制開關(guān)噪聲的產(chǎn)生。如此，在M0SFET110中，能夠使待機(jī)損耗、開關(guān)損耗減少，并難以產(chǎn)生開關(guān)噪聲。此外，即使將SJ構(gòu)造的周期構(gòu)造的節(jié)距縮小，也能夠抑制對損耗或噪聲的副作用，能夠維持較低的導(dǎo)通電阻。根據(jù)本實施方式的M0SFET110，能夠提供低損耗、低噪聲、低導(dǎo)通電阻的電力半導(dǎo)體元件。
[0047]接下來，對第一實施方式的變形例進(jìn)行說明。
[0048]圖2是對第一實施方式的其他電力半導(dǎo)體元件的構(gòu)成進(jìn)行例示的示意截面圖。
[0049]如圖2所示那樣，在本實施方式的M0SFET112中，在2個第二場板電極41q之間，配置有2個(成對的)第一場板電極41p。換言之，在成對的第一場板電極41p之間設(shè)置有一個第二場板電極41q。在M0SFET112中，也能夠提供低損耗、低噪聲、低導(dǎo)通電阻的電力半導(dǎo)體元件。
[0050]并且，例如也可以將2個第一場板電極41p與2個第二場板電極41q交替地排列。如此，第一場板電極41p和第二場板電極41q的排列是任意的。MOSFET只要具有第一場板電極41p與第二場板電極41q相鄰的部分，則能夠減小損耗并抑制噪聲。當(dāng)如M0SFET110那樣，將第一場板電極41p與第二場板電極41q交替地配置時，能夠進(jìn)一步減少損耗，并進(jìn)一步減少開關(guān)噪聲。
[0051](第二實施方式)
[0052]接下來，對第二實施方式進(jìn)行說明。
[0053]圖3是對第二實施方式的電力半導(dǎo)體元件的構(gòu)成進(jìn)行例示的示意立體截面圖。
[0054]如圖3所示那樣，在M0SFET120中，多個P柱層13也沿著與n+漏層11和漂移層12之間的層疊方向垂直的第一方向(X軸方向)，以規(guī)定間隔排列。并且，在本實施方式中，多個η源層15沿著Y軸方向排列。η源層15沿著X軸方向延伸。多個柵電極31沿著Y軸方向排列，多個場板電極41也沿著Y軸方向排列。柵電極31以及場板電極41沿著X軸方向延伸。P柱層13的下端13a比絕緣膜32的下端32a(溝槽30的下端)靠下。此外，與第一實施方式同樣，因此省略說明。
[0055]在M0SFET120中，η源層15、柵電極31以及場板電極41的延伸方向相對于ρ柱層13的延伸方向交叉(例如正交)。在形成了漂移層12之后，形成溝槽30。在M0SFET120中，P柱層13的一部由于溝槽30而被除去。在溝槽30的Z軸方向的長度比ρ柱層13的Z軸方向的長度長的情況下，通過溝槽30將ρ柱層13斷開。
[0056]將多個ρ柱層13的各個P柱層的X軸方向的中心位置設(shè)為中心位置CP1。將相鄰2個ρ柱層13的中心位置CPl之間的X軸方向上的長度設(shè)為節(jié)距ΡΤ1。將多個場板電極41的各個場板電極的Y軸方向的中心位置設(shè)為中心位置CP2。將相鄰的2個場板電極41的中心位置CP2之間的Y軸方向上的長度設(shè)為節(jié)距ΡΤ2。此時，在M0SFET120中，節(jié)距PTl比節(jié)距ΡΤ2大。
[0057]在M0SFET120中，η源層15、柵電極31、溝槽30以及場板電極41與ρ柱層13交叉。由此，例如能夠抑制工序偏差導(dǎo)致的耐壓降低。
[0058]在M0SFET110中，伴隨溝槽30寬度的偏差，相鄰的2個溝槽30之間的η柱層12a的寬度有可能偏差。并且，當(dāng)溝槽30之間的η柱層12a的寬度偏差時，η柱層12a的雜質(zhì)濃度有可能偏差。SJ構(gòu)造為，通過使η柱層12a中的η型雜質(zhì)濃度(雜質(zhì)量)與ρ柱層13中的P型雜質(zhì)濃度實質(zhì)上相同，由此能夠得到較高的耐壓。因此，當(dāng)η柱層12a的雜質(zhì)濃度偏差時，有時雜質(zhì)濃度平衡破壞，耐壓降低。
[0059]與此相對，在M0SFET120中，ρ柱層13與溝槽30交叉。因此，在M0SFET120中，即使溝槽30的寬度偏差，也能夠抑制對η柱層12a或ρ柱層13的寬度的影響。由此，在MOSFET120中，與M0SFET110相比，能夠得到更高的耐壓。
[0060]此外，通過使ρ柱層13與溝槽30相互交叉，能夠獨立地設(shè)定ρ柱層13的周期(節(jié)距PTl)和場板電極41的周期(節(jié)距PT2)。例如，在M0SFET120中，使節(jié)距PTl比節(jié)距PT2更大。在M0SFET120中，通過場板電極41，空乏層容易在Y軸方向上延伸。由此，即使不使SJ構(gòu)造微細(xì)化，也能夠提高η柱層12a以及ρ柱層13的雜質(zhì)濃度。由此，在M0SFET120中，與M0SFET110相比，能夠進(jìn)一步減少導(dǎo)通電阻。
[0061](第三實施方式)
[0062]接下來，對第三實施方式進(jìn)行說明。
[0063]圖4(a)以及圖4(b)是對第三實施方式的電力半導(dǎo)體元件的構(gòu)成進(jìn)行例示的示意圖。
[0064]圖4(a)是M0SFET130的示意截面圖。圖4(b)是表示漂移層12的η型雜質(zhì)濃度的分布以及P柱層13的P型雜質(zhì)濃度的分布的圖表圖。圖4(b)的橫軸為雜質(zhì)濃度N?？v軸為Z軸方向的位置Ζ。此外，設(shè)η型雜質(zhì)濃度與ρ型雜質(zhì)濃度相等，用濃度N表示。
[0065]如圖4(a)所示那樣，MOSFET130中的層疊體10、漏電極21、源電極22、柵電極31以及場板電極41等的配置，與M0SFET110同樣。在MOSFET130中，層疊體10的漂移層12以及P柱層13中的雜質(zhì)濃度分布與M0SFET110不同。以下，對雜質(zhì)濃度分布進(jìn)行說明。
[0066]如圖4(b)所示那樣，在M0SFET130中，漂移層12中比場板電極41的下端41a靠上的部分的雜質(zhì)濃度nl，高于漂移層12中比場板電極41的下端41a靠下的部分的雜質(zhì)濃度n2。此外，ρ柱層13中比場板電極41的下端41a靠上的部分的雜質(zhì)濃度n3，高于ρ柱層13中比場板電極41的下端41a靠下的部分的雜質(zhì)濃度n4。
[0067]在該例中，濃度nl是漂移層12中比絕緣膜32的下端32a靠上的部分的雜質(zhì)濃度。濃度π2是漂移層12中比絕緣膜32的下端32a靠下的部分的雜質(zhì)濃度。濃度n3是ρ柱層13中比絕緣膜32的下端32a靠上的部分的雜質(zhì)濃度。濃度n4是ρ柱層13中比絕緣膜32的下端32a靠下的部分的雜質(zhì)濃度。
[0068]由于形成有場板電極41,因此不僅從SJ構(gòu)造的pn結(jié)、還從場板電極41延伸空乏層。因此，通過使比下端41a靠上的部分的漂移層12 (η柱層12a)以及ρ柱層13的雜質(zhì)濃度變高，由此能夠進(jìn)一步減少導(dǎo)通電阻。
[0069]接下來，對第三實施方式的變形例進(jìn)行說明。
[0070]圖5(a)以及圖5(b)是對第三實施方式的其他電力半導(dǎo)體元件的構(gòu)成進(jìn)行例示的示意圖。
[0071]圖5(a)是M0SFET132的示意截面圖。圖5 (b)是表示漂移層12的η型雜質(zhì)濃度以及P柱層13的P型雜質(zhì)濃度的圖表圖。圖5 (b)的橫軸是雜質(zhì)濃度N?？v軸是Z軸方向的位置Z。在圖5 (b)中，實線為漂移層12的η型雜質(zhì)濃度，虛線為ρ柱層13的ρ型雜質(zhì)濃度。
[0072]如圖5(a)所示那樣，MOSFET132中的層疊體10、漏電極21、源電極22、柵電極31以及場板電極41等的配置，與M0SFET110同樣。以下，對M0SFET132中的雜質(zhì)濃度的分布進(jìn)行說明。
[0073]如圖5(b)所示那樣，在M0SFET132中，漂移層12中比場板電極41的下端41a靠上的部分的η型雜質(zhì)濃度η5，與ρ柱層13中比場板電極41的下端41a靠上的部分的ρ型雜質(zhì)濃度η6相比較高。在該例中，濃度η5是漂移層12中比絕緣膜32的下端32a靠上的部分的η型雜質(zhì)濃度。濃度η6是ρ柱層13中比絕緣膜32的下端32a靠上的部分的ρ型雜質(zhì)濃度。
[0074]場板電極41經(jīng)由場板絕緣膜34而發(fā)揮與ρ柱層13同樣的作用。因此，如上述那樣，在設(shè)置有場板電極41的部分中，提高漂移層12的雜質(zhì)濃度。由此，在漂移層12中，能夠適當(dāng)?shù)匾种凭植康碾妶黾?。因此，在M0SFET132中，能夠進(jìn)一步提高維持耐壓的效果。
[0075]此外，在M0SFET132中，漂移層12中比場板電極41的下端41a靠下的部分的η型雜質(zhì)濃度η7，與ρ柱層13中比場板電極41的下端41a靠下的部分的ρ型雜質(zhì)濃度η8相比較低。在該例中，濃度π7是漂移層12中比絕緣膜32的下端32a靠下的部分的η型雜質(zhì)濃度。濃度η8是ρ柱層13中比絕緣膜32的下端32a靠下的部分的ρ型雜質(zhì)濃度。
[0076]通過如上述那樣對漂移層12以及ρ柱層13的雜質(zhì)濃度進(jìn)行設(shè)定，由此漂移層12中、絕緣膜32的下端32a與ρ柱層13的下端13a之間的區(qū)域?qū)嵸|(zhì)成為ρ層。電場在pn結(jié)的部分變高。因此，能夠?qū)㈦妶鲚^高的部分作為P柱層13的底部，能夠減少場板絕緣膜34中的電場，能夠?qū)崿F(xiàn)較高的可靠性及較高的雪崩耐量。
[0077]在上述各實施方式中，作為電力半導(dǎo)體元件而示出溝槽柵型構(gòu)造的M0SFET。電力半導(dǎo)體元件例如也可以是平面型柵構(gòu)造的M0SFET。此外，電力半導(dǎo)體元件例如也可以是IGBT等。在使電力半導(dǎo)體元件為IGBT的情況下，例如使第二電極為集電電極，使第三電極為發(fā)射電極，使第一半導(dǎo)體層為第二導(dǎo)電型的P集電層，使第五半導(dǎo)體層為η發(fā)射層。此外，在上述各實施方式中，示出η柱層12a與ρ柱層13交替排列的條紋狀的SJ構(gòu)造。SJ構(gòu)造例如也可以是使P柱層13交叉的網(wǎng)格狀的構(gòu)造、或?qū)ⅵ侵鶎?2a和ρ柱層13排列為格子圖案狀(交錯齒狀)而成的構(gòu)造等。
[0078]根據(jù)實施方式，提供低損耗、低噪聲、低導(dǎo)通電阻的電力半導(dǎo)體元件。
[0079]此外，本申請說明書中，“垂直”以及“平行”不是精確的垂直以及精確的平行，例如也可以包含制造工序中的偏差等，實質(zhì)上垂直以及實質(zhì)上平行即可。
[0080]以上，參照具體例對本發(fā)明的實施方式進(jìn)行了說明。但是，本發(fā)明的實施方式不限定于這些具體例。例如，對于電力半導(dǎo)體元件所包含的第一半導(dǎo)體層、第二半導(dǎo)體層、第三半導(dǎo)體層、第四半導(dǎo)體層、第五半導(dǎo)體層、層疊體、柵電極、第一電極、第二電極以及第三電極等各要素的具體構(gòu)成，只要本領(lǐng)域技術(shù)人員通過從公知范圍中適當(dāng)?shù)剡x擇而同樣實施本發(fā)明、并能夠得到同樣效果，則包含于本發(fā)明的范圍內(nèi)。
[0081]此外，將各具體例任意大于等于2個的要素在技術(shù)上可能的范圍內(nèi)組合而成的方案，只要包含本發(fā)明的主旨，就也包含于本發(fā)明的范圍內(nèi)。[0082]此外，基于作為本發(fā)明的實施方式而描述了的電力半導(dǎo)體元件，本領(lǐng)域技術(shù)人員能夠適當(dāng)?shù)剡M(jìn)行設(shè)計變更而實施的全部電力半導(dǎo)體元件，只要包含本發(fā)明的主旨，就也屬于本發(fā)明的范圍內(nèi)。
[0083]此外，可以了解，在本發(fā)明的思想范疇中，只要是本領(lǐng)域技術(shù)人員，則能夠想到各種的變更例以及修正例，這些變更例以及修正例也屬于本發(fā)明的范圍。
[0084]對本發(fā)明的幾個實施方式進(jìn)行了說明，但這些實施方式僅作為例子提示，不意圖限定發(fā)明的范圍。這些新實施方式能夠以其他各種方式實施，在不脫離發(fā)明要旨的范圍內(nèi)，能夠進(jìn)行各種省略、置換、變更。這些實施方式及其變形也包含于發(fā)明范圍及其要旨內(nèi)，并且包含在權(quán)利要求書所記載的發(fā)明及其等價的范圍內(nèi)。
【權(quán)利要求】
1.一種電力半導(dǎo)體元件， 具備: 層疊體，該層疊體包括:第一半導(dǎo)體層；第一導(dǎo)電型的第二半導(dǎo)體層，設(shè)置在上述第一半導(dǎo)體層之上；第二導(dǎo)電型的多個第三半導(dǎo)體層，設(shè)置在上述第二半導(dǎo)體層，沿著與上述第一半導(dǎo)體層和上述第二半導(dǎo)體層之間的層疊方向垂直的第一方向以規(guī)定間隔排列；第二導(dǎo)電型的第四半導(dǎo)體層，設(shè)置在上述第二半導(dǎo)體層之上；以及第一導(dǎo)電型的第五半導(dǎo)體層，設(shè)置在上述第四半導(dǎo)體層，在上述層疊方向上與上述第二半導(dǎo)體層分離； 多個柵電極，隔著絕緣膜設(shè)置在上述層疊體，沿著與上述層疊方向以及上述第一方向垂直的第二方向排列，沿著上述層疊方向延伸，具有比上述第二半導(dǎo)體層靠上的上端和比上述第四半導(dǎo)體層靠下的下端，上述柵電極的至少一部分配置在相鄰的2個上述第三半導(dǎo)體層之間； 多個第一電極，隔著絕緣膜設(shè)置在上述多個柵電極的各個柵電極之下，具有比上述第一半導(dǎo)體層靠上的下端； 第二電極，與上述第一半導(dǎo)體層電連接；以及 第三電極，與上述第五半導(dǎo)體層電連接， 上述多個第一電極中的任意個第一電極與上述柵電極電連接， 上述多個第一電極中 的其他的任意個第一電極與上述第三電極電連接， 與上述柵電極電連接的上述多個第一電極和與上述第三電極電連接的上述多個第一電極，沿著上述第二方向交替地配置， 相鄰的2個上述第三半導(dǎo)體層的上述第一方向上的節(jié)距，比相鄰的2個上述第一電極的上述第二方向上的節(jié)距大。
2.一種電力半導(dǎo)體元件， 具備: 層疊體，該層疊體包括:第一半導(dǎo)體層；第一導(dǎo)電型的第二半導(dǎo)體層，設(shè)置在上述第一半導(dǎo)體層之上；第二導(dǎo)電型的多個第三半導(dǎo)體層，設(shè)置在上述第二半導(dǎo)體層，沿著與上述第一半導(dǎo)體層和上述第二半導(dǎo)體層之間的層疊方向垂直的第一方向以規(guī)定間隔排列；第二導(dǎo)電型的第四半導(dǎo)體層，設(shè)置在上述第二半導(dǎo)體層之上；以及第一導(dǎo)電型的第五半導(dǎo)體層，設(shè)置在上述第四半導(dǎo)體層，在上述層疊方向上與上述第二半導(dǎo)體層分離； 多個柵電極，隔著絕緣膜設(shè)置在上述層疊體，沿著上述層疊方向延伸，具有比上述第二半導(dǎo)體層靠上的上端和比上述第四半導(dǎo)體層靠下的下端，上述柵電極的至少一部分配置在相鄰的2個上述第三半導(dǎo)體層之間； 多個第一電極，分別隔著絕緣膜設(shè)置在上述多個柵電極的各個柵電極之下，上述第一電極的下端比上述第一半導(dǎo)體層靠上； 第二電極，與上述第一半導(dǎo)體層電連接；以及 第三電極，與上述第五半導(dǎo)體層電連接， 上述多個第一電極中的任意個第一電極與上述柵電極電連接， 上述多個第一電極中的其他的任意個第一電極與上述第三電極電連接。
3.如權(quán)利要求2記載的電力半導(dǎo)體元件，其中， 與上述柵電極電連接的上述多個第一電極和與上述第三電極電連接的上述多個第一電極交替地配置。
4.如權(quán)利要求2或者3記載的電力半導(dǎo)體元件，其中， 上述多個柵電極沿著上述第一方向排列，上述柵電極的上述下端設(shè)置在上述第二半導(dǎo)體層。
5.如權(quán)利要求2或者3記載的電力半導(dǎo)體元件，其中， 上述多個柵電極沿著與上述層疊方向以及上述第一方向垂直的第二方向排列。
6.如權(quán)利要求5記載的電力半導(dǎo)體元件，其中， 相鄰的2個上述第三半導(dǎo)體層的上述第一方向上的節(jié)距，比相鄰的2個上述第一電極的上述第二方向上的節(jié)距大。
7.如權(quán)利要求2或者3記載的電力半導(dǎo)體元件，其中， 上述第二半導(dǎo)體層中比上述第一電極的上述下端靠上的部分的雜質(zhì)濃度，高于上述第二半導(dǎo)體層中比上述第一電極的上述下端靠下的部分的雜質(zhì)濃度， 上述第三半導(dǎo)體層的下端比上述第一電極的上述下端靠下， 上述第三半導(dǎo)體層中比上述第一電極的上述下端靠上的部分的雜質(zhì)濃度，高于上述第三半導(dǎo)體層中比上述第一電極的上述下端靠下的部分的雜質(zhì)濃度。
8.如權(quán)利要求2或者3記載的電力半導(dǎo)體元件，其中， 上述第二半導(dǎo)體層中比上述第一電極的上述下端靠上的部分的雜質(zhì)濃度，高于上述第三半導(dǎo)體層中比上述第一電極的上述下端靠上的部分的雜質(zhì)濃度。
9.如權(quán)利要求2或者3記載的電力半導(dǎo)體元件，其中， 上述第三半導(dǎo)體層的下端比上述第一電極的上述下端靠下， 上述第二半導(dǎo)體層中比上述第一電極的上述下端靠下的部分的雜質(zhì)濃度，低于上述第三半導(dǎo)體層中比上述第一電極的上述下端靠下的部分的雜質(zhì)濃度。
【文檔編號】H01L29/78GK103681851SQ201310049194
【公開日】2014年3月26日 申請日期:2013年2月7日 優(yōu)先權(quán)日:2012年9月12日
【發(fā)明者】斎藤涉 申請人:株式會社東芝