專利名稱：Ie型溝槽柵極igbt的制作方法
IE型溝槽柵極IGBT
背景技術：
本發(fā)明涉及諸如在與溝槽柵極垂直的方向中具有有源晶元和無源晶元共存的IE (增注)型溝槽柵極IGBT (絕緣柵極雙極型晶體管)之類的功率半導體器件(或半導體集成電路器件)中的器件結(jié)構(gòu)技術。JP-A-11-345969公開了在IE型溝槽柵極IGBT中的溝槽柵極的方向中交替地均勻排放有源晶元區(qū)域和空晶元區(qū)域的技術。JP-A-10-326897或與之對應的第6180966號美國專利公開了在溝槽柵極IGBT中使得主晶元的溝槽側(cè)壁與當前檢測晶元的表面方向相同以由此使得兩個晶元的特性相同的技術。JP-A-2007-194660公開了在IE型溝槽柵極IGBT中調(diào)整主區(qū)域與當前檢測區(qū)域中的有源晶元和浮動晶元的寬度的比率以由此使得兩個區(qū)域中的飽和電流特性相同的技術。

發(fā)明內(nèi)容
作為用于進一步增強具有有源晶元的寬度比無源晶元的寬度更窄的窄有源晶元IE型溝槽柵極IGBT的性能的方法，有效的是縮減(shrink)晶元從而增強IE效應。但是當簡單地縮減晶元時，由于增加的柵極電容而降低了切換速度。為了解決以上問題而做出本發(fā)明。本發(fā)明的一個目的在于提供一種功率半導體器件。本發(fā)明的以上以及其他目的和新穎特征將根據(jù)結(jié)合附圖所做出的本說明書的以下描述變得明顯。下文簡要地描述說明書中公開的本發(fā)明的代表性方面的概述。也就是說，根據(jù)本發(fā)明的一個方面，IE型溝槽柵極IGBT晶元形成區(qū)域基本上包括具有線性有源晶元區(qū)域的第一線性單元晶元區(qū)域、具有線性孔集電極區(qū)域的第二線性單元晶元區(qū)域以及布置在該第一線性單元晶元區(qū)域和該第二線性單元晶元區(qū)域的線性無源晶元區(qū)域。如下簡要地描述在說明書中公開的本發(fā)明的代表性的方面所獲得的效果。也就是說，由于IE型溝槽柵極IGBT晶元形成區(qū)域基本上包括具有線性有源晶元區(qū)域的第一線性單元晶元區(qū)域、具有線性孔集電極區(qū)域的線性無源晶元區(qū)域的第二線性單元晶元區(qū)域以及布置在該第一線性單元晶元區(qū)域和該第二線性單元晶元區(qū)域，所以可以防止由IE效果導致的切換速度的降低。本發(fā)明的以上以及其他目的和新穎特征將根據(jù)結(jié)合附圖所做出的實施方式的以下描述變得明顯。


圖1為了描述根據(jù)本發(fā)明的一個實施方式的概述，示意性圖示了 IE型溝槽柵極IGBT器件芯片的晶元區(qū)域的布局及其周界的頂視圖2是沿圖1的晶元區(qū)域末端切割區(qū)域Rl的線X-X’取得的器件的橫截面圖；圖3是圖示了根據(jù)本發(fā)明的實施方式的圖1中示出的線性單元晶元區(qū)域和它的周界R5的放大頂視圖；圖4是圖示了根據(jù)本發(fā)明的實施方式的IE型溝槽柵極IGBT器件芯片的整體的頂視圖(實質(zhì)上對應于圖1但是更接近于更加具體的形狀)；圖5是圖示了圖4中所示的晶元區(qū)域自頂向下切割區(qū)域R4的放大平面圖；圖6是沿圖5中的線A-A’取得的器件的橫截面圖；圖7是沿圖5中的線B-B’取得的器件的橫截面圖；圖8是沿圖5中的線C-C’取得的器件的橫截面圖；圖9是為了描述根據(jù)本發(fā)明的實施方式I的器件結(jié)構(gòu)的制造方法，在制造工藝(孔障礙區(qū)域引入工藝)中與圖6的第一線性單元晶元區(qū)域相對應的器件的橫截面圖；圖10是為了描述根據(jù)本發(fā)明的實施方式I的器件結(jié)構(gòu)的制造方法，在制造工藝(P型浮動區(qū)域引入工藝)中與圖6的第一線性單元晶元區(qū)域相對應的器件的橫截面圖；圖11是為了描述根據(jù)本發(fā)明的實施方式I的器件結(jié)構(gòu)的制造方法，在制造工藝(溝槽加工硬掩模層形成工藝)中與圖6的第一線性單元晶元區(qū)域相對應的器件的橫截面圖；圖12是為了描述根據(jù)本發(fā)明的實施方式I的器件結(jié)構(gòu)的制造方法，在制造工藝(溝槽硬掩模加工工藝)中與圖6的第一線性單元晶元區(qū)域相對應的器件的橫截面圖；圖13是為了描述根據(jù)本發(fā)明的實施方式I的器件結(jié)構(gòu)的制造方法，在制造工藝(溝槽硬掩模加工抗蝕涂層去除工藝)中與圖6的第一線性單元晶元區(qū)域相對應的器件的橫截面圖；圖14是為了描述根據(jù)本發(fā)明的實施方式I的器件結(jié)構(gòu)的制造方法，在制造工藝(溝槽加工工藝)中與圖6的第一線性單元晶元區(qū)域相對應的器件的橫截面圖；圖15是為了描述根據(jù)本發(fā)明的實施方式I的器件結(jié)構(gòu)的制造方法，在制造工藝(溝槽加工硬掩膜去除工藝)中與圖6的第一線性單元晶元區(qū)域相對應的器件的橫截面圖；圖16是為了描述根據(jù)本發(fā)明的實施方式I的器件結(jié)構(gòu)的制造方法，在制造工藝(延伸擴散和柵極氧化工藝)中與圖6的第一線性單元晶元區(qū)域相對應的器件的橫截面圖；圖17是為了描述根據(jù)本發(fā)明的實施方式I的器件結(jié)構(gòu)的制造方法，在制造工藝(柵極多晶硅形成工藝)中與圖6的第一線性單元晶元區(qū)域相對應的器件的橫截面圖；圖18是為了描述根據(jù)本發(fā)明的實施方式I的器件結(jié)構(gòu)的制造方法，在制造工藝(柵極多晶硅凹蝕工藝)中與圖6的第一線性單元晶元區(qū)域相對應的器件的橫截面圖；圖19是為了描述根據(jù)本發(fā)明的實施方式I的器件結(jié)構(gòu)的制造方法，在制造工藝(柵極氧化層凹蝕工藝)中與圖6的第一線性單元晶元區(qū)域相對應的器件的橫截面圖；圖20是為了描述根據(jù)本發(fā)明的實施方式I的器件結(jié)構(gòu)的制造方法，在制造工藝(P型本體區(qū)域和N+型發(fā)射極區(qū)域引入工藝)中與圖6的第一線性單元晶元區(qū)域相對應的器件的橫截面圖；圖21是為了描述根據(jù)本發(fā)明的實施方式I的器件結(jié)構(gòu)的制造方法，在制造工藝(層間絕緣層形成工藝)中與圖6的第一線性單元晶元區(qū)域相對應的器件的橫截面圖；圖22是為了描述根據(jù)本發(fā)明的實施方式I的器件結(jié)構(gòu)的制造方法，在制造工藝(接觸孔形成工藝)中與圖6的第一線性單元晶元區(qū)域相對應的器件的橫截面圖；圖23是為了描述根據(jù)本發(fā)明的實施方式I的器件結(jié)構(gòu)的制造方法，在制造工藝(襯底蝕刻工藝)中與圖6的第一線性單元晶元區(qū)域相對應的器件的橫截面圖；圖24是為了描述根據(jù)本發(fā)明的實施方式I的器件結(jié)構(gòu)的制造方法，在制造工藝(P+型本體接觸區(qū)域和P+型閂鎖防止區(qū)域引入工藝)中與圖6的第一線性單元晶元區(qū)域相對應的器件的橫截面圖；圖25是為了描述根據(jù)本發(fā)明的實施方式I的器件結(jié)構(gòu)的制造方法，在制造工藝(表面金屬層形成和最終鈍化層形成工藝)中與圖6的第一線性單元晶元區(qū)域相對應的器件的橫截面圖；圖26是為了描述根據(jù)本發(fā)明的實施方式I的器件結(jié)構(gòu)的制造方法，在制造工藝(背表面研磨和背表面雜質(zhì)引入工藝)中與圖6的第一線性單元晶元區(qū)域相對應的器件的橫截面圖；圖27是與為了描述關于根據(jù)本發(fā)明的實施方式的IE型溝槽柵極IGBT的柵極電極連接結(jié)構(gòu)的改進示例，圖示了圖4中的晶元區(qū)域自頂向下切割區(qū)域R4的圖5相對應的放大平面圖；圖28是沿圖27中的線A-A’取得的器件的橫截面圖；圖29是沿圖27中的線C_C’取得的器件的橫截面圖；圖30是為了描述關于根據(jù)本發(fā)明的實施方式的IE型溝槽柵極IGBT的晶元結(jié)構(gòu)的改進示例，圖示了圖4中的晶元區(qū)域自頂向下切割區(qū)域R4的放大平面圖；圖31是沿圖30中的線A-A’取得的器件的橫截面圖；圖32是沿圖30中的線C-C’取得的器件的橫截面圖；圖33是為了描述關于根據(jù)本發(fā)明的實施方式的IE型溝槽柵極IGBT的孔集電極晶元的寬度改進示例，圖示了圖5中的部分切割區(qū)域2(R3)的放大平面圖；圖34是沿圖33中的線A_A’取得的器件的橫截面圖；圖35是沿圖33中的線B_B’取得的器件的橫截面圖；圖36是為了補充描述根據(jù)本發(fā)明的實施方式的晶元周界結(jié)構(gòu)，沿圖5的線H-H’確定的器件的橫截面圖；圖37是為了描述關于根據(jù)本發(fā)明的實施方式的縱向方向中的晶元的改進示例，圖示了圖5中的部分切割區(qū)域1(R2)的放大平面圖；以及圖38是示出了 IE型溝槽柵極IGBT中的有源疏剪比率、導通電阻(on-resistance)和切換損耗的關系的數(shù)據(jù)繪制圖。
具體實施例方式[實施方式概述]首先，描述說明書中公開的本發(fā)明的代表性實施方式的概要。1.一種IE型溝槽柵極IGBT，包括:(a)具有第一主表面和第二主表面的半導體襯底；
(b)布置在該半導體襯底中并且具有第一導電類型的漂移區(qū)域；(c)布置在該第一主表面上的晶元形成區(qū)域；(d)布置在該晶元形成區(qū)域上的大量線性單元晶元區(qū)域，并且每個線性單元晶元區(qū)域具有第一線性單元晶元區(qū)域和第二線性單元晶元區(qū)域；(e)布置在該第一主表面上的金屬柵極電極；以及(f)布置在該第一主表面上的金屬發(fā)射極電極；每個第一線性單元晶元區(qū)域包括:(xl)從該第一主表面在漂移區(qū)域的內(nèi)部上布置的線性有源晶元區(qū)域；(x2)電連接到金屬柵極電極并且分別被布置在第一主表面中的第一溝槽和第二溝槽中的第一線性溝槽柵極電極和第二線性溝槽柵極電極，從而從兩個側(cè)面保持該第一線性溝槽柵極和電極第二線性溝槽柵極電極之間的該線性有源晶元區(qū)域；(x3)布置在該漂移區(qū)域的該第一主表面的側(cè)面上的表面區(qū)域中并且具有與該第一導電類型相反的第二導電類型的本體區(qū)域；(x4)與該線性有源晶元區(qū)域的兩個側(cè)面相鄰布置的線性無源晶元區(qū)域，從而從兩個側(cè)面保持該線性無源晶元區(qū)域之間的該線性有源晶元區(qū)域，而同時將該第一線性溝槽柵極電極和第二線性溝槽柵極電極定義為邊界；(x5)布置在該線性無源晶元區(qū)域中的該第一主表面的側(cè)面上的基本上全部表面區(qū)域中的比該本體區(qū)域更深的并且具有與該本體區(qū)域的導電類型相同的導電類型的浮動區(qū)域；以及(x6)布置在該本體區(qū)域的該第一主表面的側(cè)面上的該表面區(qū)域中的第一導電類型的發(fā)射極區(qū)域；每個該第二線性單元晶元區(qū)域包括:(yl)從該第一主表面遍布該漂移區(qū)域的該內(nèi)部布置的線性孔集電極晶元區(qū)域；(y2)電連接到該金屬發(fā)射極電極并且分別被布置在第一主表面中的第三溝槽和第四溝槽中的第三線性溝槽柵極電極和第四線性溝槽柵極電極，從而從兩個側(cè)面保持該第三線性溝槽柵極電極和第四線性溝槽柵極電極之間的該線性孔集電極晶元區(qū)域；(y3)布置在該漂移區(qū)域的該第一主表面的該側(cè)面上的該表面區(qū)域中的本體區(qū)域；(y4)與該線性孔集電極晶元區(qū)域的兩個側(cè)面相鄰布置的線性無源晶元區(qū)域，從而從兩個側(cè)面保持該線第三線性溝槽柵極電極和第四線性溝槽柵極電極之間的該線性孔集電極電極晶元區(qū)域，同時將該第三線性溝槽柵極電極和第四線性溝槽柵極電極定義為邊界；以及(y5)布置在該線性無源晶元區(qū)域中的該第一主表面的側(cè)面上的基本上全部表面區(qū)域中的比該本體區(qū)域更深的并且具有與該本體區(qū)域的導電類型相同的導電類型的浮動區(qū)域。2.在項I中描述的半導體器件的制造方法中，該線性有源晶元區(qū)域的寬度比該線性無源晶元區(qū)域的寬度更窄。3.在項I或2中描述的半導體器件的制造方法中，該浮動區(qū)域的深度比該第一溝槽和第二溝槽的下端更深。
4.在項I到3中的任意一個中描述的半導體器件的制造方法中，該發(fā)射極區(qū)域未被布置在該線性孔集電極晶元區(qū)域中。5.在項I到4中的任意一個中描述的半導體器件的制造方法中，該線性有源晶元區(qū)域的寬度基本上等于該線性孔集電極晶元區(qū)域的寬度。6.在項I到5中的任意一個中描述的半導體器件的制造方法中，該線性有源晶元區(qū)域包括:(xla)在其縱向方向中劃分的有源部分；以及(xlb)沒有在其縱向方向中劃分的發(fā)射極區(qū)域的無源部分。7.在項I到6中的任意一個中描述的半導體器件的制造方法中，該第三線性溝槽柵極電極和第四線性溝槽柵極電極的發(fā)射極電極連接部分基本上與接觸槽相交，其中接觸槽與發(fā)射極連接部分成直角接觸。8.在項I到6中的任意一個中描述的半導體器件的制造方法中，與該第三線性溝槽柵極電極和第四線性溝槽柵極電極的該發(fā)射極連接部分接觸的該接觸槽在平面中被包括的該發(fā)射極連接部分中。9.在項I到4和6到8中的任意一個中描述的半導體器件的制造方法中，該線性有源晶元區(qū)域的寬度比該線性孔集電極晶元區(qū)域的寬度更窄。10.在項I到9中的任意一個中描述的半導體器件的制造方法中，每個第一線性單元晶元區(qū)域還包括:(x7)布置在該線性有源晶元區(qū)域中的本體區(qū)域之下的漂移區(qū)域中并且具有高于該漂移區(qū)域的雜質(zhì)濃度且低于該發(fā)射極區(qū)域的雜質(zhì)濃度的雜質(zhì)濃度的該第一導電類型的第一孔障礙區(qū)域；并且每個該第二線性單元晶元區(qū)域還包括:(y6)布置在該線性孔集電極晶元區(qū)域中的本體區(qū)域之下的漂移區(qū)域中并且具有高于該漂移區(qū)域的雜質(zhì)濃度且低于該發(fā)射極區(qū)域的雜質(zhì)濃度的雜質(zhì)濃度的該第一導電類型的第二孔障礙區(qū)域。11.一種IE型溝槽柵極IGBT，包括:(a)具有第一主表面和第二主表面的半導體襯底；(b)布置在該半導體襯底中并且具有第一導電類型的漂移區(qū)域；(c)布置在該第一主表面上的晶元形成區(qū)域；(d)布置在該晶元形成區(qū)域上的大量線性單元晶元區(qū)域；(e)布置在該第一主表面上的金屬柵極電極；以及(f)布置在該第一主表面上的金屬發(fā)射極電極；并且每個該線性單元晶元區(qū)域包括:(dl)從該第一主表面遍布漂移區(qū)域的內(nèi)部布置的線性混合晶元區(qū)域；(d2)電連接到金屬發(fā)射極電極并且分別被布置在第一主表面中的第一溝槽和第二溝槽中的第一線性溝槽柵極電極和第二線性溝槽柵極電極，從而從兩個側(cè)面保持該第一線性溝槽柵極電極和第二線性溝槽柵極電極之間的該線性混合晶元區(qū)域；(d3)布置在該漂移區(qū)域的該第一主表面的側(cè)面上的表面區(qū)域中并且具有與該第一導電類型相反的第二導電類型的本體區(qū)域；(d4)與該線性有源晶元區(qū)域的兩個側(cè)面相鄰布置的線性無源晶元區(qū)域，從而從兩個側(cè)面保持該線性溝槽柵極電極(14q)與該第二線性溝槽柵極電極(14r)之間的該線性有源晶元區(qū)域，而同時將該第一線性溝槽柵極電極和第二線性溝槽柵極電極定義為邊界；(d5)布置在該線性無源晶元區(qū)域中的該第一主表面的側(cè)面上的基本上全部表面區(qū)域中的比該本體區(qū)域更深的并且具有與該本體區(qū)域的導電類型相同的導電類型的浮動區(qū)域；(d6)布置在該線性混合晶元區(qū)域中并且大體上彼此對稱的第一線性混合子晶元區(qū)域和第二線性混合子晶元區(qū)域；(d7)電連接到金屬柵極并且分別被布置在用于形成該第一線性混合子晶元區(qū)域和第二線性混合子晶元區(qū)域之間的邊界的第三溝槽中的第三線性溝槽柵極電極，以及(d8)布置在該本體區(qū)域的該第一主表面的側(cè)面上的該表面區(qū)域中的第一導電類型的發(fā)射極區(qū)域，從而靠近在該第一線性混合子晶元區(qū)域和第二線性混合子晶元區(qū)域二者中的該第三溝槽。12.在項11中描述的半導體器件的制造方法中，該線性無源晶元區(qū)域的寬度比該第一線性混合子晶元區(qū)域和第二線性混合子晶元區(qū)域的寬度更寬。13.在項11或12中描述的半導體器件的制造方法中，該浮動區(qū)域的深度比該第一溝槽和第二溝槽的下端更深。14.在項11到13中的任意一個中描述的半導體器件的制造方法中，該發(fā)射器區(qū)域并非布置在該第一線性混合子晶元區(qū)域和第二線性混合子晶元區(qū)域中靠近該第一溝槽和第二溝槽的側(cè)面上。15.在項11到14中的任意一個中描述的半導體器件的制造方法中，該第一線性混合子晶元區(qū)域的寬度和第二線性混合子晶元區(qū)域的寬度大體上彼此相等。16.在項11到15中的任意一個中描述的半導體器件的制造方法中，該第一線性混合子晶元區(qū)域和第二線性混合子晶元區(qū)域包括:在其縱向方向中劃分的有源部分；以及沒有在其縱向方向中劃分的發(fā)射極區(qū)域的無源部分。17.在項11到16中的任意一個中描述的半導體器件的制造方法中，與該第一線性溝槽柵極電極和第二線性溝槽柵極電極的該發(fā)射極連接部分接觸的該接觸槽在平面中被包括在該發(fā)射極連接部分中。18.在項11到16中的任意一個中描述的半導體器件的制造方法中，該第一線性溝槽柵極電極和第二線性溝槽柵極電極中的每一個包括:布置在該本體區(qū)域之下的漂移區(qū)域中并且具有高于該漂移區(qū)域的雜質(zhì)濃度且低于該發(fā)射極區(qū)域的雜質(zhì)濃度的雜質(zhì)濃度的該第一導電類型的該孔障礙區(qū)域。19.一種IE型溝槽柵極IGBT，包括:(a)具有第一主表面和第二主表面的半導體襯底；(b)布置在該半導體襯底中并且具有第一導電類型的漂移區(qū)域；(C)布置在該第一主表面上的晶元形成區(qū)域；(d)布置在該晶元形成區(qū)域上的大量線性單元晶元區(qū)域，并且每個線性單元晶元區(qū)域具有第一線性單元晶元區(qū)域和第二線性單元晶元區(qū)域；(e)布置在該第一主表面上的金屬柵極電極；以及(f)布置在該第一主表面上的金屬發(fā)射極電極；以及每個該第一線性單元晶元區(qū)域包括:(xl)從該第一主表面遍布漂移區(qū)域的內(nèi)部布置的線性有源晶元區(qū)域；(x2)電連接到金屬柵極電極并且分別被布置在第一主表面中的第一溝槽和第二溝槽中的第一線性溝槽柵極電極和第二線性溝槽柵極電極，從而從兩個側(cè)面保持該第一線性溝槽柵極電極和第二線性溝槽柵極電極之間的該線性有源晶元區(qū)域；(x3)布置在該漂移區(qū)域的該第一主表面的側(cè)面上的表面區(qū)域中并且具有與該第一導電類型相反的第二導電類型的本體區(qū)域；(x4)與該線性有源晶元區(qū)域的兩個側(cè)面相鄰布置的線性無源晶元區(qū)域，從而從兩個側(cè)面保持該線性無源晶元區(qū)域之間的該線性有源晶元區(qū)域，而同時將該第一線性溝槽柵極電極和第二線性溝槽柵極電極定義為邊界；(x5)布置在該線性無源晶元區(qū)域中的該第一主表面的側(cè)面上的基本上全部表面區(qū)域中的比該本體區(qū)域更深的并且具有與該本體區(qū)域的導電類型相同的導電類型的浮動區(qū)域；(x6)布置在該本體區(qū)域的該第一主表面的側(cè)面上的該表面區(qū)域中的第一導電類型的發(fā)射極區(qū)域；(x7)沿該線性無源晶元區(qū)域的末端布置在該第一主表面的該側(cè)面上的該表面區(qū)域中的末端溝槽；(x8)沿該末端溝槽布置在該晶元形成區(qū)域的外部周界部分中的柵極布線；以及(x9)從該柵極布線下的該第一主表面的該側(cè)面上的該表面區(qū)域一直延伸到該末端溝槽附近并且被布置得比該本體區(qū)域更深的第二導電類型區(qū)域，該第二導電類型被電連接到該金屬發(fā)射極電極。20.在項19中描述的半導體器件的制造方法中，實質(zhì)上與該浮動區(qū)域同時形成該第二導電類型區(qū)域。21.在項19或20中描述的半導體器件的制造方法中，該第二導電類型區(qū)域被布置得比該末端溝槽更深。[說明書中的描述格式、基本術語和用途的解釋]1.在說明書中，必要時為了方便有時候在描述實施方式的同時將其分割成多個章節(jié)，但是除非另外特別指明，否則這些章節(jié)不是相互獨立的和孤立的，并且它們是單個示例的部分，從而一個章節(jié)是部分或整體的另一章節(jié)或該章節(jié)的改進的詳細描述。此外，原則上，省略了對相同部分的重復描述。實施方式中的構(gòu)成元素除非另外特別指明不是這樣，否則并非是必不可少的，元素的數(shù)量在理論上是有限的并且根據(jù)上下文這明顯不對。此外，在說明書中，術語“半導體器件”意味著每種類型的晶體管本身(有源元件)或半導體芯片等等(例如單晶硅襯底)，在該半導體器件上電阻器、電容器等等集成在晶體管周圍。作為每種類型的晶體管的代表，可以例示由M0SFET(金屬氧化物半導體場效應晶體管)表示的MISFET (金屬絕緣體半導體場效應晶體管)。此時，作為每種類型的晶體管的代表，可以例示功率MOSFET和IGBT (絕緣柵雙極型晶體管)。這些總體被分類為功率半導體器件并且該器件除了功率MOSFET和IGBT之外還包括雙極型功率晶體管、半導體閘流管和功率二極管。作為功率MOSFET的代表方面，存在具有布置在表面上的源級和布置在背面的漏極的雙垂直擴散功率M0SFET，但是雙垂直擴散功率MOSFET可以主要被分類為兩種類型，并且第一類是主要在實施方式中描述的平面柵極型，而第二類是諸如U-MOSFET之類的溝槽柵極型。
另外，功率MOSFET還包括LD-M0SFET (橫向擴散M0SFET)。2.類似地，在實施方式的描述中，即使對于材料、合成物等等描述了“由A制造X”，也不排除除了 A之外的元素是其中一個主要構(gòu)成元素，除非另外特別指示不是這樣并且根據(jù)上下文這明顯不對。例如其意味著“X包括A作為主要成分”。即使例如描述了“硅材料”等等，也無需說明其不限于純硅并且其包括SiGe合金、包括另一個硅作為主要成分的多合金以及包括其他添加劑等等的材料。類似地，即使描述了“二氧化硅層”、“二氧化硅絕緣層”等等，也無需說明其不僅包括相對純凈的無摻雜的二氧化硅，而且還包括FSG(氟硅酸鹽玻璃)、基于TEOS的二氧化硅、SiOC(硅氧化物)或碳摻雜硅氧化物或OSG(有機硅玻璃)、PSG (磷硅酸鹽玻璃)、諸如BPSG (硼磷矽酸鹽玻璃)之類的熱氧化層、CVD氧化層、SOG (布玻璃)、諸如納米簇硅(NCS)之類的涂層二氧化硅、由與上述材料類似的材料制造的、引入了孔的硅系統(tǒng)低k絕緣層(多孔系統(tǒng)絕緣層)，具有以以上材料作為主要構(gòu)成元素的另一個硅絕緣層的復合層。此外，作為在半導體領域中常用的與二氧化硅絕緣層相似的硅絕緣層，存在氮化硅絕緣層。作為屬于該系統(tǒng)的材料，存在SiN、SiCN、SiNH、SiCNH等等。在這里，術語“氮化硅”包括SiN和SiNH，除非另外特別指明不是這樣。類似地，術語“SiCN”包括SiCN和SiCNH,除非另外具體特別不是這樣。3.類似地，還適當?shù)乩靖綀D、位置、屬性等等，但除非另外特別指示不是這樣或者根據(jù)上下文這明顯不對，否則無需說明本發(fā)明不嚴格限于此。4.此外，除非另外特別指明不是這樣，否則即使在描述具體數(shù)值和數(shù)量時，也可以使用比該具體數(shù)值或數(shù)量更大或更小的數(shù)值或數(shù)量，該數(shù)值和數(shù)量在理論上限于該具體數(shù)值和數(shù)量并且根據(jù)上下文這明顯不對。5.術語“晶片”通常意味著單晶硅晶片，其中在該晶片上形成半導體器件(半導體集成電路器件和電子器件也類似)，但是無需說明其包括取向附生的晶片、絕緣襯底(如具有半導體層等等的SOI襯底和LCD玻璃襯底)的復合晶片。6.與上文關于功率MOSFET的描述類似地，IGBT被總體廣義地分割成平面柵極型和溝槽柵極型。溝槽柵極型IGBT具有相對低的導通電阻，但是為了進一步提升導通性調(diào)制以降低導通電阻，已經(jīng)開發(fā)了利用IE(增注)的“IE型溝槽柵極IGBT” (或“有源晶元疏剪型溝槽柵極IGBT”)效應。構(gòu)造IE型溝槽柵極IGBT從而通過交替地或者按照梳子型布置實際上被連接到發(fā)射極電極的有源晶元以及具有浮動P本體區(qū)域的無源晶元，在半導體襯底的器件的主表面?zhèn)让?發(fā)射極側(cè)面)中適當?shù)卮鎯住Ｔ谡f明書中，存在多種類型的有源晶元。第一種是實際上具有N+發(fā)射極區(qū)域和被電連接到金屬柵極電極的溝槽柵極電極的固有有源晶元(具體的線性有源晶元區(qū)域)。第二種是不具有N+發(fā)射極區(qū)域和被電連接到金屬柵極電極的溝槽柵極的偽有源晶元(具體的線性孔集電極晶元區(qū)域)。第三種是具有固有有源晶元和偽有源晶元相互組合的混合晶元(具體的線性混合晶元區(qū)域)。7.在說明書中，主有源晶元的寬度比主無源晶元的寬度更窄的IE型溝槽柵極IGBT被稱為“窄有源晶元IE型溝槽柵極IGBT”。此外，穿過溝槽柵極的方向被定義為“晶元的寬度方向”，并且垂直于晶元的寬度方向延伸溝槽柵極(線性柵極部分)的方向(縱向方向)被稱為“晶元的縱向方向”。
在說明書中，可以主要處理“線性單元晶元區(qū)域”(例如由線性有源晶元區(qū)域和線性無源晶元區(qū)域組成)，但是線性單元晶元區(qū)域被周期性地重復排列在半導體芯片的內(nèi)部區(qū)域中以構(gòu)成“晶元形成區(qū)域”。晶元周界結(jié)區(qū)域通常被布置在晶元區(qū)域周圍，并且此外，浮動場環(huán)或場限制環(huán)被布置在晶元周界結(jié)區(qū)域周圍以便由此形成末端結(jié)構(gòu)(end structure)。浮動場環(huán)或場限制環(huán)意味著布置在與P型本體區(qū)域(P型良好區(qū)域)分隔并且具有與漂移區(qū)域相同的導電類型和類似的濃度(該濃度的程度使得當向主結(jié)應用反向電壓時不會發(fā)生完全耗盡)的漂移區(qū)域的表面(器件的表面)上的雜質(zhì)區(qū)域或者雜質(zhì)區(qū)域組群，雜質(zhì)區(qū)域或者雜質(zhì)區(qū)域組群以單或多個環(huán)形的方式圍繞晶元區(qū)域。此外，場板有時候被布置在浮動場環(huán)中。場板是被連接到浮動場環(huán)的導體層模式并且意味著經(jīng)過絕緣層延伸到漂移區(qū)域的表面(器件的表面)之上并且以環(huán)形圍繞晶元區(qū)域的部分。關于作為用于形成晶元區(qū)域的周界要素的線性單元晶元區(qū)域，將在中心提供的線性有源晶元區(qū)域的兩個側(cè)面上排列的半個寬度的線性無源晶元區(qū)域作為圖5的示例中的集合等來處理是合理的，但是，當單獨地具體描述線性無源晶元區(qū)域時，這病不方便，因為線性無源晶元區(qū)域在兩個側(cè)面上是獨立的，并且因此在該情況中將具體的集成部分描述為線性無源晶元區(qū)域。更詳細地描述實施方式。在附圖中，由相同的或相似的附圖標記指示相同或相似的部分并且原則上不重復它們的描述。此外，在附圖中，當相反地難以畫陰影時或者當空間的差異清晰時，即使畫陰影的部分是截面，有時候也省略陰影。與此相結(jié)合，當從描述中明顯看出時，即使要畫輪廓的部分是平面中閉合的孔時有時候也省略背景的輪廓。此外，即使當部分不是截面時，有時候也將該部分畫陰影，以便清楚地表達給部分不是空間。作為公開IE型溝槽柵極IGBT的現(xiàn)有技術的專利申請，存在例如(2011年5月16日在日本遞交的)JP-A-2001-109341。1.對本發(fā)明主要實施方式的概要的描述(主要為圖1至圖3):在本章節(jié)中，描述具體的示例以補充以上定義等，并且描述了概述本發(fā)明的代表性具體示例的概述，并且做出完整的初步的描述。在實施方式中，通過示例的方式具體描述非對稱器件，但是無需說明該描述甚至基本上可以應用于對稱器件。圖1是為了描述根據(jù)本發(fā)明的一個實施方式的概述，示意性地圖示了 IE型溝槽柵極IGBT器件芯片的晶元區(qū)域的布局及其周界的頂視圖。圖2是沿圖1的晶元區(qū)域末端切割區(qū)域RI的線X-X’取得的器件部分的橫截面圖。圖3是圖示了根據(jù)本發(fā)明的實施方式的在圖1中示出的線性單元晶元區(qū)域和它的周界R5的放大頂視圖。參考這些附圖來描述本發(fā)明的主要實施方式的概述。(I)晶元區(qū)域和它的周界的平面結(jié)構(gòu)的描述(主要涉及圖1):首先，在圖1中示出了作為本發(fā)明的主要目的的IE型溝槽柵極IGBT的器件芯片2的內(nèi)部區(qū)域(作為最終結(jié)構(gòu)的最外面的部分的諸如保護環(huán)等等之類的內(nèi)部部分，也就是說芯片2的主要部分)的頂視圖。如圖1中所示，芯片2的內(nèi)部區(qū)域的主要部分(半導體襯底)被晶元形成區(qū)域10占據(jù)。環(huán)形的P型晶元周界結(jié)區(qū)域35被布置在晶元形成區(qū)域10的外部周界部分處，以便圍繞晶元形成區(qū)域10。單個或多個環(huán)形P型浮動場環(huán)36 (即場限制環(huán))被布置在晶元周界結(jié)區(qū)域35的外部(其中在它們之間存在空間)并且形成到晶元形成區(qū)域10與晶元周界結(jié)區(qū)域35、場板4(參考圖4)、保護環(huán)3 (參考圖4)等等的末端結(jié)構(gòu)。在該示例中將大量線性單元晶元區(qū)域40布置在晶元形成區(qū)域10中，并且將一對或多對(一個側(cè)面一個或多個線)空晶元區(qū)域34 (線性空晶元區(qū)域)布局在這些末端區(qū)域中(end area)。(2)窄有源晶元類型單元晶元和交替排列方法的描述(主要涉及圖2)接下來，在圖2中示出了沿圖1的晶元區(qū)域末端切割區(qū)域Rl的線X-X’取得的截面。如圖2中所示，P+型集電極區(qū)域18被布置在芯片2的背表面Ib (半導體襯底的主背表面和第二主表面)上的半導體區(qū)域(在該示例中單晶硅區(qū)域)中，并且金屬集電極17被布置在它的表面上。N型場停止區(qū)域19被布置在用于形成半導體襯底2的主要部分的K型漂移區(qū)域20 (第一導體類型的漂移區(qū)域)與P+型集電極區(qū)域18之間。另一方面，大量溝槽21被布置在型漂移區(qū)域20的表面?zhèn)让鍵a (觀察側(cè)面上的主表面或者半導體襯底的第一主表面)上的半導體區(qū)域中，并且通過柵極絕緣層22將溝槽柵極電極14嵌入到溝槽21中。根據(jù)溝槽柵極電極14的功能將其連接到金屬柵極電極5 (具體的金屬柵極電線7)或發(fā)射極電極8。此外，溝槽21具有分隔區(qū)域的功能，從而例如由溝槽21的配對從兩個側(cè)面切割(section)空晶元區(qū)域34，并且由溝槽21中的一個切割晶元形成區(qū)域10和晶元周界結(jié)區(qū)域35。經(jīng)過P+型本體接觸區(qū)域25p將晶元周界結(jié)區(qū)域35連接到金屬發(fā)射極電極8。此外，在實施方式中，除非另外特別指明，否則假設柵極絕緣層22的厚度在溝槽的任意地方都大體上相等(但是，必要時不排除它的特定部分的厚度與其他部分不同的情況)。這樣，在晶元周界結(jié)區(qū)域35和空晶元區(qū)域34中制造發(fā)射極觸頭(contact)，從而，即使在處理中空晶元區(qū)域34等等的寬度改變，也可以防止阻抗電壓或可允許的最大電壓降低。P型浮動場環(huán)36被布置在晶元周界結(jié)區(qū)域35的外側(cè)面上的N-型漂移區(qū)域20的表面Ia的側(cè)面上的半導體區(qū)域中，并且場板4被布置在表面Ia上并且經(jīng)過P+型本體接觸區(qū)域25r連接到浮動場環(huán)36。接下來，進一步描述晶元形成區(qū)域10。除了不提供N+型發(fā)射極區(qū)域12并且被布置在P型本體區(qū)域15的表面中的P+型本體接觸區(qū)域25d被連接到金屬發(fā)射極電極8之外，空晶元區(qū)域34基本上與線性有源晶元區(qū)域40a具有相同的結(jié)構(gòu)和尺度。 晶元形成區(qū)域10的大部分內(nèi)部區(qū)域具有重復結(jié)構(gòu)，該重復結(jié)構(gòu)具有線性單元晶元區(qū)域40被以平移對稱地布置成為單元格或單元晶元(在不需要在詞語的嚴格意義上的對稱。下文應用相同的描述)。作為單元晶元的線性單元晶元區(qū)域40中的每個包括線性無源晶元區(qū)域401、布置在一個側(cè)面上的線性有源晶元區(qū)域40、布置在另一個側(cè)面上的線性孔集電極晶元區(qū)域40c以及被布置兩個側(cè)面上的半寬度的線性無源晶元區(qū)域40i。但是，具體地可以看出線性有源晶元區(qū)域40a和線性孔集電極晶元區(qū)域40c被以完全寬度交替地布置在線性無源晶元區(qū)域40i之間(參考圖6)。此外還可以看出第一線性單元晶元區(qū)域40f和第二線性單元晶元區(qū)域40s被交替地排列。P型本體區(qū)域15 (第二導電類型的本體區(qū)域)被布置在線性有源晶元區(qū)域40a的半導體襯底的主表面Ia (第一主表面)的側(cè)面上的半導體的表面區(qū)域中，并且N+型發(fā)射極區(qū)域12 (第一導電類型的發(fā)射極區(qū)域)和P+型本體接觸區(qū)域25被布置在其表面中。將P+型本體接觸區(qū)域25連接到金屬發(fā)射極電極8。在線性有源晶元區(qū)域40a中，N型孔障礙區(qū)域24被布置在P型本體區(qū)域15下面的N_型漂移區(qū)域20中。將線性有源晶元區(qū)域40a的兩個側(cè)面上的溝槽柵極電極14電連接到金屬柵極電極5。與之相比，除了不提供N+型發(fā)射極區(qū)域12并且被布置在兩個側(cè)面上的溝槽柵極電極14被連接到發(fā)射極電極8之外，線性孔集電極晶元區(qū)域40c的結(jié)構(gòu)包括尺度等等與線性有源晶元區(qū)域40a的相同。另一方面，P型本體區(qū)域15類似地被布置在線性無源晶元區(qū)域40i的半導體襯底的主表面Ia(第一主表面)的側(cè)面上的半導體的表面區(qū)域中，并且將P型浮動區(qū)域16(第二導電類型的浮動區(qū)域)布置在P型本體區(qū)域15下面的N—型漂移區(qū)域20中，以便通過布置比溝槽21的下端更深的P型浮動區(qū)域16來覆蓋布置在兩個側(cè)面上的溝槽21的下端。提供這種P型浮動區(qū)域16可以延伸線性無源晶元區(qū)域的寬度Wi，而無需突然降低阻抗電壓和可允許的最大電壓。因此，可以有效地增強孔存儲效應。在IE型溝槽柵極IGBT中，不形成從發(fā)射極電極8到P型浮動區(qū)域16的任何觸頭，并且從P型浮動區(qū)域16到發(fā)射極電極8的直接無孔路線被切斷，以由此增加線性有源晶元區(qū)域40a下面的N_型漂移區(qū)域20 (N型基極區(qū)域)中的孔濃度，從而提高從IGBT中的MOSFET注入到N型基極區(qū)域的電子的濃度以降低導通電阻。在該示例中，線性有源晶元區(qū)域40a的寬度Wa和線性孔集電極晶元區(qū)域40c的寬度Wc比線性無源晶元區(qū)域40i的寬度更窄，并且在說明書中被稱為“窄有源晶元類型單元晶元”。具體地，主要對具有窄有源晶元類型單元晶元的器件做出下文的描述，但是本發(fā)明不限于此并且無需說明本發(fā)明甚至可以應用于具有“非窄有源晶元類型單元晶元”的器件。在圖2的示例中，交替地排列線性有源晶元區(qū)域40a(或線性孔集電極晶元區(qū)域40c)和線性無源晶元區(qū)域40i，以形成線性單元晶元區(qū)域40，并且在說明書中該結(jié)構(gòu)被稱為“交替排列方法”。在下文的描述中，除非另外特別指明不是這樣，否則在假設交替排列方法作為前提時描述本發(fā)明，但是無需說明可以使用“非交替排列方法”。在圖2中，已經(jīng)描述了本發(fā)明的圖6中的實施方式的概述等(主要部分和周界部分)，但是在下文的描述中將它們分割成諸如晶元部分(截面和平面結(jié)構(gòu))之類的構(gòu)成元素和晶元周界部分。但是，無需說明下文的描述甚至概述了各種改進示例。(3)有源晶元二維疏剪結(jié)構(gòu)的描述(主要涉及圖3):圖5圖示了圖1的線性有源晶元區(qū)域和它的周界疏剪區(qū)域R5的主要部分的詳細平面結(jié)構(gòu)的示例。如圖5中所示，例如具有固定長度的有源部分(section)40aa被以規(guī)律的間隔布置在線性有源晶元區(qū)域40a的縱向方向中，并且在有源部分40aa之間形成不提供N+型發(fā)射極區(qū)域12的無源片段40ai。也就是說，線性有源晶元區(qū)域40a在其的縱向方向中的部分局部地并且分散地形成有源部分40aa。具有固定長度的規(guī)律間隔上做出的分布意味著周期性的分布，雖然實質(zhì)上周期性分布對應于局部分散的分布，但是局部分散的分布意味著比其更寬的分布并且無需意味著周期性的或類周期性的分布。如上所述，有效的是當控制飽和特征時，限制實際上在晶元的縱向方向中作為FET來操作的部分。但是，如章節(jié)8中所述，這不是必要的。2.本發(fā)明的實施方式中的IE型溝槽柵極IGBT的器件結(jié)構(gòu)的描述(主要涉及圖4到8):在該章節(jié)中，考慮章節(jié)I的描述來描述根據(jù)實施方式的芯片的頂表面的具體布局和單元晶元結(jié)構(gòu)(具有孔集電極晶元的有源晶元二維疏剪結(jié)構(gòu))的示例(對應于章節(jié)I的圖1到3)。在本章節(jié)中描述的晶元結(jié)構(gòu)是交替排列方法的窄有源晶元類型單元晶元。通常，當采用具有600伏特的阻抗電壓或可允許的最大電壓的IGBT器件2作為示例時，平均芯片尺寸是3到6平方毫米。在這里，為了描述方便起見，采用4毫米長并且5.2毫米寬的芯片作為示例進行描述。在該示例中，將該器件的阻抗電壓或可允許的最大電壓描述為例如大約600伏特。圖4是圖示了根據(jù)本發(fā)明的實施方式的IE型溝槽柵極IGBT器件芯片的整體的頂視圖(實質(zhì)上對應于圖1但是更接近于更具體的形狀)。圖5是圖示了圖4中的晶元區(qū)域自頂向下切割區(qū)域R4的放大平面圖。圖6是沿圖5中的線A-A’取得的器件的橫截面圖。圖7是沿圖5中的線B-B’取得的器件的橫截面圖。圖8是沿圖5中的線C-C’取得的器件的橫截面圖。參考這些附圖來描述根據(jù)本發(fā)明的實施方式的IE型溝槽柵極IGBT的器件結(jié)構(gòu)。如圖4中所示，由例如鋁制布線(wiring)層制造的環(huán)形保護環(huán)3被布置在IGBT器件芯片2的頂表面Ia的外部周界部分處，并且連接到圓形浮動場環(huán)的若干個(單個或多個)(由例如與以上相同的鋁制布線層制造的)環(huán)形場板4被布置在保護環(huán)3內(nèi)部。晶元形成區(qū)域10被布置在用于構(gòu)成芯片2的頂表面Ia的內(nèi)部區(qū)域的主要部分的場板4 (浮動場環(huán)36)的內(nèi)部中，并且利用由例如以上相同的鋁制布線層形成的金屬發(fā)射極電極8覆蓋晶元形成區(qū)域10，直到它的外部附近為止。在金屬發(fā)射極電極8的中心形成用于連接焊接導線的金屬發(fā)射極襯墊9，并且由例如與以上相同的鋁制布線層制造的金屬柵極布線7被布置在金屬發(fā)射極電極8與場板4之間。將金屬柵極布線7連接到由例如與以上相同的鋁制布線層制造的金屬柵極電極5，并且金屬柵極電極5的中心部分形成用于連接焊接導線的柵極襯墊6。接下來，圖5是圖4的晶元區(qū)域自頂向下切割區(qū)域R4的放大平面圖。如圖5中所示，線性單元晶元區(qū)域40在水平方向中被周期性地排列在晶元形成區(qū)域10中，并且每個線性單元晶元區(qū)域40包括第一線性單元晶元區(qū)域40f和第二線性單元晶元區(qū)域40s。在該示例中，第一線性單元晶元區(qū)域40f的寬度Wf與第二線性單元晶元區(qū)域40s的寬度Ws大體上相等。每個第一線性單元晶元區(qū)域40f包括布置在它的中心的線性有源晶元區(qū)域40a以及圍繞線性有源晶元區(qū)域40a的一對半寬度的線性無源晶元區(qū)域40i。電連接到柵極電極的第一線性溝槽柵極電極14q(14)和第二線性溝槽柵極電極14r(14)被布置在線性有源晶元區(qū)域40a與線性無源晶元區(qū)域40i之間。另一方面，每個第二線性單元晶元區(qū)域40s包括布置在它的中心的線性孔集電極晶元區(qū)域40c和圍繞孔集電極線性有源晶元區(qū)域40a的一對半寬度的線性無源晶元區(qū)域40i。電連接到發(fā)射極電極的第三線性溝槽柵極電極14s (14)和第四線性溝槽柵極電極14t(14)被布置在線性孔集電極晶元區(qū)域40c與線性無源晶元區(qū)域40i之間。將接觸槽11沿線性有源晶元區(qū)域40a和線性孔集電極晶元區(qū)域40c的縱向方向布置在它們中，并且將P+型本體接觸區(qū)域25布置在布置于其下面的半導體襯底的表面區(qū)域中。不引入在其中形成N+型發(fā)射極區(qū)域12的區(qū)域(也就是說，有源部分40aa)和在其中不引入N+型雜質(zhì)的區(qū)域12i (在該區(qū)域中不形成N+型發(fā)射極區(qū)域，也就是說，P型本體區(qū)域15)，也就是說，在線性有源晶元區(qū)域40a中在其的縱向方向中將無源部分40ai周期性交替地布置在線性有源晶元區(qū)域40a中。用于連接第三線性溝槽柵極電極14s(14)和第四線性溝槽柵極14t電極(14)的連接溝槽柵極電極(發(fā)射極連接部分)14c的縱向方向中周期性地被布置在線性孔集電極晶元區(qū)域40c中，并且被穿過接觸槽11的部分(P+型本體接觸區(qū)域25)相互連接。也就是說，發(fā)射極連接部分14c和接觸槽11大體上在表面中以直角彼此相交。通過連接溝槽柵極電極(發(fā)射極連接部分)14c和P+型本體接觸區(qū)域25 (或金屬發(fā)射極電極8)的相互連接，將第三線性溝槽柵極區(qū)域14s (14)和第四線性溝槽柵極電極14t (14)電連接到金屬發(fā)射極電極8。在該示例中，線性孔集電極晶元區(qū)域40c的寬度大體上等于線性有源晶元區(qū)域40a的寬度，但是如下文所例示的，這不是必須的。然而，通過兩個寬度彼此相等存在的益處是孔分布是均勻的。P型浮動區(qū)域16被布置在線性無源晶元區(qū)域40i中的半導體襯底的表面區(qū)域中。在該示例中，P型浮動區(qū)域16的深度比布置在它的兩個側(cè)面的溝槽的下端更深，從而由P型浮動區(qū)域16覆蓋該下端。該結(jié)構(gòu)不是必須的，但是通過這么做，存在的益處是即使線性無源晶元區(qū)域40i的寬度被做得比線性有源晶元區(qū)域40a的寬度更大，也易于維持阻抗電壓或可允許的最大電壓。在該示例中，線性有源晶元區(qū)域40a的寬度被做得比線性無源晶元區(qū)域40i的寬度更窄，但是這不是必須的，并且通過這么做可以增強IE效應。將在其中布置了 P型浮動區(qū)域16的部分(例如晶元周界結(jié)區(qū)域35)布置在晶元形成區(qū)域10的外部周界部分中，從而該部分例如圍繞晶元形成區(qū)域10，并且將P型浮動區(qū)域16經(jīng)過P+型本體接觸區(qū)域25p(接觸槽11)電連接到金屬發(fā)射極電極8。金屬柵極布線7例如被布置在晶元周界結(jié)區(qū)域35中，并且第一線性溝槽柵極電極14q(14)和第二線性溝槽柵極電極14H14)從晶元形成區(qū)域10延伸到金屬柵極布線7(也就是說，柵極下拉部分14w)并且經(jīng)過溝槽柵極電極連接部分13被連接到末端連接溝槽柵極電極14z的部分中的金屬柵極布線7。此外，線性無源晶元區(qū)域40i與晶元形成區(qū)域10的外部周界部分之間的中間部分被末端溝槽柵極電極14p分段。接下來圖6示出了沿圖5中的線A-A’取得的截面。如圖6中所示，由N—型漂移區(qū)域20占據(jù)半導體襯底的主要部分，并且N型場停止區(qū)域19、P+型集電極區(qū)域18和金屬集電極電極17按照從離N_型漂移區(qū)域20較近側(cè)面的描述順序被布置在半導體芯片2的半導體襯底Is的背表面Ib上。另一方面，P型本體區(qū)域15 (第二導電類型的本體區(qū)域)大體上被布置在半導體襯底Is的主表面Ia的側(cè)面上的半導體的全部表面區(qū)域(大體上晶元形成區(qū)域10的全部表面區(qū)域)中。
第一溝槽21q(21)和第二溝槽21r(21)被布置在線性有源晶元區(qū)域40a與線性無源晶元區(qū)域40i之間的邊界部分中的半導體襯底Is的主表面Ia的側(cè)面上的半導體的表面區(qū)域中，并且經(jīng)過柵極絕緣層22將第一線性溝槽柵極電極14q和第二線性溝槽柵極電極14r分別布置在第一溝槽21q和第二溝槽21r中。另一方面，第三溝槽21s和第四溝槽21t被布置在線性孔集電極晶元區(qū)域40c與線性無源晶元區(qū)域40i之間的邊界部分中的半導體襯底Is的主表面Ia的側(cè)面上的半導體的表面區(qū)域中，并且經(jīng)過柵極絕緣層22將第三線性溝槽柵極電極14s和第四線性溝槽柵極電極14t分別布置在第三溝槽21s和第四溝槽21t中。N+型發(fā)射極區(qū)域12被布置在線性有源晶元區(qū)域40a中的半導體襯底Is的主表面Ia的側(cè)面上的半導體的表面區(qū)域中，并且P+型本體接觸區(qū)域25被布置在接觸槽11的下端中。P+型閂鎖防止區(qū)域23布置在P+型本體接觸區(qū)域25下面，并且N型孔障礙區(qū)域24被布置在P型本體區(qū)域15(第二導電類型的本體區(qū)域)和P+型閂鎖防止區(qū)域23下面。除了在該示例中未提供N+型發(fā)射極區(qū)域12之外，線性孔集電極晶元區(qū)域40c中的雜質(zhì)摻雜結(jié)構(gòu)與線性有源晶元區(qū)域40a中的相同。被布置得比溝槽21 (21q、21r、21s和21t)更深的P型浮動區(qū)域16布置在線性無源晶元區(qū)域40i中的半導體襯底Is的主表面Ia的側(cè)面上的半導體的表面區(qū)域中的P型本體區(qū)域15下面。如上所述，在該示例中，與線性有源晶元區(qū)域40a類似地，在線性孔集電極晶元區(qū)域40c中均勻地布置N型孔障礙區(qū)域24、P+型閂鎖防止區(qū)域23等等，但是這不是必須的。然而，通過提供這些，可以作為整體維持孔流的平衡。在例如半導體襯底Is的主表面Ia的側(cè)面上的基本上全部表面區(qū)域中以及例如由鋁系統(tǒng)制成的金屬發(fā)射極電極8中形成二氧化硅絕緣層等等的層間絕緣層26，因為它的主要構(gòu)成要素被布置在層間絕緣層26中。將金屬發(fā)射極電極8經(jīng)過接觸槽11 (或接觸孔)連接到N+型發(fā)射極區(qū)域12和P+型本體接觸區(qū)域25。在金屬發(fā)射極電極8上進一步形成例如聚酰亞胺系統(tǒng)有機絕緣層的最終鈍化層39。接下來圖7圖示了沿圖5的B-B’取得的截面。如圖7中所示，即使在該截面中的線性有源晶元區(qū)域40a中也不提供N+型發(fā)射極區(qū)域12，并且因此線性有源晶元區(qū)域40a和線性孔集電極晶元區(qū)域40c在圖中是相同的。其他部分的結(jié)構(gòu)與圖6中所述的部分相同。很明顯，與圖6類似地第一線性溝槽柵極電極14q和第二線性溝槽柵極電極14r被電連接到金屬柵極電極5并且第三線性溝槽柵極電極14s和第四線性溝槽柵極電極14t被電連接到金屬發(fā)射極電極8這一事實有所不同。接下來，圖8圖示了沿圖5的C-C’取得的截面。如圖8中所示，除了線性孔集電極晶元區(qū)域40c之外的結(jié)構(gòu)與圖7中所述的相同，但是線性孔集電極晶元區(qū)域40c的部分基本上僅被連接溝槽柵極電極14c (發(fā)射極連接部分)占據(jù)。在這里，為了更具體地圖示器件結(jié)構(gòu)，示出了器件的各個部分的主要尺度的示例(參考圖4到8)。也就是說，線性有源晶元區(qū)域的寬度Wa大約是1.3微米，線性無源晶元區(qū)域的寬度Wi大約是3.3微米(期望線性有源晶元區(qū)域的寬度Wa比線性無源晶元區(qū)域的寬度Wi更窄，并且期望Wi/Wa的值落在例如2到3的范圍之間)，觸頭的寬度大約是0.3微米，溝槽的寬度大約是0.7微米(特別希望其等于或小于0.8微米)，溝槽的深度大約是3微米，N+型發(fā)射極區(qū)域12的深度大約是250納米，P型本體區(qū)域15的深度(溝道區(qū)域)大約是0，8微米，P+型閂鎖防止區(qū)域23的深度大約是1.4微米、P型浮動區(qū)域16的深度大約是4.5微米，N型場停止區(qū)域19的厚度大約是1.5微米，P+型集電極區(qū)域的厚度大約是0.5微米并且半導體襯底2的厚度大約是70微米(在這里，阻抗電壓或可允許的最大電壓例如大約是600伏特)。此外，半導體襯底2的厚度極大地取決于阻抗電壓或可允許的最大電壓。因此，例如半導體襯底2的厚度對于1200伏特的阻抗電壓大約是120微米并且對于400伏特的阻抗電壓大約是40微米。即使在下文的示例和章節(jié)I的示例中，對應的部分的尺度也基本上與以上示出的尺度相同，并且因此不重復對它們的描述。3.對與本發(fā)明的實施方式I的器件結(jié)構(gòu)相對應的制造方法的描述(主要涉及圖9到圖26)。在該章節(jié)中，描述了章節(jié)2中所述的器件結(jié)構(gòu)的制造方法的示例。關于晶元形成區(qū)域10做出下文的描述，但是必要時參考圖1、2、4等等來描述周界部分等等。此外，對線性有源晶元區(qū)域40a和在它的周界部分處的線性無源晶元區(qū)域40i具體做出下文的描述，但是除了不形成N+型發(fā)射極區(qū)域12之外，線性孔集電極晶元區(qū)域40c以及其他(包括改進示例)沒有特別不同，因此省略單獨的描述。圖9是為了描述根據(jù)本發(fā)明的實施方式I的器件結(jié)構(gòu)的制造方法，在制造工藝(孔障礙區(qū)域引入工藝)中與圖6的第一線性單元晶元區(qū)域相對應的器件的橫截面圖。圖10是為了描述根據(jù)本發(fā)明的實施方式I的器件結(jié)構(gòu)的制造方法，在制造工藝(P型浮動區(qū)域引入工藝)中與圖6的第一線性單元晶元區(qū)域相對應的器件的橫截面圖。圖11是為了描述根據(jù)本發(fā)明的實施方式I的器件結(jié)構(gòu)的制造方法，在制造工藝(溝槽加工硬掩模層形成工藝)中與圖6的第一線性單元晶元區(qū)域相對應的器件的橫截面圖。圖12是為了描述根據(jù)本發(fā)明的實施方式I的器件結(jié)構(gòu)的制造方法，在制造工藝(溝槽硬掩模加工工藝)中與圖6的第一線性單元晶元區(qū)域相對應的器件的橫截面圖。圖13是為了描述根據(jù)本發(fā)明的實施方式I的器件結(jié)構(gòu)的制造方法，在制造工藝(溝槽硬掩模加工抗蝕涂層去除工藝)中與圖6的第一線性單元晶元區(qū)域相對應的器件的橫截面圖。圖14是為了描述根據(jù)本發(fā)明的實施方式I的器件結(jié)構(gòu)的制造方法，在制造工藝(溝槽加工工藝)中與圖6的第一線性單元晶元區(qū)域相對應的器件的橫截面圖。圖15是為了描述根據(jù)本發(fā)明的實施方式I的器件結(jié)構(gòu)的制造方法，在制造工藝(溝槽加工硬掩膜去除工藝)中與圖6的第一線性單元晶元區(qū)域相對應的器件的橫截面圖。圖16是為了描述根據(jù)本發(fā)明的實施方式I的器件結(jié)構(gòu)的制造方法，在制造工藝(延伸擴散和柵極氧化工藝)中與圖6的第一線性單元晶元區(qū)域相對應的器件的橫截面圖。圖17是為了描述根據(jù)本發(fā)明的實施方式I的器件結(jié)構(gòu)的制造方法，在制造工藝(柵極多晶硅形成工藝)中與圖6的第一線性單元晶元區(qū)域相對應的器件的橫截面圖。圖18是為了描述根據(jù)本發(fā)明的實施方式I的器件結(jié)構(gòu)的制造方法，在制造工藝(柵極多晶硅凹蝕工藝)與圖6的第一線性單元晶元區(qū)域相對應的器件的橫截面圖。圖19是為了描述根據(jù)本發(fā)明的實施方式I的器件結(jié)構(gòu)的制造方法，在制造工藝(柵極氧化層凹蝕工藝)中與圖6的第一線性單元晶元區(qū)域相對應的器件的橫截面圖。圖20是為了描述根據(jù)本發(fā)明的實施方式I的器件結(jié)構(gòu)的制造方法，在制造工藝(P型本體區(qū)域和N+型發(fā)射極區(qū)域引入工藝)中與圖6的第一線性單元晶元區(qū)域相對應的器件的橫截面圖。圖21是為了描述根據(jù)本發(fā)明的實施方式I的器件結(jié)構(gòu)的制造方法，在制造工藝(層間絕緣層形成工藝)中與圖6的第一線性單元晶元區(qū)域相對應的器件的橫截面圖。圖22是為了描述根據(jù)本發(fā)明的實施方式I的器件結(jié)構(gòu)的制造方法，在制造工藝(接觸孔形成工藝)中與圖6的第一線性單元晶元區(qū)域相對應的器件的橫截面圖。圖23是為了描述根據(jù)本發(fā)明的實施方式I的器件結(jié)構(gòu)的制造方法，在制造工藝(襯底蝕刻工藝)中與圖6的第一線性單元晶元區(qū)域相對應的器件的橫截面圖。圖24是為了描述根據(jù)本發(fā)明的實施方式I的器件結(jié)構(gòu)的制造方法，在制造工藝(P+型本體接觸區(qū)域和P+型閂鎖防止區(qū)域引入工藝)中與圖6的第一線性單元晶元區(qū)域相對應的器件的橫截面圖。圖25是為了描述根據(jù)本發(fā)明的實施方式I的器件結(jié)構(gòu)的制造方法，在制造工藝(表面金屬層形成和最終鈍化層形成工藝)中與圖6的第一線性單元晶元區(qū)域相對應的器件的橫截面圖。圖26是為了描述根據(jù)本發(fā)明的實施方式I的器件結(jié)構(gòu)的制造方法，在制造工藝(背表面研磨和背表面雜質(zhì)引入工藝)與圖6的第一線性單元晶元區(qū)域相對應的器件的橫截面圖。參照以上附圖描述根據(jù)本發(fā)明的實施方式I的器件結(jié)構(gòu)的制造方法。首先，制備具有200 Φ (尺度可以是150Φ、100Φ、300Φ、450Φ等等)的仄型單
晶硅的晶片(例如磷的濃度大約是2X1014/cm3)。在這里，最優(yōu)選的是例如使用FZ(浮動區(qū)域)方法的晶片，但是使用CZ(Cz0Chralski)方法的晶片也可以被使用。接下來，如圖9中所示，通過應用等等在半導體晶片I的表面Ia(第一主表面)的側(cè)面上的基本上全部表面區(qū)域上形成N型孔障礙區(qū)域引入阻擋層31，并且其經(jīng)受使用普通平板印刷的圖案化。例如通過離子注入，將N型雜質(zhì)引入或注入半導體晶片I的表面Ia(第一主表面)的側(cè)面上的半導體襯底Is (N_型單晶硅襯底)中，同時經(jīng)受圖案化的N型孔障礙區(qū)域引入阻擋層31被用作掩模，以由此形成N型孔障礙區(qū)域24。作為此時的優(yōu)選離子注入條件，可以例如例示磷用于該類型的離子，大約6X1012/cm2的劑量以及SOKeV的注入能量。此后，通過灰化等等去除不必要的阻擋層31。接下來，如圖10中所示出的那樣，通過應用等等在半導體晶片I的表面Ia的側(cè)面上的基本上全部表面區(qū)域上形成P型浮動區(qū)域引入阻擋層37，并且其經(jīng)受使用普通平板印刷的圖案化。通過離子注入，將P型雜質(zhì)引入到半導體晶片I的表面Ia(第一主表面)的側(cè)面上的半導體襯底Is中，同時經(jīng)受圖案化的P型浮動區(qū)域引入阻擋層37被用作掩模以由此形成P型浮動區(qū)域16。作為此時的優(yōu)選的離子注入條件，可以例如例示硼用于該類型的離子，大約3.5XIO1Vcm2的劑量以及75KeV的注入能量。此后，通過灰化等等去除不必要的阻擋層37。此外，在引入P型浮動區(qū)域16的同時還引入圖2的晶元周界結(jié)區(qū)域35和浮動場環(huán)36。接下來，如圖11中所示，通過例如CVD (化學氣相沉積)在半導體晶片I的表面Ia的側(cè)面上的基本上全部表面區(qū)域上形成例如二氧化硅絕緣層的溝槽形成硬掩模層32 (厚度大約是例如450nm)。接下來，如圖12中所示，通過應用在半導體晶片I的表面Ia的側(cè)面上的基本上全部表面上形成溝槽硬掩模層加工阻擋層33，并且其經(jīng)受使用普通平板印刷的圖案化。使用經(jīng)受圖案化的溝槽硬掩模層加工阻擋層33作為掩模以借助例如干蝕刻使溝槽形成硬掩模層32經(jīng)受圖案化。
此后，如圖13中所示，通過灰化等等去除不必要的阻擋層33。接下來，如圖14中所示，例如通過各向異性干蝕刻，使用經(jīng)受圖案化的溝槽形成硬掩模層32形成溝槽21。作為各向異性干蝕刻的優(yōu)選氣體，可以例如例示Cl2/02氣體。此后，如圖15中所示，通過使用例如氫氟酸二氧化硅層蝕刻液體的濕蝕刻，去除不必要的溝槽形成硬掩模層32。接下來，如圖16中所示，P型浮動區(qū)域16和N型孔障礙區(qū)域24經(jīng)受延伸擴散(例如1200°C大約30分鐘)。然后，通過加熱氧化，在半導體晶片I的表面Ia的側(cè)面上的基本上全部表面上形成柵極絕緣層22 (例如大于120nm的厚度)。接下來，如圖17中所示，通過(例如大約600nm的厚度)CVD在半導體晶片I的表面Ia的側(cè)面上的柵極絕緣層22的基本上全部表面上并且在溝槽21的內(nèi)表面中形成在其中摻雜有磷的摻雜多晶硅層27，以便例如用多晶硅層27填充溝槽21。接下來，如圖18中所示，例如通過干蝕刻(例如使用SF6作為氣體)來蝕刻回多晶硅層27，以便例如形成溝槽21中的溝槽柵極電極14。接下來，如圖19中所示，通過使用例如氫氟酸二氧化硅層蝕刻液體的濕蝕刻，去除除了溝槽21內(nèi)部之外在P型浮動區(qū)域16上形成的柵極絕緣層22。接下來，如圖20中所示，通過例如熱氧化或CVD在半導體晶片I的表面Ia的側(cè)面上的基本上全部表面上形成用于后續(xù)執(zhí)行的離子注入的相對薄的二氧化硅層38 (例如與柵極絕緣層的程度相同)。然后通過普通平板印刷在半導體晶片I的表面Ia上形成P型本體區(qū)域引入阻擋層。使用P型本體區(qū)域引入阻擋層作為掩模，以通過例如離子注入將P型雜質(zhì)引入晶元形成區(qū)域10的基本上全部表面區(qū)域和其他必要部分中，從而形成P型本體區(qū)域15。作為此時的優(yōu)選離子注入條件，可以例如例示硼用于該類型的離子，大約3X1013/cm2的劑量以及大約75KeV的注入能量。此后，通過灰化等等去除不必要的P-型本體區(qū)域引入阻擋層。此外，通過普通平板印刷在半導體晶片I的表面Ia上形成N+型發(fā)射極區(qū)域引入阻擋層。使用N+型發(fā)射極區(qū)域引入阻擋層作為掩模，以通過例如離子注入將N型雜質(zhì)引入線性有源晶元區(qū)域40a的P型本體區(qū)域15的上表面的側(cè)面上的基本上全部表面區(qū)域中，從而形成N+型發(fā)射極區(qū)域12。作為此時的優(yōu)選離子注入條件，可以例如例示砷用于該類型的離子，大約5X1015/cm2的劑量以及大約SOKeV的注入能量。此后，通過灰化等等去除不必要的N+型發(fā)射極區(qū)域引入阻擋層。接下來，如圖21中所示，例如通過CVD(例如厚度是大約600nm)，在半導體晶片I的表面Ia的側(cè)面上的基本上全部表面上形成FSG(氟硅酸鹽玻璃)層作為層間絕緣層26。作為層間絕緣層26的優(yōu)選材料，可以例示BPSG(硼磷矽酸鹽玻璃)層、NSG(無摻雜硅酸鹽玻璃)層、SOG(布玻璃)層、或以上材料的組合層。接下來，如圖22中所示，通過普通平板印刷，在層間絕緣層26的半導體晶片I的表面Ia上形成接觸槽形成阻擋層28。然后，通過例如各向異性干蝕刻(氣體是例如Ar/CHF3/CF4)形成接觸槽11 (或接觸孔)。此后，如圖23中所示，通過灰化等等去除不必要的阻擋層28。然后通過例如各向異性干蝕刻將接觸槽11 (或接觸孔)延伸到半導體襯底中。作為此時的優(yōu)選氣體，例如可以例示Cl2/02氣體。
接下來，如圖24中所示，通過例如接觸槽11離子注入P型雜質(zhì)，以形成P+型本體接觸區(qū)域25。作為此時的優(yōu)選離子注入條件，可以例如例示BF2用于該類型的離子，大約5X1015/cm2的劑量以及大約80KeV的注入能量。類似地，通過例如接觸槽11離子注入P型雜質(zhì)，以形成P+型閂鎖防止區(qū)域23。作為此時的優(yōu)選離子注入條件，可以例如例示硼用于該類型的離子，大約5X1015/cm2的劑量以及大約80KeV的注入能量。接下來，如圖25中所示，例如通過噴濺形成(形成金屬發(fā)射極8的)鋁電極層。具體地，執(zhí)行例如以下步驟。首先，通過噴濺，在半導體晶片I的表面Ia的側(cè)面上的基本上全部表面上形成TiW層(例如厚度大約200nm)作為障礙金屬層(通過稍后執(zhí)行的熱加工將TiW層中的大部分鉭移動到硅接口以形成硅酸鹽，從而助于接觸特性的改進，但是這些工藝是復雜的并且因此在圖中未示出)。接下來，在大于600°C的氮氣中執(zhí)行硅酸鹽退火例如10分鐘。然后，通過例如噴濺在障礙金屬層的基本上全部表面區(qū)域上形成具有鋁作為其主要成分(例如加入若干百分比的硅并且余量是鋁)的鋁金屬層(例如大約5微米厚)，從而埋上接觸槽11。接下來，通過普通平板印刷(例如使用Cl2/BCl“t為用于干蝕刻的氣體)使由鋁金屬層和障礙金屬層構(gòu)成的金屬發(fā)射極電極8經(jīng)受圖案化。此外，在晶片I的器件表面Ia的側(cè)面上的基本上全部表面上應用具有聚酰亞胺作為主要成分的有機層(例如厚度大約2.5微米)作為最終鈍化層39，并且通過普通平板印刷開啟圖6的發(fā)射極襯墊9和柵極襯墊6。接下來，晶片I的背表面Ib經(jīng)受背面研磨加工(如果有必要，則還執(zhí)行化學蝕刻以便去除背表面上的破損)，從而如果有必要，厚度等于例如最初的大約800微米(優(yōu)選范圍是大約1000到450微米)的晶片被削薄到例如大約200到300微米。當阻抗電壓或可允許的最大電壓為例如大約600伏特時，最終厚度是大約70微米。接下來，如圖26中所示，通過例如離子注入在半導體晶片I的背表面Ib的側(cè)面上的基本上全部表面中引入P型雜質(zhì)，以形成N型場停止區(qū)域19。作為此時的優(yōu)選離子注入條件，可以例如例示磷用于該類型的離子，大約7X1012/cm2的劑量以及350KeV的注入能量。此后，如果有必要則晶片I的背表面Ib經(jīng)受鐳射退火以便雜質(zhì)的激活。接下來通過例如離子注入在半導體晶片I的背表面Ib的側(cè)面上的基本上全部表面中引入N型雜質(zhì)，以形成P+型集電極區(qū)域18。作為此時的優(yōu)選離子注入條件，可以例如例示硼用于該類型的離子，大約IXlO1Vcm2的劑量以及40KeV的注入能量。此后，如果有必要則晶片I的背表面Ib經(jīng)受鐳射退火以便雜質(zhì)的激活。接下來，通過例如噴濺在半導體晶片I的背表面Ib的側(cè)面上的基本上全部表面上形成金屬集電極電極17 (具體的細節(jié)參考圖2和它的描述)。此后，通過切割(dice)將半導體晶片I劃分成芯片，并且如果有必要則將芯片包裝以完工為器件。4.關于本發(fā)明的實施方式中的IE型溝槽柵極IGBT的柵極電極連接結(jié)構(gòu)的改進示例的描述(主要涉及圖27到29)。在本章節(jié)中，描述了關于在章節(jié)2中所述的器件結(jié)構(gòu)中的用于將線性孔集電極晶元區(qū)域40c(例如圖5)的兩個側(cè)面上的溝槽柵極電極14(14s和14t)連接到金屬發(fā)射極電極8的連接溝槽柵極電極14c (發(fā)射極電極部分)的改進的示例。因此，在章節(jié)I到3中所述的部分基本上相同并且因此下文僅僅原則上描述不同的部分。
圖27是與為了描述關于根據(jù)本發(fā)明的實施方式的IE型溝槽柵極IGBT的柵極電極連接結(jié)構(gòu)的改進示例，圖示了圖4中的晶元區(qū)域自頂向下切割區(qū)域R4的圖5相對應的放大平面圖。圖28是沿圖27中的線A-A’取得的器件的橫截面圖。圖29是沿圖27中的線C-C’取得的器件的橫截面圖。如圖27中所示，該示例與圖5不同，并且在連接孔柵極電極14c中未連接金屬發(fā)射極8。換句話說，與第三線性溝槽柵極電極14s和第四線性溝槽柵極電極14t相同的層的多晶硅層在半導體襯底Is的表面Ia的側(cè)面上的半導體表面區(qū)域上延伸，以通過柵極氧化物22提供連接柵極下拉襯墊14x(發(fā)射極連接部分)，從而，連接柵極下拉襯墊14x被連接到金屬發(fā)射極電極8。因此，將相互連接部分的接觸槽11包含到平面中的發(fā)射極連接部分14x。該結(jié)構(gòu)可以進一步改進連接的可靠性。此外，在線性孔集電極晶元區(qū)域40c的縱向方向中以規(guī)律的間隔周期性地布置連接柵極下拉襯墊14x。因此，沿圖27的線A-A’取得的截面與圖28中所示的圖6的截面完全相同。另一方面，沿圖27的線C-C’取得的截面與圖29中所示的圖8的截面略有不同。也就是說，如圖29中所示，除了與線性孔集電極晶元區(qū)域40c相對應的部分之外，圖29的截面基本上與圖6的截面相同，但是與線性孔集電極晶元區(qū)域40c相對應的部分相當不同。換句話說，不提供P+型本體接觸區(qū)域25和P+型閂鎖防止區(qū)域23，并且接觸槽11被提供并且被連接到連接柵極下拉襯墊14(發(fā)射極連接部分)，但是接觸槽11未被連接到該部分中的半導體襯底。很明顯，不存在與圖6類似的N+型發(fā)射極區(qū)域12。5.關于本發(fā)明的實施方式中的IE型溝槽柵極IGBT的晶元結(jié)構(gòu)的改進示例的描述(主要涉及圖30到32)。在本章節(jié)中描述的示例是章節(jié)1、2和4中線性有源晶元區(qū)域40a和線性孔集電極晶元區(qū)域40c的結(jié)構(gòu)的改進示例。因此，該改進實施方式與目前為止所述的內(nèi)容基本上沒有不同，包括該制造方法，并且因此下文僅原則上描述不同部分。圖30是為了描述關于根據(jù)本發(fā)明的實施方式的IE型溝槽柵極IGBT的晶元結(jié)構(gòu)的改進示例，圖示了圖4中的晶元區(qū)域自頂向下切割區(qū)域R4的放大平面圖。圖31是沿圖30中的線A-A’取得的器件的橫截面圖。圖32是沿圖30中的線C-C’取得的器件的橫截面圖。參考這些附圖來描述關于本發(fā)明的實施方式中的IE型溝槽柵極IGBT的晶元結(jié)構(gòu)的改進示例。如圖30中所示，在該示例中的線性單元晶元區(qū)域40包括布置在它的兩個側(cè)面上的線性混合晶元區(qū)域40h和半寬度的線性無源晶元區(qū)域40i。在該示例中，線性混合晶元區(qū)域40h的寬度Wh比線性無源晶元區(qū)域40i的寬度Wi (全寬度)更窄。線性混合晶元區(qū)域40h包括關于平面彼此對稱的第一線性混合子晶元區(qū)域40hf和第二線性混合子晶元區(qū)域40hs。第一線性混合子晶元區(qū)域40hf是圖27 (或圖5)的線性有源晶元區(qū)域40a的右半晶元與線性孔集電極晶元區(qū)域40c的左半晶元的集成混合晶元。另一方面，第二線性混合子晶元區(qū)域40hs是圖27(或圖5)的線性有源晶元區(qū)域40a的左半晶元與線性孔集電極晶元區(qū)域40c的右半晶元的集成混合晶元。也就是說，可以通過組合第一線性混合子晶元區(qū)域40hf和第二線性混合子晶元區(qū)域40hs，形成線性混合晶元區(qū)域40h，從而將被電連接到金屬柵極電極5的第三線性溝槽柵極電極14s布置在中心。因此，在該示例中，第一線性混合子晶元區(qū)域40hf的寬度Whf與第二線性混合子晶元區(qū)域40hs的寬度Whs基本上相同。此外與圖27不同的是，將要被電連接到金屬發(fā)射極電極8的溝槽柵極電極14(也就是說，第一線性溝槽柵極電極14q和第二線性溝槽柵極電極14r)被分割到兩個側(cè)面上以在它們之間布置線性無源晶元區(qū)域40i。因此，通過提供連接柵極下拉襯墊14x(發(fā)射極連接部分)來實現(xiàn)相互連接，其中通過除了末端溝槽柵極電極14p之外經(jīng)過與圖27類似的柵極絕緣層22，在半導體襯底的表面Ia上延伸與第一線性溝槽柵極電極14q和第二線性溝槽柵極電極14ι■相同的層的單晶硅層來獲得連接柵極下拉襯墊14x。因此，與圖27類似地，將用于將金屬發(fā)射極電極8電連接到第一線性溝槽柵極電極14q和第二線性溝槽柵極電極14r的接觸槽11在平面中包括在發(fā)射極連接部分14x中。接下來圖31圖示了沿圖30的線A-A’取得的截面。如圖31中所示，由N_型漂移區(qū)域20占據(jù)半導體襯底Is的主要部分，并且N型場停止區(qū)域19、P+型集電極區(qū)域18和金屬集電極電極17按照從離N_型漂移區(qū)域20更近的側(cè)面的描述順序被布置在半導體芯片2的半導體襯底Is的背表面Ib上。另一方面，P型本體區(qū)域15 (第二導電類型的本體區(qū)域)被布置在半導體襯底Is的主表面Ia的側(cè)面上的半導體的基本上全部表面區(qū)域(晶元形成區(qū)域10的基本上全部表面區(qū)域)中。第一溝槽21q(21)和第二溝槽21r(21)被布置在線性混合晶元區(qū)域40h與線性無源晶元區(qū)域40i之間的邊界部分中的半導體襯底Is的主表面Ia的側(cè)面上的半導體的表面區(qū)域中，并且經(jīng)過柵極絕緣層22將第一線性溝槽柵極電極14q和第二線性溝槽柵極電極14r分別布置在第一溝槽21q和第二溝槽21r中。另一方面，第三溝槽21s被布置在第一線性混合子晶元區(qū)域40hf和第二線性混合子晶元區(qū)域40hs之間的邊界部分中的半導體襯底Is的主表面Ia的側(cè)面上的半導體的表面區(qū)域中，并且經(jīng)過柵 極絕緣層22將第三線性溝槽柵極14s布置在第三溝槽21s中。N+型發(fā)射極區(qū)域12僅被布置在第一線性混合子晶元區(qū)域40hf和第二線性混合子晶元區(qū)域40hs中的半導體襯底Is的主表面Ia的側(cè)面上的半導體的表面區(qū)域中的第三線性溝槽柵極電極14s的側(cè)面上，并且P+型本體接觸區(qū)域25被布置在接觸槽11的下端中。P+型閂鎖防止區(qū)域23布置在P+型本體接觸區(qū)域25下面，并且N型孔障礙區(qū)域24被布置在P型本體區(qū)域15 (第二導電類型的本體區(qū)域)和P+型閂鎖防止區(qū)域23下面。P型浮動區(qū)域16被布置得比溝槽21(21q、21r、21s和21t)更深，例如被布置在線性無源晶元區(qū)域40i中的半導體襯底Is的主表面Ia的側(cè)面上的半導體的表面區(qū)域中的P型本體區(qū)域15下面。在半導體襯底Is的主表面Ia的側(cè)面上的基本上全部區(qū)域上形成例如二氧化硅絕緣層的層間絕緣層26。將具有例如鋁金屬層作為主要構(gòu)成元素的金屬發(fā)射極電極8布置在層間絕緣層26上，并且經(jīng)過接觸槽11 (或接觸孔)連接到N+型發(fā)射極區(qū)域12和P+型本體接觸區(qū)域25。在金屬發(fā)射極電極8上進一步形成例如聚酰亞胺有機絕緣層的最終鈍化層39。接下來圖32圖示了沿圖30的線C_C’取得的截面。如圖32中所示，該截面與對應于圖31的線性無源晶元區(qū)域40i的部分基本上相同，但是不同之處在于經(jīng)過柵極絕緣層22與第一線性溝槽柵極電極14q和第二線性溝槽柵極電極14r耦合的連接柵極下拉襯墊14x(發(fā)射極連接部分)被布置在半導體襯底Is的主表面Ia上。與圖29類似地，將連接柵極下拉襯墊14x(發(fā)射極連接部分)經(jīng)過接觸槽11 (或接觸孔)連接到金屬發(fā)射極電極8)。此外，由于與圖29的線性孔集電極晶元區(qū)域40c相同的原因，在P型浮動區(qū)域16上不布置P型本體區(qū)域15。6.關于本發(fā)明的實施方式中的IE型溝槽柵極IGBT的孔集電極晶元的寬度的改進示例的描述(主要涉及圖33到35)。該章節(jié)中所述的示例是關于章節(jié)2中所述的示例的線性有源晶元區(qū)域40a的寬度Wa和線性孔集電極晶元區(qū)域40c的寬度Wc的改進示例。因此，由于其他部分與章節(jié)I到4中所述的部分相同，所以下文僅原則上描述不同的部分。圖33是為了描述關于根據(jù)本發(fā)明的實施方式的IE型溝槽柵極IGBT的孔集電極晶元的寬度改進示例的圖5中的部分切割區(qū)域2(R3)的放大平面圖。圖34是沿圖33中的線A-A’取得的器件的橫截面圖。圖35是沿圖33中的線B-B’取得的器件的橫截面圖。參考以上附圖來描述關于根據(jù)本發(fā)明的實施方式的IE型溝槽柵極IGBT的孔集電極晶元的改進示例。在圖33中出了與圖5的部分切割區(qū)域2 (R3)相對應的改進例的部分。如圖33中所示，與圖5不同，線性孔集電極晶元區(qū)域40c的寬度Wc比線性有源晶元區(qū)域40a的寬度Wa更寬。換句話說，線性有源晶元區(qū)域40a的寬度Wa比線性孔集電極晶元區(qū)域40c的寬度Wc更窄。通過這么做，孔平滑地放電以改進切換特性。接下來圖34圖示了沿圖33的線A_A’取得的截面。如圖34中所示，除了線性孔集電極晶元區(qū)域40c的寬度Wc (與之有關的線性無源晶元區(qū)域40i的寬度Wi)之外，該截面與圖6完全相同。接下來圖35圖示了沿圖33的線B_B’取得的截面。如圖35中所示，除了線性孔集電極晶元區(qū)域40c的寬度Wc (與之有關的線性無源晶元區(qū)域40i的寬度Wi)之外，該片段與圖7完全相同。7.本發(fā)明的實施方式中的晶元周界結(jié)構(gòu)的補充描述(主要涉及圖36):在該章節(jié)中，概述圖5的晶元形成區(qū)域10的周界區(qū)域的截面結(jié)構(gòu)。圖36是為了補充描述根據(jù)本發(fā)明的實施方式的晶元周界結(jié)構(gòu)，沿圖5的線H-H’取得的器件的橫截面圖。參考圖36來描述根據(jù)本發(fā)明的實施方式的晶元周界結(jié)構(gòu)的補充描述。接下來在圖36中圖示了沿圖5的線H-H’取得的截面(還與針對圖27和33的相同)。如圖36中所示，P型本體區(qū)域15被布置在線性無源晶元區(qū)域40i和P型晶元周界結(jié)區(qū)域35中的半導體襯底2的主表面Ia中。將被連接到柵極電勢的末端溝槽柵極14p布置在靠近線性無源晶元區(qū)域40i與P型晶元周界結(jié)區(qū)域35之間的邊界的末端溝槽21e中，以形成末端吸震區(qū)域的部分。此外，與其他部分類似地，將P型浮動區(qū)域16布置在被布置在線性無源晶元區(qū)域40i的下部中的P型本體區(qū)域15下面并且被布置得被溝槽21更深，從而覆蓋溝槽21的下端部分，其中末端溝槽柵極14p被布置在該下端部分中。此外，甚至將接觸槽11 (或接觸孔)等等布置在P型晶元周界結(jié)區(qū)域35的部分中，并且周界發(fā)射極接觸部分也被布置在其中。將P+型本體接觸區(qū)域25p和P+型閂鎖防止區(qū)域23p布置在周界發(fā)射極接觸部分的下側(cè)面上的半導體襯底2的表面區(qū)域中，并且與其他部分類似地，將P型區(qū)域16p布置在P+型本體接觸區(qū)域25p和P+型閂鎖防止區(qū)域23p下面。與例如P型浮動區(qū)域16同時地制造P型區(qū)域16p，但是與P型浮動區(qū)域16不同的是將P型區(qū)域16p電連接到發(fā)射極電勢。也就是說，由布局中的末端溝槽21e等等將P型區(qū)域16p與P型浮動區(qū)域16分隔。另一方面與P型浮動區(qū)域16類似地，P型區(qū)域16p被布置得比溝槽21 (包括末端溝槽21e)的下端更深。此外，與P型浮動區(qū)域16類似地，P型區(qū)域16p比P型本體區(qū)域15更深。由于在柵極布線7下面的P型區(qū)域(P型區(qū)域16p或P型本體區(qū)域15)中易于聚集孔，所以將接觸部分(也就是說(具體地經(jīng)過P+型本體接觸區(qū)域25p連接的)金屬發(fā)射極電極8與P型區(qū)域16p之間的周界接觸部分41)布置在柵極布線7與晶元形成區(qū)域10 (具體地是線性無源晶元區(qū)域40i)之間。這防止了由于孔被移動到晶元形成區(qū)域10以搜索排出路線的事實而導致的閂鎖電阻的惡化。在該情況中，希望不將另一個溝槽以與末端溝槽21e相等或者更深的深度布置在柵極布線7與周界接觸部分41之間，以將布置在柵極布線7與周界接觸部分41之下的、以及布置在柵極布線7與周界接觸部分41之間的區(qū)域分割成在平面中靠近柵極布線7的區(qū)域和靠近末端溝槽21e的區(qū)域。這是因為該另一個溝槽限制了作為孔的流動路徑的P型區(qū)域16p的厚度，并且惡化了閂鎖電阻。具體地，如圖36(類似于圖27和33)中所示，在面對末端溝槽21e的部分處去除末端連接溝槽柵極電極14z。也就是說，不提供這樣一種溝槽，其中在該溝槽中布置末端連接溝槽柵極電極14z。此外，末端溝槽21e自身分隔并且縮窄作為到晶元形成區(qū)域的孔的主要流動路徑的P型區(qū)域，并且因此其有效地確保了閂鎖電阻。8.本發(fā)明的實施方式中的縱向方向中晶元的改進示例的描述(主要涉及圖37)。在該章節(jié)中描述的有源晶元的布局是對圖3、圖5、圖27、圖30和圖33的有源晶元或與它們對應的部分的改進示例。圖37是為了描述根據(jù)本發(fā)明的實施方式的縱向方向中的晶元的改進示例的圖5中的部分切割區(qū)域I (R2)的放大平面圖。參考圖37描述本發(fā)明的實施方式中的縱向方向中晶元的改進示例。接下來，圖37中示出了圖5的晶元區(qū)域內(nèi)部切割區(qū)域I (R2)的放大頂視圖。如圖37中所示，晶元形成區(qū)域10包括在水平方向中交替地排列的線性有源晶元區(qū)域40a和線性無源晶元區(qū)域40i。溝槽柵極14電極被布置在線性有源晶元區(qū)域40a與線性無源晶元區(qū)域40i之間，并且線性接觸槽11 (或接觸孔)被布置在線性有源晶元區(qū)域40a的中心。線性N+型發(fā)射極區(qū)域12被布置在在接觸槽11的兩個側(cè)面上的線性有源晶元區(qū)域40a中。另一方面，P型本體區(qū)域15和P型浮動區(qū)域16被垂直地布置在線性無源晶元區(qū)域40i的基本上全部表面區(qū)域中。9.關于本發(fā)明的整體的考慮以及關于實施方式的補充描述(主要涉及圖38)圖38是示出了 IE型溝槽柵極IGBT中的有源疏剪比率(在每個繪圖附近顯示的數(shù)值)、導通電阻和切換損耗的關系的數(shù)據(jù)繪制圖。參考圖38描述關于本發(fā)明的整體的考慮以及關于實施方式的補充描述。(I)關于章節(jié)2和4(涉及圖5等等)的示例的有源晶元疏剪比率的補充描述:在本發(fā)明中，將有源晶元疏剪比率定義為在晶元形成區(qū)域10的主要部分中，不形成孔流出路線的各種晶元區(qū)域(孔不流出晶元部分)的寬度除以孔流出路線的各種晶元區(qū)域(孔流出晶元部分)的寬度。因此，在圖5的示例中，孔流出晶元部分是線性有源晶元區(qū)域40a和線性孔集電極晶元區(qū)域40c，而孔不流出晶元部分是線性無源晶元區(qū)域40i。線性有源晶元區(qū)域40a的寬度Wa等于線性孔集電極晶元區(qū)域40c的寬度Wc，并且因此，由Wi/Wa給出有源晶元疏剪比率(有源晶元疏剪比率=Wi/Wa)。圖38示出了在章節(jié)2中的示例中的線性孔集電極晶元區(qū)域40c全部被設置為線性有源晶元區(qū)域40a的器件結(jié)構(gòu)(比較示例)中，在有源晶元疏剪比率從O改變到5時，導通電阻和切換損耗(切換特性)的改變。在比較示例中，與(包括各種改進示例的)實施方式不同，將全部溝槽柵極電極電連接到金屬柵極電極。如根據(jù)圖38所理解的那樣，在有源晶元疏剪比率的范圍是1.5到4(更優(yōu)選地是2到3)時可以獲得滿意的特性。也就是說，在有源晶元疏剪比率低于大約I的范圍中，IE效應很弱并且因此導通電阻增加。另一方面在有源晶元疏剪比率高于大約5的范圍中，IE效應太強并且切換損耗迅速增加，但是導通電阻沒有改變多少。因此，認為有源晶元疏剪比率的優(yōu)選范圍是從1.5到4 (更優(yōu)選地是2到3)。在下文中，該范圍被稱為“標準優(yōu)選范圍(標準最優(yōu)選范圍)”。然而在該器件結(jié)構(gòu)中，當收縮進一步繼續(xù)時，柵極電容突然增加以惡化切換特性。因此，在章節(jié)2的示例(章節(jié)4的示例也一樣)中，首先，例如備選地由線性孔集電極晶元區(qū)域40c，也就是說被去除了 N+型發(fā)射極區(qū)域12 (FET的源級)的偽線性有源晶元區(qū)域來替換比較示例中的線性有源晶元區(qū)域40a，從而FET部分不重復作為FET。此外，在章節(jié)2的示例(章節(jié)4的示例也一樣)中，其次，將線性孔集電極晶元區(qū)域40c的兩個側(cè)面上的溝槽柵極電極電連接到金屬發(fā)射極電極，從而避免柵極電容增加，并且維持有源晶元疏剪比率處于優(yōu)選范圍中，從而可以充分地展現(xiàn)IE效應，并且可以將器件制造得很小。原因是當IGBT被關閉但是不助于增加柵極電容時，線性孔集電極晶元區(qū)域40c作為孔流出路徑來操作。在圖5的示例中，如下例示具體晶元的主要尺度。也就是說，例如溝槽的寬度是大約0.7微米，線性有源晶元區(qū)域(線性孔集電極晶元區(qū)域的寬度Wc)的寬度Wa大約1.3微米，線性無源晶元區(qū)域的寬度Wi大約3.3微米。(2)關于章節(jié)5中的示例中的有源晶元疏剪比率的補充描述(參考圖30等等)。類似地，在圖30的示例中，孔流出晶元部分是線性混合晶元區(qū)域40h，并且孔不流出晶元部分是線性無源晶元區(qū)域40i。。因此，由Wi/Wh給出有源晶元疏剪比率(有源晶元疏剪比率=Wi/Wh)。在該示例中(圖30等等)，為了進一步降低被電連接到金屬柵極電極的溝槽柵極電極并且在改善切換特性的同時維持有源晶元疏剪比率處于標準優(yōu)選范圍(標準最優(yōu)選范圍)內(nèi)，將圖5的線性有源晶元區(qū)域40a與線性孔集電極晶元區(qū)域40c組合以形成線性混合晶元區(qū)域40h。在線性混合晶元區(qū)域40h中，將3個被布置在中心中的溝槽柵極電極中一個溝槽柵極電極連接到柵極，并且因此使得柵極電容小于圖5的示例中所示的電容。此夕卜，將被布置在兩個側(cè)面上的兩個其他電極連接到發(fā)射極。在圖30的示例中，如下例示具體元件的主要尺度。也就是說，例如溝槽的寬度是大約0.7微米、線性混合晶元區(qū)域的寬度Wh大約2.6微米并且線性無源晶元區(qū)域的寬度Wi大約6.5微米。(3)關于章節(jié)6中的示例的有源晶元疏剪比率的補充描述(參考圖33等等)。在圖33的示例中，孔流出晶元部分是線性有源晶元區(qū)域40a和線性控集電極晶元區(qū)域40c，并且孔不流出晶元部分是線性無源晶元區(qū)域40i。線性有源晶元區(qū)域40a的寬度Wa與線性孔集電極晶元區(qū)域40c的寬度Wc不同，并且因此，由2Wi/(Wa+Wc)給出有源晶元疏剪比率(有源晶元疏剪比率=2Wi/(Wa+Wc))。在圖5的結(jié)構(gòu)中，當將有源晶元疏剪比率設置為標準優(yōu)選范圍(標準最優(yōu)選范圍)中的例如5以進一步降低柵極電容時，從圖38預計切換損耗特性迅速惡化。在圖33等等的示例中，使得線性孔集電極晶元區(qū)域40c的寬度Wc比線性有源晶元區(qū)域40a的寬度Wa更寬(在這里大約是例如1.5至2倍)以由此抑制過度的IE效應。在圖33的示例中，如下例示具體晶元元件的主要尺度。也就是說，例如溝槽的寬度是大約0.7微米、線性有源晶元區(qū)域的寬度Wa是大約1.3微米，線性無源晶元區(qū)域的寬度Wc是大約2.2微米，并且線性無源晶元區(qū)域的寬度Wi是大約8.8微米。10.摘要如上已經(jīng)具體描述了發(fā)明人所作出的本發(fā)明，但是本發(fā)明不限于此并且無需說明在不脫離本發(fā)明的權利要求的精神和范圍的前提下可以做出各種改進和修改。例如在實施方式中，已經(jīng)具體描述了其中摻雜多晶硅等等被用作柵極多晶硅材料的示例，但是本發(fā)明不限于此，并且通過層形成之后的離子注入，可以將無摻雜多晶硅層用于摻雜必要的雜質(zhì)。此外，在實施方式中，已經(jīng)描述了在其中背面研磨之后從背面使用非取向附生的晶片來形成高濃度雜質(zhì)層的示例，但是無需說明本發(fā)明不限于此并且甚至可以應用于使用取向附生的晶片來制造的器件。本領域的熟練技術人員還應該注意到雖然已經(jīng)關于本發(fā)明的實施方式做出了前文的描述，但是本發(fā)明不限于此，并且在不脫離所附權利要求的精神和范圍的前提下可以做出各種改進和修改。
權利要求
1.一種IE型溝槽柵極IGBT，包括: (a)具有第一主表面(Ia)和第二主表面(Ib)的半導體襯底(2); (b)布置在所述半導體襯底(2)中并且具有第一導電類型的漂移區(qū)域(20)； (C)布置在所述第一主表面(Ia)上的晶元形成區(qū)域(10)； (d)布置在所述晶元形成區(qū)域(10)中的大量線性單元晶元區(qū)域(40)，并且每個線性單元晶元區(qū)域(40)具有第一線性單元晶元區(qū)域(40f)和第二線性單元晶元區(qū)域(40s)； (e)布置在所述第一主表面(Ia)上的金屬柵極電極(5);以及 (f)布置在所述第一主表面(Ia)上的金屬發(fā)射極電極(8);每個所述第一線性單元晶元區(qū)域(40f)包括: (xl)從所述第一主表面(Ia)遍及所述漂移區(qū)域(20)的內(nèi)部布置的線性有源晶元區(qū)域(40a)； (x2)電連接到所述金屬柵極電極(5)并且分別被布置在所述第一主表面(Ia)中的第一溝槽(21q)和第二溝槽(21r)中的第一線性溝槽柵極電極(14q)和第二線性溝槽柵極電極(14r)，從而從兩個側(cè)面保持所述第一線性溝槽柵極電極(14q)和所述第二線性溝槽柵極電極(14r)之間的所述線性有源晶元區(qū)域(40a)； (x3)布置在所述漂移區(qū)域(20)的所述第一主表面(Ia)的所述側(cè)面上的表面區(qū)域中并且具有與所述第一導電類型相反的第二導電類型的本體區(qū)域(15)； (x4)與所述線性有源晶元區(qū)域(40a)的兩個側(cè)面相鄰布置的線性無源晶元區(qū)域(40i)，從而從兩個側(cè) 面保持所述線性無源晶元區(qū)域(40i)之間的所述線性有源晶元區(qū)域(40a)，而同時將所述第一線性溝槽柵極電極(14q)和所述第二線性溝槽柵極電極(14r)定義為邊界； (x5)布置在所述線性無源晶元區(qū)域(40i)中的所述第一主表面(Ia)的所述側(cè)面上的基本上全部表面區(qū)域中的比所述本體區(qū)域(15)更深的并且具有與所述本體區(qū)域(15)的導電類型相同的導電類型的浮動區(qū)域(16);以及 (x6)布置在所述本體區(qū)域(15)的所述第一主表面(Ia)的所述側(cè)面上的所述表面區(qū)域中的所述第一導電類型的發(fā)射極區(qū)域(12)； 每個所述第二線性單元晶元區(qū)域(40s)包括: (yl)從所述第一主表面(Ia)遍布所述漂移區(qū)域(20)的所述內(nèi)部布置的線性孔集電極晶元區(qū)域(40c)； (y2)電連接到所述金屬發(fā)射極電極(8)并且分別被布置在所述第一主表面(Ia)中的第三溝槽(21s)和第四溝槽(21t)中的第三線性溝槽柵極電極(14s)和第四線性溝槽柵極電極(14t)，從而從兩個側(cè)面保持所述第三線性溝槽柵極電極(14s)和第四線性溝槽柵極電極(14t)之間的所述線性孔集電極晶元區(qū)域(40c)； (y3)布置在所述漂移區(qū)域(20)的所述第一主表面(Ia)的所述側(cè)面上的所述表面區(qū)域中的所述本體區(qū)域(15)； (y4)與所述線性孔集電極晶元區(qū)域(40c)的兩個側(cè)面相鄰布置的所述線性無源晶元區(qū)域(40i)，從而從兩個側(cè)面保持所述線第三線性溝槽柵極電極(14s)和所述第四線性溝槽柵極電極(14t)之間的所述線性孔集電極晶元區(qū)域(40c)，同時將所述第三線性溝槽柵極電極(14s)和第四線性溝槽柵極電極(14t)定義為邊界；以及(y5)布置在所述線性無源晶元區(qū)域(40i)中的所述第一主表面(Ia)的所述側(cè)面上的基本上全部表面區(qū)域中的比所述本體區(qū)域(15)更深的并且具有與所述本體區(qū)域(15)的導電類 型相同的導電類型的所述浮動區(qū)域(16)。
2.根據(jù)權利要求1所述的半導體器件的制造方法，其中，所述線性有源晶元區(qū)域(40a)的寬度比所述線性無源晶元區(qū)域(40i)的寬度更窄。
3.根據(jù)權利要求2所述的半導體器件的制造方法，其中，所述浮動區(qū)域(16)的深度比所述第一溝槽(21q)和所述第二溝槽(21r)的下端更深。
4.根據(jù)權利要求3所述的半導體器件的制造方法，其中，所述發(fā)射極區(qū)域(12)未被布置在所述線性孔集電極晶元區(qū)域(40c)中。
5.根據(jù)權利要求4所述的半導體器件的制造方法，其中，所述線性有源晶元區(qū)域(40a)的寬度基本上等于所述線性孔集電極晶元區(qū)域(40c)的寬度。
6.根據(jù)權利要求5所述的半導體器件的制造方法，其中，所述線性有源晶元區(qū)域(40a)包括:(xla)在其縱向方向中劃分的有源部分；以及(xlb)沒有在其縱向方向中劃分的發(fā)射極區(qū)域(12)的無源部分。
7.根據(jù)權利要求6所述的半導體器件的制造方法，其中，所述第三線性溝槽柵極電極(14s)和所述第四線性溝槽柵極電極(14t)的發(fā)射極連接部分(14c)基本上與接觸槽(11)相交，所述接觸槽(11)與所述發(fā)射極連接部分(14c)成直角接觸。
8.根據(jù)權利要求7所述的半導體器件的制造方法，其中，與所述第三線性溝槽柵極電極(14s)和所述第四線性溝槽柵極電極(14t)的所述發(fā)射極連接部分(14c)接觸的所述接觸槽(11)在平面中被 包括在所述發(fā)射極連接部分(14c)中。
9.根據(jù)權利要求6所述的半導體器件的制造方法，其中，所述線性有源晶元區(qū)域(40a)的寬度比所述線性孔集電極晶元區(qū)域(40c)的寬度更窄。
10.根據(jù)權利要求9所述的半導體器件的制造方法，其中， 每個所述第一線性單元晶元區(qū)域(40f)還包括:(x7)布置在所述線性有源晶元區(qū)域(40a)中的所述本體區(qū)域(15)之下的所述漂移區(qū)域(20)中并且具有高于所述漂移區(qū)域(20)的雜質(zhì)濃度且低于所述發(fā)射極區(qū)域(12)的雜質(zhì)濃度的雜質(zhì)濃度的所述第一導電類型的第一孔障礙區(qū)域(24);并且 每個所述第二線性單元晶元區(qū)域(40s)還包括:(y6)布置在所述線性孔集電極晶元區(qū)域(40c)中的所述本體區(qū)域(15)之下的所述漂移區(qū)域(20)中并且具有高于所述漂移區(qū)域(20)的雜質(zhì)濃度且低于所述發(fā)射極區(qū)域(12)的雜質(zhì)濃度的雜質(zhì)濃度的所述第一導電類型的第二孔障礙區(qū)域(24)。
11.一種IE型溝槽柵極IGBT，包括: (a)具有第一主表面(Ia)和第二主表面(Ib)的半導體襯底(2); (b)布置在所述半導體襯底(2)中并且具有第一導電類型的漂移區(qū)域(20)； (C)布置在所述第一主表面(Ia)上的晶元形成區(qū)域(10)； (d)布置在所述晶元形成區(qū)域(10)上的大量線性單元晶元區(qū)域(40)； (e)布置在所述第一主表面(Ia)上的金屬柵極電極(5);以及 (f)布置在所述第一主表面(Ia)上的金屬發(fā)射極電極(8);每個所述線性單元晶元區(qū)域(40)包括: (dl)從所述第一主表面(Ia)遍布所述漂移區(qū)域(20)的內(nèi)部布置的線性混合晶元區(qū)域(40h)； (d2)電連接到所述金屬發(fā)射極電極(5)并且分別被布置在所述第一主表面(Ia)中的第一溝槽(21q)和第二溝槽(21r)中的第一線性溝槽柵極電極(14q)和第二線性溝槽柵極電極(14r)，從而從兩個側(cè)面保持所述第一線性溝槽柵極電極(14q)和所述第二線性溝槽柵極電極(14r)之間的所述線性混合晶元區(qū)域(40h)； (d3)布置在所述漂移區(qū)域(20)的所述第一主表面(Ia)的所述側(cè)面上的所述表面區(qū)域中并且具有與所述第一導電類型相反的第二導電類型的本體區(qū)域(15)； (d4)與所述線性有源晶元區(qū)域(40a)的兩個側(cè)面相鄰布置的線性無源晶元區(qū)域(40i)，從而從兩個側(cè)面保持所述第一線性溝槽柵極電極(14q)與所述第二線性溝槽柵極電極(14r)之間的所述線性有源晶元區(qū)域(40a)，而同時將所述第一線性溝槽柵極電極(14q)和所述第二線性溝槽柵極電極(14r)定義為邊界； (d5)布置在所述線性無源晶元區(qū)域(40i)中的所述第一主表面(Ia)的所述側(cè)面上的基本上全部表面區(qū)域中的比所述本體區(qū)域(15)更深的并且具有與所述本體區(qū)域(15)的導電類型相同的導電類型的浮動區(qū)域(16)； (d6)布置在所述線性混合晶元區(qū)域(40h)中并且大體上彼此對稱的第一線性混合子晶元區(qū)域(40hf)和第二線性混合子晶元區(qū)域(40hs)； (d7)電連接到所述金屬柵極(5)并且被布置在用于形成所述第一線性混合子晶元區(qū)域(40hf)和所述第二線性混合子晶元區(qū)域(40hs)之間的邊界的第三溝槽(21)中的第三線性溝槽柵極電極(14s)，以及 (d8)布置在所述本體區(qū)域(15)的所述第一主表面(Ia)的所述側(cè)面上的所述表面區(qū)域中的所述第一導電類型的發(fā)射極區(qū)域(12)，從而靠近在所述第一線性混合子晶元區(qū)域(40hf)和所述第二線性混合子晶元區(qū)域(40hs) 二者中的所述第三溝槽(21)。
12.根據(jù)權利要求11所述的半導體器件的制造方法，其中，所述線性無源晶元區(qū)域(40 )的寬度比所述第一線性混合子晶元區(qū)域(40hf)和所述第二線性混合子晶元區(qū)域(40hs)的寬度更寬。
13.根據(jù)權利要求12所述的半導體器件的制造方法，其中，所述浮動區(qū)域(16)的深度比所述第一溝槽(21q)和所述第二溝槽(21r)的下端更深。
14.根據(jù)權利要求13所述的半導體器件的制造方法，其中，所述發(fā)射極區(qū)域并非布置在所述第一線性混合子晶元區(qū)域(40hf)和所述第二線性混合子晶元區(qū)域(40hs)中靠近所述第一溝槽(21q)和所述第二溝槽(21r)的所述側(cè)面上。
15.根據(jù)權利要求14所述的半導體器件的制造方法，其中，所述第一線性混合子晶元區(qū)域(40hf)的寬度和所述第二線性混合子晶元區(qū)域(40hs)的寬度大體上彼此相等。
16.根據(jù)權利要求15所述的半導體器件的制造方法，其中，所述第一線性混合子晶元區(qū)域(40hf)和所述第二線性混合子晶元區(qū)域(40hs)包括:(dla)在其縱向方向中劃分的有源部分(40aa);以及(dlb)沒有在其縱向方向中劃分的發(fā)射極區(qū)域(12)的無源部分(40ai)。
17.根據(jù)權利要求16所述的半導體器件的制造方法，其中，與所述第一線性溝槽柵極電極(14q)和所述第二線性溝槽柵極電極(14r)的所述發(fā)射極連接部分(14c)接觸的所述接觸槽(11)在平面中被包括在所述發(fā)射極連接部分(14c)中。
18.根據(jù)權利要求16所述的半導體器件的制造方法，其中，所述第一線性溝槽柵極電極(14q)和所述第二線性溝槽柵極電極(14r)中的每一個包括:(d2a)布置在所述本體區(qū)域(15)之下的所述漂移區(qū)域(20)中并且具有高于所述漂移區(qū)域(20)的雜質(zhì)濃度且低于所述發(fā)射極區(qū)域(12)的雜質(zhì)濃度的雜質(zhì)濃度的所述第一導電類型的所述孔障礙區(qū)域(24)。
19.一種IE型溝槽柵極IGBT，包括: (a)具有第一主表面(Ia)和第二主表面(Ib)的半導體襯底(2); (b)布置在所述半導體襯底(2)中并且具有第一導電類型的漂移區(qū)域(20)； (C)布置在所述第一主表面(Ia)上的晶元形成區(qū)域(10)；(d)布置在所述晶元形成區(qū)域(10)上的大量線性單元晶元區(qū)域(40)，并且每個所述線性單元晶元區(qū)域(40)具有第一線性單元晶元區(qū)域(40f)和第二線性單元晶元區(qū)域(40s)； (e)布置在所述第一主表面(Ia)上的金屬柵極電極(5)； (f)布置在所述第一主表面(Ia)上的金屬發(fā)射極電極(8);以及 (g)沿所述晶元形成區(qū)域(10)的第一側(cè)面布置在所述晶元形成區(qū)域(10)中的外部周界部分中的柵極布線(7)； 每個所述第一線性單 元晶元區(qū)域(40f)包括: (xl)從所述第一主表面(Ia)遍布漂移區(qū)域(20)的內(nèi)部布置的線性有源晶元區(qū)域(40a)，從而在平面中將所述線性有源晶元區(qū)域(40a)的一個末端放置在所述晶元形成區(qū)域(10)的所述第一側(cè)面上； (x2)電連接到所述金屬柵極電極(5)并且分別被布置在所述第一主表面(Ia)中的第一溝槽(21q)和第二溝槽(21r)中的第一線性溝槽柵極電極(14q)和第二線性溝槽柵極電極(14r)，從而從兩個側(cè)面保持所述第一線性溝槽柵極電極(14q)和所述第二線性溝槽柵極電極(14r)之間的所述線性有源晶元區(qū)域(40a)； (x3)布置在所述漂移區(qū)域(20)的所述第一主表面(Ia)的側(cè)面上的表面區(qū)域中并且具有與所述第一導電類型相反的第二導電類型的本體區(qū)域(15)； (x4)與所述線性有源晶元區(qū)域(40a)的兩個側(cè)面相鄰布置的線性無源晶元區(qū)域(40i)，從而從兩個側(cè)面保持所述線性無源晶元區(qū)域(40i)之間的所述線性有源晶元區(qū)域(40a)，而同時將所述第一線性溝槽柵極電極(14q)和所述第二線性溝槽柵極電極(14r)定義為邊界； (x5)布置在所述線性無源晶元區(qū)域(40i)中的所述第一主表面(Ia)的所述側(cè)面上的基本上全部表面區(qū)域中的比所述本體區(qū)域(15)更深的并且具有與所述本體區(qū)域(15)的導電類型相同的導電類型的浮動區(qū)域(16)； (x6)布置在所述本體區(qū)域(15)的所述第一主表面(Ia)的所述側(cè)面上的所述表面區(qū)域中的所述第一導電類型的發(fā)射極區(qū)域(12)； (x7)沿所述線性無源晶元區(qū)域(40i)的末端布置在所述第一主表面(Ia)的所述側(cè)面上的所述表面區(qū)域中的末端溝槽(21e)； (x8)從所述柵極布線(7)下的所述第一主表面(Ia)的所述側(cè)面上的所述表面區(qū)域一直延伸到所述末端溝槽(21e)附近并且被布置得比所述本體區(qū)域(15)更深的第二導電類型區(qū)域，所述第二導電類型被電連接到所述金屬發(fā)射極電極(8);以及 (x9)布置在所述柵極布線(7)與所述末端溝槽(21e)之間并且與所述金屬發(fā)射極電極(8)接觸的周界接觸部分(41)； 并不布置在所述柵極布線(7)與所述周界接觸部分(41)之間的另一溝槽在深度方面等于或者深于所述末端溝槽(21e)，以在平面中將被布置在所述柵極布線(7)和所述周界接觸部分(41)下面并且被布置在所述柵極布線(7)與所述周界接觸部分(41)之間的區(qū)域分割成靠近所述柵極布線(7)的區(qū)域和靠近所述末端溝槽(21e)的區(qū)域。
20.根據(jù)權利要求19所述的半導體器件的制造方法，其中，與所述浮動區(qū)域(16)基本上同時形成所述第二 導電類型區(qū)域。
全文摘要
本發(fā)明涉及一種IE型溝槽柵極IGBT。一種用于進一步增強具有有源晶元的寬度比無源晶元更窄的窄有源晶元IE型溝槽柵極IGBT的性能的方法，有效的是縮減晶元從而增強IE效應。然而，當簡單地縮減晶元時，由于增加的柵極電容而降低了切換速度。IE型溝槽柵極IGBT晶元形成區(qū)域基本上包括具有線性有源晶元區(qū)域(40a)的第一線性單元晶元區(qū)域(40f)、具有線性孔集電極區(qū)域(40c)的第二線性單元晶元區(qū)域(40s)以及布置在它們之間的線性無源晶元區(qū)域(40i)。
文檔編號H01L29/10GK103199108SQ201310008688
公開日2013年7月10日 申請日期2013年1月4日 優(yōu)先權日2012年1月5日
發(fā)明者松浦仁 申請人:瑞薩電子株式會社