包括具有不同鰭輪廓的finfet的集成電路的制作方法
【專利摘要】本發(fā)明提供了一種集成電路。該集成電路包括襯底、由襯底所支撐的第一FinFET器件，該第一FinFET具有帶有不分層鰭輪廓的第一鰭，以及由襯底所支撐的第二FinFET，該第二FinFET具有帶有分層鰭輪廓的第二鰭。本發(fā)明還提供了一種包括具有不同鰭輪廓的FINFET的集成電路。
【專利說明】包括具有不同鰭輪廓的FINFET的集成電路
【技術領域】
[0001]本發(fā)明涉及半導體領域，更具體地，本發(fā)明涉及一種包括具有不同鰭輪廓的FINFET的集成電路。
【背景技術】
[0002]半導體器件用在大量電子器件中，諸如，計算機、手機以及其他電子器件。半導體器件包括集成電路，通過在半導體晶圓上方沉積多種材料薄膜，并且圖案化材料薄膜來在半導體晶圓上形成該集成電路。集成電路包括場效應晶體管(FET)，諸如，金屬氧化物半導體(MOS)晶體管。
[0003]半導體工業(yè)的目標之一是持續(xù)縮小單個FET的尺寸并且提高其速度。為了實現(xiàn)這些目標，發(fā)展出了鰭式FET (FINFET)或多柵極場效應晶體管(MuGFET)。這些器件不僅改善了面積密度，還改善了溝道的柵極控制。

【發(fā)明內(nèi)容】

[0004]為了解決現(xiàn)有技術中所存在的問題，根據(jù)本發(fā)明的一個方面，提供了一種集成電路，包括:襯底；第一 FinFET器件，由所述襯底支撐，所述第一 FinFET器件包括具有不分層鰭輪廓的第一鰭；以及第二 FinFET器件，由所述襯底支撐，所述第二 FinFET器件包括具有分層鰭輪廓的第二鰭。
[0005]在所述的集成電路中，所述第二鰭是具有分層鰭輪廓的所述第二 FinFET器件的多個第二鰭中的一個。
[0006]在所述的集成電路中，所述第一 FinFET器件應用于靜態(tài)隨機存取存儲器單元、動態(tài)隨機存取存儲器單元、閃存單元和靜態(tài)隨機存取存儲器上拉晶體管中的一種。
[0007]在所述的集成電路中，所述第二 FinFET器件應用于邏輯器件、下拉晶體管和傳輸門晶體管中的一種。
[0008]在所述的集成電路中，所述第一 FinFET器件和所述第二 FinFET器件均是p型金屬氧化物半導體場效應晶體管。
[0009]在所述的集成電路中，所述第一 FinFET器件是用作第一靜態(tài)隨機存取存儲器中的上拉晶體管的P型金屬氧化物半導體場效應晶體管，而所述第二 FinFET器件是用作第二靜態(tài)隨機存取存儲器中的下拉晶體管和傳輸門晶體管中的一種的η型金屬氧化物半導體場效應晶體管。
[0010]在所述的集成電路中，所述第一鰭的不分層輪廓沿著所述第一鰭的長度是不一致的。
[0011]在所述的集成電路中，所述第一 FinFET器件是具有多個第一鰭的多柵極場效應晶體管，所述多個第一鰭具有不分層輪廓。
[0012]在所述的集成電路中，具有所述分層鰭輪廓的所述第二鰭的下層的寬度是所述第二鰭的上層的寬度的至少兩倍。[0013]根據(jù)本發(fā)明的另一方面，提供了一種集成電路，包括:襯底；第一 FinFET器件，由所述襯底支撐，所述第一 FinFET器件具有在源極區(qū)域和漏極區(qū)域之間延伸并且設置在第一柵電極下方的第一鰭，所述第一鰭包括不分層鰭輪廓；以及第二 FinFET器件，由所述襯底支撐，所述第二 FinFET器件具有在源極區(qū)域和漏極區(qū)域之間延伸并且設置在第二柵電極下方的第二鰭，所述第二 FinFET器件包括具有分層鰭輪廓的第二鰭。
[0014]在所述的集成電路中，具有所述分層鰭輪廓的所述第二鰭的下層的寬度是所述第二鰭的上層的寬度的至少兩倍。
[0015]在所述的集成電路中，所述第一鰭的不分層輪廓沿著所述第一鰭的長度是不一致的。
[0016]在所述的集成電路中，所述第二鰭的上層的高度小于大約50納米。
[0017]在所述的集成電路中，所述第一 FinFET器件形成在具有第一摻雜類型的第一阱上方，并且所述第二 FinFET器件形成在具有與所述第一摻雜類型不同的第二摻雜類型的
第二阱上方。
[0018]在所述的集成電路中，所述第一 FinFET器件包括在源極區(qū)域和漏極區(qū)域之間延伸并且設置在所述第一柵電極下方的偽鰭。
[0019]在所述的集成電路中，所述第一 FinFET器件形成上拉晶體管。
[0020]在所述的集成電路中，所述第二 FinFET器件形成下拉晶體管和傳輸門柵晶體管中的至少一個。
[0021]根據(jù)本發(fā)明的又一方面，提供了一種形成集成電路的方法，包括:在襯底上方形成第一 FinFET器件，所述第一 FinFET器件包括具有不分層鰭輪廓的第一鰭；以及在所述襯底上方形成第二 FinFET，所述第二 FinFET包括具有分層鰭輪廓的第二鰭。
[0022]在所述的方法中，還包括:在所述第一鰭和所述第二鰭的相對端部附近形成源極區(qū)域和漏極區(qū)域。
[0023]在所述的方法中，還包括:在所述第一鰭上方形成第一柵電極，以及在所述第二鰭上方形成第二柵電極。
【專利附圖】

【附圖說明】
[0024]為了更全面地理解實施例及其優(yōu)勢，現(xiàn)將結合附圖所進行的描述作為參考，其中:
[0025]圖1示出了具有一個不分層的鰭的實施例FinFET ；
[0026]圖2示出了具有多個不分層的鰭的實施例FinFET ；
[0027]圖3示出了具有多個分層的鰭的實施例FinFET ；
[0028]圖4A和圖4B示出了一個實施例集成電路器件，該集成電路器件包括有位于單個襯底上的圖1的帶有不分層的鰭的FinFET以及圖3的帶有分層的鰭的FinFET ；
[0029]圖5A和圖5B示出了一個實施例集成電路器件，該集成電路器件包括有位于單個襯底上的帶有圖1的非均勻不分層的鰭的FinFET以及圖3的帶有分層的鰭的FinFET ；
[0030]圖6-圖7示出了如何實現(xiàn)包括有圖1的帶有不分層的第一鰭的第一 FinFET以及圖3的具有分層的鰭的第三FinFET的實施例集成電路器件，從而形成SRAM單體單元的一個實例；[0031]圖8-圖9示出了如何實現(xiàn)包括有圖1的帶有不分層的第一鰭的第一 FinFET以及圖3的具有分層的鰭的第三FinFET的實施例集成電路器件，從而形成SRAM單體單元的另一個實例；
[0032]圖10-圖11示出了如何實現(xiàn)包括有圖1的帶有不分層的第一鰭的第一 FinFET以及圖3的具有分層的鰭的第三FinFET的實施例集成電路器件，從而形成SRAM單體單元的又一個實例
[0033]圖12-圖14示出了包括有圖1的帶有不分層的第一鰭的第一 FinFET以及圖3的具有分層的鰭的第三FinFET的實施例集成電路，以及器件的外延輪廓；
[0034]圖15-圖17示出了可以應用于實施例SRAM單體單元的線末端(BEOL)布線方案的實施例；
[0035]圖18a-圖18f示意性地示出了一種形成實施例集成電路的方法，該集成電路在共用的襯底上具有圖1的帶有不分層的鰭的第一 FinFET以及圖3的帶有分層的鰭的第三FinFET0
[0036]除非另行指出，不同的視圖中的相應的標號和標記大體上涉及了相應的部分。視圖被繪制用于清楚地示出各個實施例的相關方面，無需按比例進行繪制。
【具體實施方式】
[0037]下面，詳細討論本發(fā)明各實施例的制造和使用。然而，應該理解，本發(fā)明提供了許多可以在各種具體環(huán)境中實現(xiàn)的可應用的概念。所討論的具體實施例僅僅示出了制造和使用本發(fā)明的具體方式，而不用于限制本發(fā)明的范圍。
[0038]將借助實施例在具體的語境，S卩，被單個襯底所支撐，但每個鰭均具有不同的鰭輪廓的雙鰭式場效應晶體管(FinFET)中描述本發(fā)明。然而，本發(fā)明的實施例也可以應用于多種半導體器件。在下文中，將借助附圖詳細解釋多個實施例。
[0039]現(xiàn)參考圖1，示出了第一 FinFET 10。第一 FinFET器件10包括從下面的襯底14中向外突起并且嵌在氧化層16或其他適合的絕緣區(qū)域(例如，淺溝槽隔離(STI)區(qū)域)內(nèi)的第一鰭12。另外，第一 FinFET器件10還包括形成在位于源極/漏極區(qū)域20之間的第一鰭12上方的柵電極結構18。如所示，第一鰭12的鰭輪廓22 ( S卩，周邊)從頂部到底部大體上是一致的。換言之，第一鰭22的相對的側(cè)壁不包括臺階或凸肩。例如，第一鰭12在此被稱為具有不分層的鰭輪廓。
[0040]現(xiàn)參考圖2，示出了第二 FinFET 24。第二 FinFET 24包括多個從下面的襯底28中向外突起并且嵌在氧化層30或其他適合的絕緣區(qū)域(例如，淺溝槽隔離(STI)區(qū)域)之內(nèi)的第二鰭26。雖未示出，但第二 FinFET 24器件也包括一個或多個形成在位于源極/漏極區(qū)域之間的第二鰭26上方的柵電極結構。如所示，每個第二鰭26均具有鰭輪廓32，該鰭輪廓32在第二鰭26的兩側(cè)上沒有臺階或凸肩。換言之，第二鰭26的側(cè)壁不包括臺階或凸肩。由此，第二鰭26在本文中還稱為具有不分層(non-tiered)鰭輪廓。
[0041]現(xiàn)參考圖3，示出了第三FinFET 34。第三FinFET 34包括多個從下面的襯底38中向外突起并且嵌在氧化層40或其他適合的絕緣區(qū)域(例如，淺溝槽隔離(STI)區(qū)域)之內(nèi)的第三鰭36。第三FinFET 34還包括形成在位于源極/漏極區(qū)域(未示出)之間的第三鰭36上方的柵電極結構42。如所示，第三鰭36的鰭輪廓44從頂部到底部不一致。換言之，第三鰭36的相對的側(cè)壁分別包括臺階或凸肩46。例如，第三鰭36在此被稱為具有分層的鰭輪廓。
[0042]如圖3所示，第三鰭36的上層50 ( S卩，第一段)的寬度48小于下層54 (即，第二段)的寬度52。顯然，在上層50和下層54在凸肩46處相交或具有界面。在一個實施例中，第三鰭36的下層54的寬度52是上層50的寬度48的至少兩倍。在一個實施例中，上層50的高度56小于大約50納米(50nm)。
[0043]如圖3所示，一些第三鰭36可以設置在形成在襯底38中的P阱58上，而其他第三鰭36則設置在η阱60上。應該理解，取決于例如第一、第二和第三FinFET 10、24、34的摻雜，也可以想到其他阱配置。
[0044]現(xiàn)參考圖4Α和圖4Β，示出了實施例集成電路62。集成電路62在單個襯底64 (圖4Α和圖4Β中分兩部分示出)上包括帶有不分層的鰭的FinFET (例如，圖1的FinFET 10或圖2的FinFET 24)以及另一個帶有分層的鰭的FinFET(例如，圖3的FinFET)。處于說明性目的，圖4A和圖4B中包括的FinFET與圖1的FinFET與類似。盡管如此，應該理解，在另一個實施例中，與圖2的FinFET 24類似的FinFET可以替代圖1的FinFETIO。
[0045]如下面將更全面地解釋的那樣，使用帶有兩個分層的和不分層的鰭的FinFET的集成電路62的配置允許在共享的襯底64上形成高密度電路(例如，靜態(tài)隨機存儲(SRAM)單元，動態(tài)隨機存儲(DRAM)單元，閃存單元(fresh cell)，或SRAM上拉晶體管)以及速度臨界電路(例如，邏輯器件、SRAM下拉晶體管，SRAM傳輸門柵晶體管)兩者。例如，圖4的集成電路提供了區(qū)域和器件兩者的性能優(yōu)化。
[0046]仍參考圖4A和圖4B,實施例集成電路器件62包括位于相同的襯底68上的第一FinFET 10 (圖1)和第三FinFET (圖3)兩者。因此，集成電路62包括多個其鰭輪廓22是不分層的第一鰭12以及多個其鰭輪廓44是分層的第三鰭36。如所示，部分地嵌入到STI區(qū)域66中的第一鰭12和第三鰭36均被柵電極結構68覆蓋，并且均包括溝道區(qū)域70。另夕卜，在第一鰭12和第三鰭36中形成了阱區(qū)域72。
[0047]另外，在一個實施例中，第一、第二和第三FinFET 10、24、34可以是p型的或η型的MOSFET器件。在一個實施例中，第一和第二 FinFET 10、24兩者以及第三FinFET 34都是P型的M0SFET。在一個實施例中，第一、第二和第三FinFET 10、24、34的源極/漏極區(qū)域可以由硅(Si)、鍺(Ge)、硅鍺(SiGe)、硅鍺碳(SiGeC)或其一些組合形成。
[0048]在一個實施例中，圖4中的第一鰭12具有從頂部到底部增大的寬度74。換言之，寬度74隨著第一鰭12遠離襯底64地突出而逐漸變尖或縮小。在另一個實施例中，第一鰭12可以具有在整個長度76上大體上保持不變的寬度74。
[0049]如圖4Α和圖4Β所示，在一個實施例中，多個第三鰭36的下層54 (以虛線示出)合并在一起。盡管如此，每個第三鰭36在上層50和下層54的界面處仍包括臺階或凸肩46。合并的下層54的整體寬度78在大約30nm和大約5000nm之間，而上層50的寬度80在大約3nm和大約20nm之間。
[0050]現(xiàn)參考圖5A和圖5B，在一個實施例中，第一鰭12的鰭輪廓22在長度76上是不一致的。正如圖5A和圖5B所示，由鰭的底面和鰭的左側(cè)壁形成的輪廓角約為75度，而由頂面和左側(cè)壁形成的輪廓角約為90度。圖5中的第一鰭12的中部82中的輪廓角約為84度。盡管角度不同，但圖5中的鰭輪廓從頂部到底部仍是緩慢地過渡，由此第一鰭12被視為不分層的。換言之，第一鰭12不包括臺階或凸肩。仍參考圖5，在一個實施例中，合并的第三鰭36的下層54的寬度84可以隨著第三鰭36朝向襯底64而變大。
[0051]現(xiàn)參考圖6-圖7的一個實例，即，如何實現(xiàn)包括有帶有不分層的第一鰭12的第一FinFET 10以及具有分層的鰭36的第三FinFET34的實施例集成電路86，從而形成SRAM的單體單元(unit cell)88。如所示，來自設置在襯底64中的η阱60上的第一 FinFET 10的不分層的第一鰭12形成了上拉晶體管(PU-l，PU-2)。另外，來自設置在襯底64中的P阱58上的第三FinFET 34的分層的第三鰭36形成了下拉晶體管和通柵(pass gate)晶體管(PD-1, PD-2，PG-1, PG-2)。在一個實施例中，第一鰭12之一是偽鰭。
[0052]現(xiàn)參考圖8-圖9的另一個實例，即，如何實現(xiàn)包括有圖1的帶有不分層的第一鰭12的第一 FinFET 10以及具有分層的鰭36的第三FinFET 34的實施例集成電路90，從而形成SRAM單體單元92。如所示，來自設置在襯底64中的η阱60上的第一 FinFET 10的不分層的第一鰭12形成了上拉晶體管(PU-l，PU-2)。另外，來自已經(jīng)合并并且設置在襯底64中的P阱58上的第三FinFET 34的分層的第三鰭36形成了下拉晶體管和傳輸門柵晶體管(PD-1, PD-2，PG-1, PG-2)。在一個實施例中，第一鰭12之一是偽鰭。
[0053]現(xiàn)參考圖10-圖11的另一個實例，即，如何實現(xiàn)包括有帶有不分層的第一鰭12的第一 FinFET 10以及具有分層的鰭36的第三FinFET 34的實施例集成電路94，從而形成SRAM單體單元96。圖10-圖11的集成電路94與圖8-圖9的集成電路90類似，除了如圖10所示的形成了傳輸門柵晶體管(PG-1)的分層的鰭36之一在BL節(jié)點附近被截短以外。例如，被截短的鰭36并不延伸穿過PG-1附近的柵電極。因為被截短的鰭36較短，所以單體單元96的離子比可以具有改善的穩(wěn)定性。在一個實施例中，第一鰭12之一是偽鰭。
[0054]現(xiàn)參考圖12-圖14，示出了包括有帶有不分層的第一鰭12的第一 FinFET 10以及帶有第三鰭36的第三FinFET 34的實施例集成電路98。如圖14所示，第一 FinFET 10的溝道區(qū)域102上的源極/漏極區(qū)域100可以具有相對于第三FinFET 34的溝道區(qū)域106上的源極/漏極區(qū)域104較小的輪廓。應該意識到，具有各種不同形狀和尺寸的不同輪廓可以被用在第一、第二和第三FinFET 10，24，34中。
[0055]現(xiàn)參考圖15，在一個實施例中，可以將后段工藝(BEOL)布線方案108應用于SRAM單體單元，諸如，在本文中所公開的單體單元88，92，96。在另一個實施例中，可以使用圖16所示的后段工藝(BEOL)布線方案或圖17所示的后段工藝(BEOL)布線方案112。
[0056]整體參考圖18a-圖18f，示意性地示出了一種形成實施例集成電路的方法，該集成電路在共用的襯底上具有帶有不分層的鰭的第一 FinFET以及帶有分層的鰭的第三FinFET。在圖18a中，光刻膠114被放置在設置在襯底118上方的硬掩模層116上并且執(zhí)行硬掩模蝕刻來圖案化該硬掩模層。在圖18b中，光刻膠114被去除，從而留下了部分硬掩模層116。然后，在圖18c中，執(zhí)行覆蓋式蝕刻來部分地限定鰭120。在圖18d中，第二光刻膠122被放置在部分地形成的鰭120和部分襯底118上。然后，執(zhí)行硅蝕刻來蝕刻襯底118，從而限定出STI區(qū)域，進一步限定出鰭輪廓并且去除不使用的鰭、偽鰭、或不使用的晶體管。在圖18c中，在部分結構上方形成了第三光刻膠126，從而保護分層的鰭，并且執(zhí)行另一蝕刻來制造不分層的鰭。然后，如圖18f所示，利用例如氧化物填充STI區(qū)域124，并且去除硬掩模層116的剩余部分，從而留下了在共用的襯底上具有帶有不分層的鰭的第一FinFET 10以及帶有分層的鰭的第三FinFET 34的集成電路。[0057]在一個實施例中，提供了一種集成電路。該集成電路包括:襯底，由襯底支撐的第一 FinFET器件,具有帶有不分層輪廓(non-tiered fin profile)的第一鰭的第一 FinFET器件，以及由襯底支撐的第二 FinFET,具有帶有分層鰭輪廓(tiered fin profile)的第二鰭的第二 FinFET。
[0058]在一個實施例中，提供了一種集成電路，該集成電路包括:襯底，由襯底支撐的第一 FinFET器件，具有在源極和漏極區(qū)域之間延伸并且設置在第一柵電極下方的第一鰭的第一 FinFET器件，包括不分層鰭輪廓的第一鰭，以及由襯底支撐的第二 FinFET，該第二FinFET器件具有在源極和漏極區(qū)域之間延伸并且設置在第二柵電極下方的第二鰭，該第二FinFET器件具有帶有分層鰭輪廓的第二鰭。
[0059]在一個實施例中，提供了一種形成集成電路的方法。該方法包括在襯底上方形成第一 FinFET，該第一 FinFET具有帶有不分層鰭輪廓的第一鰭，以及在襯底上方形成第二FinFET，該第二 FinFET具有帶有分層鰭輪廓的第二鰭。
[0060]盡管已經(jīng)詳細地描述了本發(fā)明及其優(yōu)勢，但應該理解，可以在不背離所附權利要求限定的本發(fā)明主旨和范圍的情況下，做各種不同的改變，替換和更改。
[0061]而且，本申請的范圍并不僅限于本說明書中描述的工藝、機器、制造、材料組分、裝置、方法和步驟的特定實施例。作為本領域普通技術人員應理解，通過本發(fā)明，現(xiàn)有的或今后開發(fā)的用于執(zhí)行與根據(jù)本發(fā)明所采用的所述相應實施例基本相同的功能或獲得基本相同結果的工藝、機器、制造，材料組分、裝置、方法或步驟根據(jù)本發(fā)明可以被使用。因此，所附權利要求應該包括在這樣的工藝、機器、制造、材料組分、裝置、方法或步驟的范圍內(nèi)。
【權利要求】
1.一種集成電路，包括: 襯底； 第一 FinFET器件，由所述襯底支撐，所述第一 FinFET器件包括具有不分層鰭輪廓的第一鰭；以及 第二 FinFET器件，由所述襯底支撐，所述第二 FinFET器件包括具有分層鰭輪廓的第二鰭。
2.根據(jù)權利要求1所述的集成電路，其中，所述第二鰭是具有分層鰭輪廓的所述第二FinFET器件的多個第二鰭中的一個。
3.根據(jù)權利要求1所述的集成電路，其中，所述第一FinFET器件應用于靜態(tài)隨機存取存儲器單元、動態(tài)隨機存取存儲器單元、閃存單元和靜態(tài)隨機存取存儲器上拉晶體管中的一種。
4.根據(jù)權利要求1所述的集成電路，其中，所述第二FinFET器件應用于邏輯器件、下拉晶體管和傳輸門晶體管中的一種。
5.根據(jù)權利要求1所述的集成電路，其中，所述第一FinFET器件和所述第二 FinFET器件均是P型金屬氧化物半導體場效應晶體管。
6.根據(jù)權利要求1所述的集成電路，其中，所述第一FinFET器件是用作第一靜態(tài)隨機存取存儲器中的上拉晶體管的P型金屬氧化物半導體場效應晶體管，而所述第二 FinFET器件是用作第二靜態(tài)隨機存取存儲器中的下拉晶體管和傳輸門晶體管中的一種的η型金屬氧化物半導體場效應晶體管。
7.根據(jù)權利要求1所述的集成電路，其中，所述第一鰭的不分層輪廓沿著所述第一鰭的長度是不一致的。
8.根據(jù)權利要求1所述的集成電路，其中，所述第一FinFET器件是具有多個第一鰭的多柵極場效應晶體管，所述多個第一鰭具有不分層輪廓。
9.一種集成電路，包括: 襯底； 第一 FinFET器件，由所述襯底支撐，所述第一 FinFET器件具有在源極區(qū)域和漏極區(qū)域之間延伸并且設置在第一柵電極下方的第一鰭，所述第一鰭包括不分層鰭輪廓；以及 第二 FinFET器件，由所述襯底支撐，所述第二 FinFET器件具有在源極區(qū)域和漏極區(qū)域之間延伸并且設置在第二柵電極下方的第二鰭，所述第二 FinFET器件包括具有分層鰭輪廓的第二鰭。
10.一種形成集成電路的方法，包括: 在襯底上方形成第一 FinFET器件，所述第一 FinFET器件包括具有不分層鰭輪廓的第一鰭；以及 在所述襯底上方形成第二 FinFET，所述第二 FinFET包括具有分層鰭輪廓的第二鰭。
【文檔編號】H01L21/8244GK103515390SQ201310005209
【公開日】2014年1月15日 申請日期:2013年1月7日 優(yōu)先權日:2012年6月29日
【發(fā)明者】廖忠志 申請人:臺灣積體電路制造股份有限公司