用于mos晶體管的設(shè)備和方法
【專(zhuān)利摘要】本發(fā)明涉及了一種MOS晶體管，其包括第一導(dǎo)電性的襯底、形成在該襯底上方的第一導(dǎo)電性的第一區(qū)域、形成在第一區(qū)域中的第一導(dǎo)電性的第二區(qū)域、形成在第二區(qū)域中的第二導(dǎo)電性的第一漏極/源極區(qū)域、第二導(dǎo)電性的第二漏極/源極區(qū)域、以及第一導(dǎo)電性的主體接觸區(qū)域，其中，從上向下看去，該主體接觸區(qū)域和第一漏極/源極區(qū)域以交替的方式形成。本發(fā)明還提供了一種用于MOS晶體管的設(shè)備和方法。
【專(zhuān)利說(shuō)明】用于MOS晶體管的設(shè)備和方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體領(lǐng)域，更具體地，本發(fā)明涉及一用于MOS晶體管的設(shè)備和方法。【背景技術(shù)】
[0002]由于各種電子部件(例如，晶體管、二極管、電阻器、電容器等)的集成密度的發(fā)展，半導(dǎo)體集成電路(IC)工業(yè)經(jīng)歷了迅速的發(fā)展。大多數(shù)情況下，集成密度的這種發(fā)展源于半導(dǎo)體工藝節(jié)點(diǎn)的縮小(例如，將工藝節(jié)點(diǎn)縮小接近亞20納米節(jié)點(diǎn))。半導(dǎo)體器件被按比例縮小，從一代到下一代需要新的技術(shù)來(lái)保持電子部件的性能。例如，為了功率應(yīng)用而期望晶體管的低柵極漏極電容和高擊穿電壓。
[0003]隨著半導(dǎo)體技術(shù)的發(fā)展，金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)已廣泛地應(yīng)用在現(xiàn)今的集成電路中。MOSFET是電壓控制器件。當(dāng)向MOSFET的柵極施加控制電壓并且該控制電壓大于MOSFET的閾值時(shí)，在MOSFET的漏極和源極之間建立起了導(dǎo)電溝道。因此，電流在MOSFET的漏極和源極之間流動(dòng)。換言之，當(dāng)控制電壓小于MOSFET的閾值時(shí)，MOSFET相應(yīng)地?cái)嚅_(kāi)。
[0004]MOSFET可以包括兩個(gè)主類(lèi)別。一種是η溝道MOSFET ;另一種是ρ溝道MOSFET。根據(jù)結(jié)構(gòu)的不同，MOSFET可以進(jìn)一步被分成兩個(gè)次類(lèi)別，即，溝槽型功率MOSFET和橫向功率MOSFET。
[0005]隨著工藝節(jié)點(diǎn)的持續(xù)縮小，MOSFET的物理尺寸按比例縮小。MOSFET的按比例縮小結(jié)構(gòu)可能導(dǎo)致MOSFET的電特性由于短溝道效應(yīng)而變化。例如，為了獲得低導(dǎo)通電阻M0SFET，使用更短的溝道長(zhǎng)度來(lái)減小導(dǎo)通電阻。然而，這種更短的溝道長(zhǎng)度可能導(dǎo)致短溝道效應(yīng)。更具體地，由于MOSFET的漏極區(qū)域和源極區(qū)域更為接近，由此可能增大了穿通(punch-through)故障的風(fēng)險(xiǎn)。

【發(fā)明內(nèi)容】

[0006]為了解決現(xiàn)有技術(shù)中所存在的問(wèn)題，根據(jù)本發(fā)明的一個(gè)方面，提供了一種半導(dǎo)體器件，包括:第一導(dǎo)電性的襯底；所述第一導(dǎo)電性的第一區(qū)域，形成在所述襯底上方；所述第一導(dǎo)電性的第二區(qū)域，形成在所述第一區(qū)域中，其中，所述第二區(qū)域的摻雜密度高于所述第一區(qū)域的摻雜密度；第二導(dǎo)電性的第一漏極/源極區(qū)域，形成在所述第二區(qū)域中；所述第二導(dǎo)電性的第二漏極/源極區(qū)域，形成在所述襯底中并且遠(yuǎn)離所述第一源極/漏極區(qū)域；以及所述第一導(dǎo)電性的拾取區(qū)域，形成在所述第二區(qū)域中并且鄰近所述第一漏極/源極區(qū)域。
[0007]在所述半導(dǎo)體器件中，還包括:所述第一導(dǎo)電性的主體接觸區(qū)域，其中，從上向下看去，所述主體接觸區(qū)域和所述第一漏極/源極區(qū)域以交替方式形成。
[0008]在所述半導(dǎo)體器件中，所述第一漏極/源極區(qū)域與所述主體接觸區(qū)域的比例在10: I至大約2: I的范圍內(nèi)。
[0009]在所述半導(dǎo)體器件中，還包括:柵電極，形成在所述第一漏極/源極區(qū)域和所述第二漏極/源極區(qū)域之間。
[0010]在所述半導(dǎo)體器件中，還包括:第一輕摻雜漏極/源極區(qū)域，形成為與所述第二區(qū)域中的所述第一漏極/源極區(qū)域鄰近。
[0011]在所述半導(dǎo)體器件中，還包括:第二輕摻雜漏極/源極區(qū)域，形成為與所述襯底中的所述第二漏極/源極區(qū)域鄰近，其中，所述第二輕摻雜的漏極/源極區(qū)域位于所述柵電極下方。
[0012]在所述半導(dǎo)體器件中，還包括:相對(duì)于所述柵電極對(duì)稱(chēng)的第一輕摻雜漏極/源極區(qū)域和第二輕摻雜漏極/源極區(qū)域。
[0013]在所述半導(dǎo)體器件中，所述第一漏極/源極區(qū)域和所述拾取區(qū)域由電介質(zhì)隔離部件分隔開(kāi)。
[0014]在所述半導(dǎo)體器件中，所述拾取區(qū)域圍繞所述第一漏極/源極區(qū)域和所述第二漏極/源極區(qū)域。
[0015]在所述半導(dǎo)體器件中，所述第一漏極/源極區(qū)域是源極；并且所述第二漏極/源極區(qū)域是漏極。
[0016]根據(jù)本發(fā)明的另一方面，提供了一種器件，包括:第一導(dǎo)電性的襯底；柵電極，位于所述襯底上方；第一漏極/源極區(qū)域和第二漏極/源極區(qū)域，在所述襯底中設(shè)置在所述柵電極的相對(duì)側(cè)，其中，所述第一漏極/源極區(qū)域和所述第二漏極/源極區(qū)域具有第二導(dǎo)電性；第一摻雜阱，具有所述第一導(dǎo)電性，形成在所述第一漏極/源極區(qū)域下方；第二摻雜阱，具有所述第一導(dǎo)電性，形成在所述第一漏極/源極區(qū)域下方，其中，所述第一摻雜阱嵌在所述第二摻雜阱中，并且所述第一摻雜阱和所述第二摻雜阱被配置成使得摻雜密度從所述第一漏極/源極區(qū)域到所述第二漏極/源極區(qū)域逐漸減??；以及所述第一導(dǎo)電性的主體接觸區(qū)域，形成為與所述襯底中的所述第一漏極/源極區(qū)域鄰近，其中，從上向下看去，所述主體接觸區(qū)域和所述第一漏極/源極區(qū)域以交替的方式形成。
[0017]在所述器件中，還包括:所述第一導(dǎo)電性的主體拾取環(huán)，圍繞所述第一漏極/源極區(qū)域。
[0018]在所述器件中，還包括:第一輕摻雜漏極/源極區(qū)域，在至少一個(gè)摻雜阱中形成為與所述第一漏極/源極區(qū)域鄰近。
[0019]在所述器件中，還包括:相對(duì)于所述柵電極對(duì)稱(chēng)并且分別與所述第一漏極/源極區(qū)域和所述第二漏極/源極區(qū)域鄰近的第一輕摻雜漏極/源極區(qū)域和第二輕摻雜漏極/源極區(qū)域。
[0020]在所述器件中，所述第一漏極/源極區(qū)域與所述主體接觸區(qū)域的比例在10: I至大約2: I的范圍內(nèi)。
[0021]根據(jù)本發(fā)明的又一方面，提供了一種晶體管，包括:第一晶體管，包括第一柵極、第一源極、第一漏極和第一主體接觸件，其中:從上向下看去，所述第一主體接觸件和所述第一源極以交替方式形成；并且所述第一源極形成在第一堆疊阱區(qū)域中，其中，所述第一堆疊阱區(qū)域包括:第一導(dǎo)電性的第一區(qū)域，形成在所述第一導(dǎo)電性的襯底上方；和所述第一導(dǎo)電性的第二區(qū)域，嵌在所述第一區(qū)域中；第二晶體管，包括第二柵極、第二源極、第二漏極和第二主體接觸件，其中，所述第一漏極和所述第二漏極連接在一起，并且其中:從上向下看去，所述第二主體接觸件和所述第二源極以交替的方式形成；并且所述第二源極形成在第二堆疊阱區(qū)域中，其中，所述堆疊阱區(qū)域包括:所述第一導(dǎo)電性的第三區(qū)域，形成在所述襯底上方；和所述第一導(dǎo)電性的第四區(qū)域，嵌在所述第三區(qū)域中；以及主體拾取環(huán)，圍繞所述第一晶體管和所述第二晶體管。
[0022]在所述晶體管中，還包括:所述第一導(dǎo)電性的主體拾取環(huán)，在所述襯底中圍繞所述第一晶體管和所述第二晶體管。
[0023]在所述晶體管中，還包括:第一輕摻雜源極/漏極區(qū)域，帶有所述第一導(dǎo)電性，在所述第二區(qū)域中鄰近所述第一源極。
[0024]在所述晶體管中，還包括:第二輕摻雜漏極/源極區(qū)域，帶有所述第一導(dǎo)電性，形成為鄰近所述襯底中的所述第一漏極，其中，所述第二輕摻雜漏極/源極區(qū)域位于所述第一柵極下方。
[0025]在所述晶體管中，所述第二區(qū)域的摻雜密度高于所述第一區(qū)域的摻雜密度。
【專(zhuān)利附圖】

【附圖說(shuō)明】
[0026]為了更全面地理解實(shí)施例及其優(yōu)勢(shì)，現(xiàn)將結(jié)合附圖所進(jìn)行的描述作為參考，其中:
[0027]圖1示出了根據(jù)一個(gè)實(shí)施例的帶有疊加阱的MOS晶體管的簡(jiǎn)化截面圖；
[0028]圖2示出了兩條曲線(xiàn)，這兩條曲線(xiàn)示出了傳統(tǒng)的帶有5V的ρ阱的MOS晶體管與帶有兩個(gè)疊加P阱的MOS晶體管之間的摻雜密度的區(qū)別；
[0029]圖3示出了根據(jù)另一個(gè)實(shí)施例的帶有疊加阱的MOS晶體管的簡(jiǎn)化截面圖；
[0030]圖4示出了兩條曲線(xiàn)，這兩條曲線(xiàn)示出了傳統(tǒng)的帶有5V的ρ阱的MOS晶體管與圖3中所示出的MOS晶體管之間的摻雜密度的區(qū)別；
[0031 ] 圖5示出了根據(jù)一個(gè)實(shí)施例的MOS晶體管陣列的簡(jiǎn)化俯視圖；
[0032]圖6示出了根據(jù)一個(gè)實(shí)施例圖5中所示的MOS晶體管陣列的截面圖；
[0033]圖7不出了根據(jù)一個(gè)實(shí)施例圖5中所不的MOS晶體管陣列的另一截面圖；
[0034]圖8示出了根據(jù)另一個(gè)實(shí)施例的MOS晶體管陣列的簡(jiǎn)化俯視圖；
[0035]圖9示出了根據(jù)一個(gè)實(shí)施例的圖8中所示的MOS晶體管陣列的截面圖；以及
[0036]圖10示出了根據(jù)一個(gè)實(shí)施例的圖8中所示的MOS晶體管陣列的另一截面圖。
[0037]除非另有說(shuō)明，不同附圖中的相應(yīng)標(biāo)號(hào)和符號(hào)通常指相應(yīng)部件。將附圖繪制成清楚地示出實(shí)施例的相關(guān)方面而不必須成比例繪制。
【具體實(shí)施方式】
[0038]下面，詳細(xì)討論本發(fā)明各實(shí)施例的制造和使用。然而，應(yīng)該理解，本發(fā)明提供了許多可以在各種具體環(huán)境中實(shí)現(xiàn)的可應(yīng)用的概念。所討論的具體實(shí)施例僅僅示出了制造和使用本發(fā)明的具體方式，而不用于限制本發(fā)明的范圍。
[0039]將在具體的語(yǔ)境，即，帶有疊加阱的橫向金屬氧化物半導(dǎo)體(MOS)器件中借助實(shí)施例來(lái)描述本公開(kāi)。然而，本公開(kāi)的實(shí)施例可以應(yīng)用于多種半導(dǎo)體器件。
[0040]圖1示出了根據(jù)一個(gè)實(shí)施例的帶有疊加講(superimposed well)的MOS晶體管的簡(jiǎn)化截面圖。MOS晶體管100包括襯底102(優(yōu)選地是P型的)、形成在該襯底102中的第一 P型區(qū)域104，和第二 P型區(qū)域106。更具體地，第二 P型區(qū)域106嵌在第一 P型區(qū)域104中。
[0041]P+區(qū)域132和第一 N+區(qū)域122形成在第二 P型區(qū)域106中。第二 N+區(qū)域124和第二 P+區(qū)域132形成在襯底102中。如圖1所示，第一 N+區(qū)域122和第二 N+區(qū)域124形成在柵電極128的相對(duì)側(cè)上。
[0042]為了改進(jìn)MOS晶體管的性能，兩個(gè)輕摻雜的漏極/源極(LDD)區(qū)域126與其相應(yīng)的N+區(qū)域(第一 N+區(qū)域122和第二 N+區(qū)域124)鄰近地形成。根據(jù)一個(gè)實(shí)施例，第一 N+區(qū)域122作為MOS晶體管100的源極區(qū)域；第二 N+區(qū)域124作為MOS晶體管100的漏極區(qū)域。LDD區(qū)域126用作其對(duì)應(yīng)的漏極區(qū)域124和源極區(qū)域122的延長(zhǎng)。MOS晶體管100還包括柵極介電層127和形成在該柵極電介質(zhì)127上方的柵電極128。
[0043]襯底102可以由硅、硅鍺、碳化硅等等形成。可選地，襯底102可以是絕緣體上硅(SOI)襯底。該SOI襯底可以包括形成在絕緣體層(例如，埋置的氧化物等)上的半導(dǎo)體材料層(例如，硅、鍺等)，該絕緣體層形成在襯底中。可以使用的其他襯底包括多層的襯底、梯度襯底、混合取向襯底等。
[0044]可以通過(guò)注入P型摻雜材料(諸如，硼、鎵、鋁、銦、其組合，或類(lèi)似的)來(lái)形成第一P型區(qū)域104和第二 P型區(qū)域106?？蛇x地，可以通過(guò)擴(kuò)散工藝來(lái)形成P型區(qū)域106。根據(jù)一個(gè)實(shí)施例，使用5V的互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)工藝來(lái)形成第一 P型阱104。使用
1.8V的CMOS工藝來(lái)形成第二 P型阱106。
[0045]由于第二 P型阱106嵌在第一 P型阱104中，組合摻雜密度高于由一個(gè)5V的CMOS工藝形成的傳統(tǒng)的P阱。P阱的組合摻雜密度在大約IO1Vcm3至大約IO1Vcm3的范圍內(nèi)。應(yīng)該注意，第一 P型區(qū)域104和第二 P型區(qū)域106的形成工藝與現(xiàn)存的MOS晶體管制造工藝相適合。換言之，可以在不引入額外的制造步驟的條件下形成圖1所示的疊加阱。
[0046]第一 N+區(qū)域122形成在第二 P型阱106上方。根據(jù)一個(gè)實(shí)施例，第一 N+區(qū)域122用作MOS晶體管100的源極?？梢酝ㄟ^(guò)在大約IO1Vcm3至大約102°/Cm3的濃度下注入摻雜物(諸如，磷)來(lái)形成該源極區(qū)域。另外，可以在第一 N+區(qū)域122上方形成源極接觸件(未示出)。
[0047]第二 N+區(qū)域形成在襯底102中。根據(jù)一個(gè)實(shí)施例，第二 N+區(qū)域124可以是MOS晶體管100的漏極?？梢酝ㄟ^(guò)在大約IO1Vcm3和大約IO2tVcm3之間的濃度下注入η型摻雜物(諸如，磷)來(lái)形成漏極區(qū)域。如圖1所示，漏極區(qū)域與源極(第一 N+區(qū)域122)形成在相對(duì)側(cè)上。
[0048]圖1所示的P+區(qū)域132可以是P+拾取環(huán)(P+pickup ring)的一部分。該P(yáng)+拾取環(huán)可以圍繞著MOS晶體管的漏極和源極區(qū)域。由此，如圖1中的MOS晶體管100的截面圖所示，具有兩個(gè)P+區(qū)域。第一 P+區(qū)域132與第一 N+區(qū)域122鄰近地形成并且通過(guò)隔離區(qū)域144與第一 N+區(qū)域122分隔開(kāi)。第二 P+區(qū)域132與第二 N+區(qū)域124鄰近地形成并且通過(guò)另一個(gè)隔離區(qū)域116與第二 N+區(qū)域124分隔開(kāi)。
[0049]可以通過(guò)在大約IO1Vcm3和大約102°/Cm3之間的濃度下注入P型摻雜物(諸如，硼)來(lái)形成P+區(qū)域132。P+區(qū)域132可以通過(guò)第二 P型阱106和第一 P型阱104與MOS晶體管的P型主體(襯底102)相連接。為了消除主體效應(yīng)，P+區(qū)域132可以直接通過(guò)源極接觸件(未示出)與源極122相連接。
[0050]柵極介電層127形成在第一 N+區(qū)域122和第二 N+區(qū)域124之間。柵極介電層127可以由氧化硅、氮氧化硅、氧化鉿、氧化鋯等等形成。根據(jù)實(shí)施例，柵極介電層127的厚度在大約IOOA和大約200A之間。柵電極128形成在柵極介電層127上。柵電極128可以由多晶硅、多晶硅鍺、硅化鎳或其他金屬、金屬合金材料等形成。
[0051]如圖1所示，存在四個(gè)隔離區(qū)域，即，第一隔離區(qū)域112、第二隔離區(qū)域114、第三隔離區(qū)域116，以及第四隔離區(qū)域118。隔離區(qū)域被用于隔離有緣區(qū)域，從而防止流經(jīng)鄰近的有緣區(qū)域的電流泄漏。隔離區(qū)域(例如，第一隔離區(qū)域112)可以通過(guò)多種方式(例如，熱生長(zhǎng)、沉積)和材料(例如，氧化硅、氮化硅)來(lái)形成。在該實(shí)施例中，可以通過(guò)淺溝槽隔離(STI)技術(shù)來(lái)制造隔離區(qū)域。
[0052]圖2示出了兩條曲線(xiàn)，這兩條曲線(xiàn)示出了傳統(tǒng)的帶有5V的ρ阱的MOS晶體管與圖1所示的帶有兩個(gè)疊加的P阱的MOS晶體管之間的摻雜密度的區(qū)別。圖2的水平軸線(xiàn)代表的是從圖1所示的MOS晶體管100的源極區(qū)域(第一 N+區(qū)域122)到漏極區(qū)域(第二 N+區(qū)域124)的距離。換言之，水平軸線(xiàn)的起點(diǎn)代表的是與源極(圖1中所示的第一 N+區(qū)域122)鄰近的P阱。水平軸線(xiàn)的終點(diǎn)代表的是與漏極(圖1中所示的第二 N+區(qū)域124)鄰近的襯底區(qū)域。圖2的縱向軸線(xiàn)代表的是摻雜密度。
[0053]曲線(xiàn)202和曲線(xiàn)204示出了傳統(tǒng)的帶有5V的ρ阱的MOS晶體管與圖1所示的帶有兩個(gè)疊加的P阱的MOS晶體管之間的摻雜密度的區(qū)別。如圖2所示，在具有兩個(gè)疊加的P阱的區(qū)域中，圖1中所示的MOS晶體管100的摻雜密度高于傳統(tǒng)的MOS晶體管。換言之，在沒(méi)有5V的ρ阱(諸如，與MOS晶體管100的漏極鄰近)的區(qū)域中，圖1所示的MOS晶體管100的摻雜密度低于傳統(tǒng)的MOS晶體管，這是因?yàn)樵趥鹘y(tǒng)的MOS晶體管的漏極下面可能形成了 5V的ρ阱。
[0054]根據(jù)實(shí)施例，圖2中所示的傳統(tǒng)的MOS晶體管的摻雜密度幾乎是不變的。摻雜密度在大約8X IOlfVcm3至大約6X IO1Vcm3的范圍內(nèi)。相比之下，圖1中所示的MOS晶體管100的摻雜密度是斜線(xiàn)，在與源極相連的區(qū)域中該斜線(xiàn)具有較高的摻雜密度而在與漏極鄰近的區(qū)域中則具有較低的摻雜密度。根據(jù)實(shí)施例，圖1中所示的MOS晶體管的摻雜密度在大約8X IO1Vcm3至大約8X IO1Vcm3的范圍內(nèi)。應(yīng)該注意到，與第一 P型阱104相比，第二P型阱106具有更高的摻雜濃度，這是因?yàn)榈诙?P型阱106是由1.8V的CMOS工藝形成的，而第一 P型阱是由5V的CMOS工藝形成的。
[0055]圖2示出:具有疊加的P阱的MOS晶體管在與源極鄰近的區(qū)域中可以獲得更高的摻雜密度。這種較高的摻雜密度有助于改善MOS晶體管100的穿通窗口。由此，可以使用較短的溝道長(zhǎng)度來(lái)進(jìn)一步減小節(jié)距(pitch)以及MOS晶體管100的導(dǎo)通電阻。
[0056]另外，圖2示出了 MOS晶體管100的主體區(qū)域從P型阱到第二 N+區(qū)域124的摻雜密度低于傳統(tǒng)的MOS晶體管。主體區(qū)域中的較低的摻雜密度有助于減小MOS晶體管100的主體電阻。該減小的主體電阻有助于防止寄生的主體晶體管錯(cuò)誤地導(dǎo)通。由此可以改善MOS晶體管100的可靠性，諸如，安全工作區(qū)域(SOA)。
[0057]圖3示出了根據(jù)另一實(shí)施例的帶有疊加阱的MOS晶體管的簡(jiǎn)化截面圖。除了圖3中所示的MOS晶體管300是ρ型MOS晶體管而不是圖1中所示的η型MOS晶體管100以外，圖3的截面圖與圖1的截面圖類(lèi)似。例如，圖1中所示的P阱分別被其相應(yīng)的η阱304和306所替代。
[0058]圖3的源極和漏極區(qū)域分別被P+區(qū)域322和324所替代。同樣地使用了 N+區(qū)域來(lái)實(shí)現(xiàn)主體接觸件332。圖3中所示的每個(gè)元件的具體的結(jié)構(gòu)和制造工藝與圖1中的類(lèi)似，因此，在此處不再詳細(xì)論述。應(yīng)該注意到，圖3中的5V的η阱大于圖1中所示的其相應(yīng)的部分。如圖3中所示，5V的η阱形成在源極區(qū)域(Ρ+區(qū)域322)以及漏極區(qū)域(Ρ+區(qū)域324)以下。由此，除了區(qū)域306以外，圖3中所示的MOS晶體管300的摻雜密度與傳統(tǒng)的MOS晶體管的類(lèi)似。
[0059]圖4示出了兩條曲線(xiàn)，這兩條曲線(xiàn)示出了傳統(tǒng)的帶有5V的ρ阱的MOS晶體管與圖3中所示的MOS晶體管之間的摻雜密度的區(qū)別。圖4的水平軸線(xiàn)代表了圖3中所示的MOS晶體管300從源極區(qū)域(Ρ+區(qū)域322)到漏極區(qū)域(Ρ+區(qū)域324)的距離。圖4的縱向軸線(xiàn)代表了摻雜濃度。
[0060]曲線(xiàn)402和曲線(xiàn)404示出了傳統(tǒng)的帶有5V的ρ阱的MOS晶體管與帶有疊加的η阱的MOS晶體管之間的摻雜密度的區(qū)別。如圖4所示，在具有疊加的η阱的區(qū)域中，圖3中所示的MOS晶體管300的摻雜密度高于傳統(tǒng)的MOS晶體管。換言之，圖3中所示的MOS晶體管300的其余區(qū)域的摻雜密度均與傳統(tǒng)的MOS晶體管的類(lèi)似。
[0061]根據(jù)實(shí)施例，圖4中所示的傳統(tǒng)的MOS晶體管的摻雜密度幾乎是不變的。摻雜密度在大約IXlO1Vcm3至大約6X IO1Vcm3的范圍內(nèi)。相比之下，圖3中所示的MOS晶體管300的摻雜密度卻在更大范圍內(nèi)變化，其在與源極(Ρ+區(qū)域322)相連的區(qū)域中具有更高的摻雜密度。根據(jù)實(shí)施例，圖3所示的MOS晶體管300的摻雜密度在大約I X IO1Vcm3至大約SXlO1Vcm3的范圍內(nèi)。
[0062]圖4示出:具有疊加的P阱的MOS晶體管在與源極(Ρ+區(qū)域322)鄰近的區(qū)域中可以獲得更高的摻雜密度。這種更高的摻雜密度有助于改善MOS晶體管100的穿通窗口。例如，可以使用更短的溝道長(zhǎng)度來(lái)進(jìn)一步減小節(jié)距以及MOS晶體管300的導(dǎo)通電阻。
[0063]圖5示出了根據(jù)實(shí)施例的MOS晶體管陣列的簡(jiǎn)化俯視圖?？梢酝ㄟ^(guò)N型晶體管形成MOS晶體管陣列。該MOS晶體管陣列可以包括兩個(gè)MOS晶體管,每個(gè)均包括兩個(gè)疊加的ρ阱(未示出但在圖1中示出)。這些MOS晶體管共用漏極區(qū)域，S卩，N+區(qū)域514。第一 MOS晶體管包括柵電極512，通過(guò)多個(gè)N+區(qū)域(諸如，502、506和510)所形成的源極區(qū)域，以及通過(guò)多個(gè)P+區(qū)域(諸如,504和508)所形成的主體接觸件。
[0064]同樣地，第二MOS晶體管包括柵電極516，通過(guò)多個(gè)N+區(qū)域(諸如，522、526和530)所形成的源極區(qū)域。第二 MOS晶體管還包括通過(guò)多個(gè)P+區(qū)域(諸如，524和528)所形成的主體接觸件。應(yīng)該注意，N+區(qū)域(例如，N+區(qū)域502)和P+區(qū)域(例如，P+區(qū)域504)未按比例繪制。根據(jù)實(shí)施例，N+區(qū)域(例如，N+區(qū)域502)和其鄰近的P+區(qū)域(例如，P+區(qū)域504)之間的實(shí)際比例在大約10: I至大約2: I的范圍內(nèi)。
[0065]MOS晶體管陣列另外包括圍繞著第一 MOS晶體管和第二 MOS晶體管的P+拾取環(huán)532。P+拾取環(huán)532可以與MOS晶體管陣列的源極相連接。P+拾取環(huán)532有助于減小MOS晶體管陣列的主體效應(yīng)。
[0066]與傳統(tǒng)的MOS晶體管相比，圖5的俯視圖示出:以交替方式形成源極區(qū)域(例如，N+區(qū)域502,506和510)和主體接觸件(例如，P+區(qū)域504和508)。因此，主體接觸件(例如P+區(qū)域504)更接近源極區(qū)域(例如，N+區(qū)域502)。主體接觸件和源極區(qū)域相接近有助于改善主體電流滲透效率(sink efficiency)。由此,可以減小主體電阻。另外，以交替的方式形成源極區(qū)域和主體接觸件有助于減小MOS晶體管的節(jié)距。[0067]圖6示出了根據(jù)一個(gè)實(shí)施例的圖5中所示的MOS晶體管陣列的截面圖。沿著圖5中所示的線(xiàn)A-A’獲得該截面圖。第一 MOS晶體管和第二 MOS晶體管共用相同的漏極(N+區(qū)域514)。每個(gè)MOS晶體管的結(jié)構(gòu)均與圖1中所示的類(lèi)似，由此，為了避免重復(fù)此處不再對(duì)其進(jìn)行詳細(xì)論述。
[0068]圖7不出了根據(jù)一個(gè)實(shí)施例的圖5中所不的MOS晶體管的另一截面圖。沿著圖5中所示的線(xiàn)B-B’獲得該截面圖。除了 N+區(qū)域502和522被P+區(qū)域508和528所替代以夕卜，圖7的截面圖與圖6類(lèi)似。正如上面參考圖5所描述的那樣，P+區(qū)域508和528作為主體接觸件。通過(guò)將主體接觸件與N+區(qū)域502和522鄰近設(shè)置(未相應(yīng)地示出但圖5中有所展示)，可以由此改善主體電流滲透效率。
[0069]圖8示出了根據(jù)另一個(gè)實(shí)施例的MOS晶體管的簡(jiǎn)化俯視圖?？梢酝ㄟ^(guò)P型晶體管來(lái)形成圖8中所示的MOS晶體管陣列。該MOS晶體管陣列可以包括兩個(gè)MOS晶體管，每個(gè)包括兩個(gè)疊加的η阱(未示出但圖3中有所展示)。這些MOS晶體管共用漏極區(qū)域，S卩，P+區(qū)域814。
[0070]第一 MOS晶體管包括柵電極812，通過(guò)多個(gè)P+區(qū)域(諸如，804和808)所形成的源極區(qū)域，以及通過(guò)多個(gè)N+區(qū)域(諸如，802、804和810)所形成的主體接觸件。同樣地，第二 MOS晶體管包括柵電極816，通過(guò)多個(gè)P+區(qū)域(諸如，824和828)所形成的源極區(qū)域，以及通過(guò)多個(gè)N+區(qū)域(諸如，822、826和830)所形成的主體接觸件。應(yīng)該注意到，N+區(qū)域(例如，N+區(qū)域802)和P+區(qū)域(例如，P+區(qū)域804)未按比例繪制。N+區(qū)域和其鄰近的P+區(qū)域之間的實(shí)際尺寸比例在大約2: I至大約1: 10的范圍內(nèi)。
[0071]MOS晶體管陣列另外包括圍繞著第一 MOS晶體管和第二 MOS晶體管的N+拾取環(huán)832。N+拾取環(huán)832可以與MOS晶體管陣列的高電壓電勢(shì)(未示出)相連接。N+拾取環(huán)532有助于減小MOS晶體管陣列的主體效應(yīng)(bodyeffect)。
[0072]與圖8的結(jié)構(gòu)類(lèi)似，以交替的方式形成源極區(qū)域(例如，P+區(qū)域804和808)和主體接觸件(例如，N+區(qū)域802、806和808)。因此，主體接觸件更接近源極區(qū)域。主體接觸件和源極區(qū)域相接近有助于改善主體電流下沉效應(yīng)。由此可以減小主體電阻。另外，以交替的方式形成源極區(qū)域和主體接觸件有助于減小MOS晶體管的節(jié)距。
[0073]圖9示出了根據(jù)一個(gè)實(shí)施例的圖8中所示的MOS晶體管陣列的截面圖。沿著圖8中所示的線(xiàn)A-A’獲得該截面圖。第一 MOS晶體管和第二 MOS晶體管共用相同的漏極。另夕卜，第一 MOS晶體管和第二 MOS晶體管相對(duì)于漏極(P+區(qū)域814)對(duì)稱(chēng)。每個(gè)MOS晶體管的結(jié)構(gòu)均與圖3中所示的類(lèi)似，因此為了避免重復(fù)此處不再對(duì)其進(jìn)行論述。
[0074]圖10示出了根據(jù)一個(gè)實(shí)施例的圖8中所示的MOS晶體管陣列的另一截面圖。沿著圖8中所示的線(xiàn)B-B’獲得該截面圖。除了 N+區(qū)域802和822被P+區(qū)域808和828所替代以外，圖10的截面圖與圖9類(lèi)似。因此，在此處不再論述。
[0075]盡管已經(jīng)詳細(xì)地描述了本發(fā)明及其優(yōu)勢(shì)，但應(yīng)該理解，可以在不背離所附權(quán)利要求限定的本發(fā)明主旨和范圍的情況下，做各種不同的改變，替換和更改。
[0076]而且，本申請(qǐng)的范圍并不僅限于本說(shuō)明書(shū)中描述的工藝、機(jī)器、制造、材料組分、裝置、方法和步驟的特定實(shí)施例。作為本領(lǐng)域普通技術(shù)人員應(yīng)理解，通過(guò)本發(fā)明，現(xiàn)有的或今后開(kāi)發(fā)的用于執(zhí)行與根據(jù)本發(fā)明所采用的所述相應(yīng)實(shí)施例基本相同的功能或獲得基本相同結(jié)果的工藝、機(jī)器、制造，材料組分、裝置、方法或步驟根據(jù)本發(fā)明可以被使用。因此，所附權(quán)利要求應(yīng)該包括在這樣的工藝、機(jī)器、制造、材料組分、裝置、方法或步驟的范圍內(nèi)。
【權(quán)利要求】
1.一種半導(dǎo)體器件，包括: 第一導(dǎo)電性的襯底； 所述第一導(dǎo)電性的第一區(qū)域，形成在所述襯底上方； 所述第一導(dǎo)電性的第二區(qū)域，形成在所述第一區(qū)域中，其中，所述第二區(qū)域的摻雜密度高于所述第一區(qū)域的摻雜密度； 第二導(dǎo)電性的第一漏極/源極區(qū)域，形成在所述第二區(qū)域中； 所述第二導(dǎo)電性的第二漏極/源極區(qū)域，形成在所述襯底中并且遠(yuǎn)離所述第一源極/漏極區(qū)域；以及 所述第一導(dǎo)電性的拾取區(qū)域，形成在所述第二區(qū)域中并且鄰近所述第一漏極/源極區(qū)域。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，還包括: 所述第一導(dǎo)電性的主體接觸區(qū)域，其中，從上向下看去，所述主體接觸區(qū)域和所述第一漏極/源極區(qū)域以交替方式形成。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，其中，所述第一漏極/源極區(qū)域與所述主體接觸區(qū)域的比例在10: I至大約2: I的范圍內(nèi)。
4.根據(jù)權(quán)利要求1所述 的半導(dǎo)體器件，還包括: 柵電極，形成在所述第一漏極/源極區(qū)域和所述第二漏極/源極區(qū)域之間。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體器件，還包括: 第一輕摻雜漏極/源極區(qū)域，形成為與所述第二區(qū)域中的所述第一漏極/源極區(qū)域鄰近。
6.根據(jù)權(quán)利要求4所述的半導(dǎo)體器件，還包括: 第二輕摻雜漏極/源極區(qū)域，形成為與所述襯底中的所述第二漏極/源極區(qū)域鄰近，其中，所述第二輕摻雜的漏極/源極區(qū)域位于所述柵電極下方。
7.根據(jù)權(quán)利要求4所述的半導(dǎo)體器件，還包括: 相對(duì)于所述柵電極對(duì)稱(chēng)的第一輕摻雜漏極/源極區(qū)域和第二輕摻雜漏極/源極區(qū)域。
8.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，所述第一漏極/源極區(qū)域和所述拾取區(qū)域由電介質(zhì)隔離部件分隔開(kāi)。
9.一種器件，包括: 第一導(dǎo)電性的襯底； 柵電極，位于所述襯底上方； 第一漏極/源極區(qū)域和第二漏極/源極區(qū)域，在所述襯底中設(shè)置在所述柵電極的相對(duì)偵牝其中，所述第一漏極/源極區(qū)域和所述第二漏極/源極區(qū)域具有第二導(dǎo)電性； 第一摻雜阱，具有所述第一導(dǎo)電性，形成在所述第一漏極/源極區(qū)域下方； 第二摻雜阱，具有所述第一導(dǎo)電性，形成在所述第一漏極/源極區(qū)域下方，其中，所述第一摻雜阱嵌在所述第二摻雜阱中，并且所述第一摻雜阱和所述第二摻雜阱被配置成使得摻雜密度從所述第一漏極/源極區(qū)域到所述第二漏極/源極區(qū)域逐漸減小；以及 所述第一導(dǎo)電性的主體接觸區(qū)域，形成為與所述襯底中的所述第一漏極/源極區(qū)域鄰近，其中，從上向下看去，所述主體接觸區(qū)域和所述第一漏極/源極區(qū)域以交替的方式形成。
10.一種晶體管，包括: 第一晶體管，包括第一柵極、第一源極、第一漏極和第一主體接觸件，其中: 從上向下看去，所述第一主體接觸件和所述第一源極以交替方式形成；并且 所述第一源極形成在第一堆疊阱區(qū)域中，其中，所述第一堆疊阱區(qū)域包括: 第一導(dǎo)電性的第一區(qū)域，形成在所述第一導(dǎo)電性的襯底上方；和 所述第一導(dǎo)電性的第二區(qū)域，嵌在所述第一區(qū)域中； 第二晶體管，包括第二柵極、第二源極、第二漏極和第二主體接觸件，其中，所述第一漏極和所述第二漏極連接在一起，并且其中: 從上向下看去，所述第二主體接觸件和所述第二源極以交替的方式形成；并且 所述第二源極形成在第二堆疊阱區(qū)域中，其中，所述堆疊阱區(qū)域包括: 所述第一導(dǎo)電性的第三區(qū)域，形成在所述襯底上方；和 所述第一導(dǎo)電性的第四區(qū)域，嵌在所述第三區(qū)域中；以及 主體拾取環(huán)，圍繞所述第一`晶體管和所述第二晶體管。
【文檔編號(hào)】H01L29/06GK103531629SQ201310001060
【公開(kāi)日】2014年1月22日 申請(qǐng)日期:2013年1月4日 優(yōu)先權(quán)日:2012年7月3日
【發(fā)明者】周學(xué)良, 伍震威, 蘇柏智, 柳瑞興 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司