具有合并鰭和垂直硅化物的finfet的制作方法
【專利摘要】提供了一種用于制造finFET器件的方法。在BOX層之上形成鰭結(jié)構(gòu)。所述鰭結(jié)構(gòu)包括半導(dǎo)體層并且在第一方向上延伸。柵極疊層形成在所述鰭結(jié)構(gòu)上方的所述BOX層上，并且在第二方向上延伸。所述柵極疊層包括高K電介質(zhì)層和金屬柵極。在所述柵極疊層的側(cè)壁上形成柵極間隔物，并且沉積外延層以合并所述鰭結(jié)構(gòu)。注入離子以形成源極區(qū)和漏極區(qū)，并且在所述柵極間隔物的側(cè)壁上形成偽間隔物。使用所述偽間隔物作為掩膜來使外延層的暴露部分凹陷或者完全去除。硅化形成鄰接所述源極區(qū)和漏極區(qū)的硅化物區(qū)，每一個(gè)所述硅化物區(qū)包括位于所述源極區(qū)或漏極區(qū)的垂直側(cè)壁上的垂直部分。
【專利說明】具有合并鰭和垂直硅化物的FINFET

【技術(shù)領(lǐng)域】
[0001]本發(fā)明總體上涉及半導(dǎo)體領(lǐng)域，更具體地，涉及具有合并鰭和垂直硅化物的鰭式場(chǎng)效應(yīng)晶體管(finFET)。

【背景技術(shù)】
[0002]諸如鰭式場(chǎng)效應(yīng)晶體管(finFET)的完全耗盡器件是實(shí)現(xiàn)柵極長度按比例縮小到25nm以下的首席候選者。然而，實(shí)現(xiàn)finFET的一個(gè)挑戰(zhàn)是增加的接觸電阻。當(dāng)接觸變小時(shí)，接觸電阻增加。因此，隨著柵極-柵極距離按比例縮小以增加密度(即，接觸的柵極間距(CPP)按比例縮小)，接觸電阻增加。常規(guī)finFET具有的接觸電阻是同樣面積的平面器件的接觸電阻的1.5倍。另一個(gè)挑戰(zhàn)是3D損失(penalty)。如果僅鰭的頂部具有硅化物，則常規(guī)finFET具有3D損失，這是因?yàn)殡娏鞑坏貌粡牡撞康巾敳看怪毙羞M(jìn)。


【發(fā)明內(nèi)容】

[0003]本發(fā)明的一個(gè)實(shí)施例提供了一種制造finFET器件的方法。根據(jù)該方法，在掩埋氧化物(BOX)層之上形成多個(gè)鰭結(jié)構(gòu)，其中每一個(gè)所述鰭結(jié)構(gòu)包括半導(dǎo)體層并且在第一方向上延伸。柵極疊層形成在所述鰭結(jié)構(gòu)之上的BOX層上，并且在與所述第一方向垂直的第二方向上延伸。所述柵極疊層包括高k電介質(zhì)層和金屬柵極。在所述柵極疊層的垂直側(cè)壁上形成柵極間隔物(spacer)，并且在所述鰭結(jié)構(gòu)之上沉積外延硅(外延)層以將所述鰭結(jié)構(gòu)合并到一起。離子被注入以在所述鰭結(jié)構(gòu)的所述半導(dǎo)體層中形成源極區(qū)和漏極區(qū)，并且在所述柵極間隔物的垂直側(cè)壁上形成偽間隔物。所述偽間隔物用作掩膜來使所述外延層的暴露部分凹陷或者完全去除。進(jìn)行硅化以形成鄰接(abut)所述源極區(qū)和漏極區(qū)的硅化物區(qū)。每一個(gè)所述硅化物區(qū)包括位于所述源極區(qū)或漏極區(qū)的所述垂直側(cè)壁上的垂直部分。
[0004]本發(fā)明的另一個(gè)實(shí)施例提供了一種finFET器件。所述finFET器件包括掩埋氧化物(BOX)層、位于所述BOX層之上的多個(gè)鰭結(jié)構(gòu)、以及位于所述BOX層上的所述鰭結(jié)構(gòu)之上的柵極疊層。每個(gè)所述鰭結(jié)構(gòu)包括半導(dǎo)體層并且在第一方向上延伸，所述柵極疊層在與所述第一方向垂直的第二方向上延伸。所述柵極疊層包括高K電介質(zhì)層和金屬柵極。所述finFET器件還包括位于所述柵極疊層的垂直側(cè)壁上的柵極間隔物、覆蓋所述鰭結(jié)構(gòu)并且將所述鰭結(jié)構(gòu)合并到一起的外延硅(外延)層、位于所述鰭結(jié)構(gòu)的所述半導(dǎo)體層中的源極區(qū)和漏極區(qū)、以及鄰接所述源極區(qū)和漏極區(qū)的硅化物區(qū)。每一個(gè)所述硅化物區(qū)包括位于所述源極區(qū)或漏極區(qū)的所述垂直側(cè)壁上的垂直部分。
[0005]從下面的詳細(xì)描述中，本發(fā)明的其它目的、特征和優(yōu)點(diǎn)將變得顯而易見。然而應(yīng)當(dāng)理解，所述詳細(xì)描述和具體例子，盡管指示了本發(fā)明的優(yōu)選實(shí)施例，但是僅通過示例的目的給出，在不偏離本發(fā)明的情況下，自然可以進(jìn)行各種修改。

【專利附圖】

【附圖說明】
[0006]圖1是根據(jù)本公開的一個(gè)實(shí)施例的finFET器件的橫截面視圖；
[0007]圖2示例出了根據(jù)本發(fā)明的第一實(shí)施例在制造finFET器件的過程中在SOI襯底上方形成的多晶硅結(jié)構(gòu)；
[0008]圖3示例出了在第一實(shí)施例的制造過程期間形成在所述多晶硅結(jié)構(gòu)側(cè)面上的硅氮化物結(jié)構(gòu)；
[0009]圖4示例出了在第一實(shí)施例的制造過程期間鰭結(jié)構(gòu)的形成；
[0010]圖5示例出了在第一實(shí)施例的制造過程期間與所述鰭結(jié)構(gòu)垂直的柵極疊層的形成；
[0011]圖6示例出了在第一實(shí)施例的制造過程期間沿著所述柵極疊層的側(cè)面形成的柵極間隔物；
[0012]圖7示例出了在第一實(shí)施例的制造過程期間在所述鰭結(jié)構(gòu)之上沉積的外延硅層；
[0013]圖8示例出了在第一實(shí)施例的制造過程期間用于形成源極區(qū)和漏極區(qū)的離子注入；
[0014]圖9示例出了在第一實(shí)施例的制造過程期間在所述柵極間隔物的側(cè)面上形成的偽間隔物；
[0015]圖10示例出了在第一實(shí)施例的制造過程期間凹陷的外延層的形成；
[0016]圖11示例出了在第一實(shí)施例的制造過程期間硅化物區(qū)的形成；以及
[0017]圖12是根據(jù)本公開的另一個(gè)實(shí)施例的finFET器件的橫截面視圖。

【具體實(shí)施方式】
[0018]下文中將參考附圖詳細(xì)描述本發(fā)明的優(yōu)選實(shí)施例。
[0019]本發(fā)明的實(shí)施例提供了具有合并的鰭(源極區(qū)和漏極區(qū))和垂直硅化物的鰭式場(chǎng)效應(yīng)晶體管(finFET)。外延硅(外延)層在硅化物形成之前凹陷(或被部分去除)，并且然后垂直于溝道方向形成硅化物。具有該垂直硅化物的finFET克服了上面討論的問題，這是因?yàn)榻佑|面積增加了。因此，當(dāng)柵極-柵極距離按比例縮小以增加密度(即，接觸的柵極間距(CPP)按比例縮小)時(shí)，接觸電阻減小。換而言之，垂直硅化物使得接觸電阻與間距無關(guān)。此外，通過從底部到頂部的電流，不存在3D損失。并且所述外延層合并源極區(qū)和漏極區(qū)以提供減小的電阻和提尚的性能。
[0020]圖1示出了根據(jù)本發(fā)明的一個(gè)實(shí)施例的finFET器件的橫截面視圖(沿著圖11的線A-A截取)。finFET器件100形成在絕緣體上硅(SOI)襯底上。SOI襯底包括被設(shè)置在掩埋氧化物(BOX)層112上的半導(dǎo)體(例如，硅)層111上，所述BOX層112被設(shè)置在半導(dǎo)體襯底上。在另一個(gè)實(shí)施例中，finFET器件形成在體硅襯底上。
[0021]finFET器件100包括被設(shè)置在硬掩膜104 ( S卩，電介質(zhì))上的柵極疊層102。本實(shí)施例的柵極疊層102包括多晶硅層105、金屬柵極103和高K層107。柵極疊層102被設(shè)置在硅層111的摻雜區(qū)(N型或P型)上。所述摻雜區(qū)包括源極區(qū)108和漏極區(qū)110，其中柵極疊層102位于溝道區(qū)212上方，溝道區(qū)212位于源極區(qū)108和漏極區(qū)110之間。柵極間隔物106形成在柵極疊層102的垂直側(cè)壁上。
[0022]在該實(shí)施例中，柵極間隔物106由一層或多層硅氮化物(SiN)和/或硅氧化物(S12)形成。另外，偽間隔物109形成在柵極間隔物106的垂直側(cè)壁上。在該實(shí)施例中，柵極間隔物106由硅氮化物(SiN)或硅氧化物(S1x)形成，并且偽間隔物109由二氧化硅(S12)形成。硅化物區(qū)116和118包括位于源極區(qū)108和漏極區(qū)110的垂直側(cè)壁上的垂直部分。另外，硅化物區(qū)116和118包括形成在BOX層112上方的水平部分。
[0023]圖2-11示例出了根據(jù)本發(fā)明的一個(gè)實(shí)施例制造圖1的finFET器件的過程。該過程以SOI襯底開始，該SOI襯底包括被設(shè)置在掩埋氧化物(BOX)層112上的硅層111。如圖2中所示，在硅層111上形成硬掩膜(電介質(zhì))層104。該實(shí)施例的硬掩膜104是二氧化硅(S12)或硅氮化物(SiN)。多晶硅結(jié)構(gòu)204被沉積在硬掩膜層104上并且然后被蝕刻。如圖3中所示，通過標(biāo)準(zhǔn)沉積和蝕刻工藝在多晶硅結(jié)構(gòu)204的垂直側(cè)壁上形成硅氮化物可去除結(jié)構(gòu)206。
[0024]如圖4中所示，多晶硅結(jié)構(gòu)204被去除，并且硬掩膜104和硅層111被蝕刻以形成鰭結(jié)構(gòu)208。然后去除所述可去除結(jié)構(gòu)206，如圖5中所示。這產(chǎn)生了鰭結(jié)構(gòu)208，鰭結(jié)構(gòu)208由位于可去除結(jié)構(gòu)206下方的硬掩膜層104和硅層111的部分形成。柵極疊層102形成在與鰭結(jié)構(gòu)208垂直的BOX層112上，并且SiN層210形成在柵極疊層102上。本實(shí)施例的柵極疊層102包括多晶硅層、金屬柵極和高K層(例如Hf02)。如圖6中所示，SiN層210和硬掩膜層104的上部被去除。柵極間隔物106沿著柵極疊層102的垂直側(cè)壁形成。
[0025]然后在鰭結(jié)構(gòu)208之上沉積外延硅(外延)層214，如圖7中所示。在所示例的實(shí)施例中，外延層是原位摻雜的外延膜。原位摻雜的膜使得能夠形成均勻的結(jié)，這導(dǎo)致電阻減小。外延層214在所述鰭上產(chǎn)生均勾的延伸以便將單獨(dú)的鰭結(jié)構(gòu)208合并在一起。所述外延層提供器件的保形(conformal)摻雜，減小電阻并且顯著提高性能。然后將離子203注入到硅層111中以形成源極區(qū)和漏極區(qū)，如圖8中所示。(圖1、8-10和12示出了沿著穿過所述鰭結(jié)構(gòu)之一的中心延伸的線截取的所述finFET器件的橫截面視圖)。外延形成和離子注入的結(jié)果是具有合并的源極區(qū)108和漏極區(qū)110的finFET器件。溝道區(qū)212位于源極區(qū)108和漏極區(qū)110之間。接下來，在柵極間隔物106的垂直側(cè)壁上形成偽間隔物109，如圖9中所示。在該實(shí)施例中，由二氧化硅(S12)形成偽間隔物109。
[0026]然后使用偽間隔物109作為掩膜進(jìn)行蝕刻。這去除了所述外延層的一部分，從而形成凹陷的外延層119，如圖10中所示。在該實(shí)施例中，外延層最初具有30-50nm的厚度，并且然后被蝕刻以產(chǎn)生厚度為10-15nm的凹陷外延層119。在一個(gè)實(shí)施例中，約一半的外延層厚度被去除。一般而言，凹陷外延層119的厚度被選擇，以便隨后產(chǎn)生具有充足厚度的水平硅化物，該水平硅化物同時(shí)足夠薄以允許該水平硅化物到達(dá)BOX層112。
[0027]接下來，進(jìn)行硅化。如圖1和11中所示，這在柵極疊層102之上形成了硅化物層116，以及從側(cè)面與源極區(qū)108和漏極區(qū)110鄰接的硅化物區(qū)117和118。硅化物區(qū)116和118各自包括位于源極區(qū)或漏極區(qū)的垂直側(cè)壁上的垂直部分以及形成在BOX層112上方的水平部分。在所示例的實(shí)施例中，形成鎳硅化物。在另外的實(shí)施例中，使用鎳、鈦、鈷或其組合或合金形成所述硅化物。可選地，在硅化之后去除偽間隔物109。然后在硅化物區(qū)上形成接觸，并且以常規(guī)方式形成金屬線，從而完成器件。
[0028]圖12示出了根據(jù)本發(fā)明的一個(gè)實(shí)施例的finFET器件的橫截面視圖。在該備選實(shí)施例中，用于源極和漏極的硅化物區(qū)不包括水平部分。更具體地，當(dāng)使用偽間隔物109作為掩膜進(jìn)行外延層的蝕刻時(shí)，在暴露的區(qū)域中去除所述外延層的整個(gè)厚度。然后，進(jìn)行硅化以形成柵極疊層102之上的硅化物層116以及從側(cè)面與源極區(qū)108和漏極區(qū)110鄰接的硅化物區(qū)124和126。
[0029]如圖12所示，硅化物區(qū)124和126中的每一者包括位于源極區(qū)或漏極區(qū)的垂直側(cè)壁上的垂直部分，但是不包括先前實(shí)施例的水平部分。在各種實(shí)施例中，使用鎳、鈦、鈷或其組合或合金形成所述硅化物。可選地，在硅化之后去除偽間隔物109。然后在硅化物區(qū)上形成接觸，并且以常規(guī)方式形成金屬線，從而完成器件。
[0030]因此，本發(fā)明的實(shí)施例提供了具有合并的源極區(qū)和漏極區(qū)(鰭)以及所述源極區(qū)和漏極區(qū)上的垂直硅化物的finFET器件。在硅化物形成之前使所述外延層凹陷(或被部分去除)，并且然后垂直于溝道方向形成硅化物。該垂直硅化物增加了接觸面積同時(shí)減小了延伸距離。因此，當(dāng)柵極-柵極距離按比例縮小以增加密度(即，接觸的柵極間距(CPP)按比例縮小)時(shí)，接觸電阻減小。換言之，垂直硅化物使得接觸電阻與間距無關(guān)。
[0031]此外，通過從底部到頂部的電流，不存在3D損失。此外，通過使用偽間隔物蝕刻所述外延層，所述垂直硅化物被自對(duì)準(zhǔn)。所述偽間隔物在源極/漏極注入之后形成，以防止硅化物侵蝕。并且所述外延層合并源極區(qū)和漏極區(qū)，從而提供減小的電阻和改善的性能。
[0032]應(yīng)當(dāng)注意，本發(fā)明的一些特征可以在不使用本發(fā)明的其它特征的情況下用于其實(shí)施例。因此，前面的描述應(yīng)當(dāng)理解為僅僅是對(duì)本發(fā)明原理、教導(dǎo)、實(shí)例和示例性實(shí)施例的示例而非對(duì)其的限制。
[0033]應(yīng)當(dāng)理解，這些實(shí)施例僅僅是本申請(qǐng)的革新性教導(dǎo)的很多有利用途的例子。一般而言，在本申請(qǐng)的說明書中進(jìn)行的陳述不必限制各種要求保護(hù)的發(fā)明中的任何發(fā)明。此外，一些陳述可以應(yīng)用于一些創(chuàng)造性特征但不能應(yīng)用于其它特征。
[0034]如上所述的電路是集成電路芯片設(shè)計(jì)的一部分。所述芯片設(shè)計(jì)以圖形計(jì)算機(jī)編程語言創(chuàng)建，并存儲(chǔ)在計(jì)算機(jī)存儲(chǔ)介質(zhì)(例如，磁盤、磁帶、物理硬盤驅(qū)動(dòng)器、或諸如存儲(chǔ)訪問網(wǎng)絡(luò)中的虛擬硬盤驅(qū)動(dòng)器)中。如果設(shè)計(jì)人員不制造芯片或不制造用于制造芯片的光刻掩模，設(shè)計(jì)人員會(huì)通過物理手段(例如，提供存儲(chǔ)該設(shè)計(jì)的存儲(chǔ)介質(zhì)副本)或以電子方式(例如，通過因特網(wǎng))直接或間接地將所產(chǎn)生的設(shè)計(jì)發(fā)送到這些實(shí)體。然后將存儲(chǔ)的設(shè)計(jì)轉(zhuǎn)換為用于制造光刻掩模的適當(dāng)格式(例如，GDSII)，這些掩模典型地包括所關(guān)注的要形成于晶片上的芯片設(shè)計(jì)的多個(gè)副本。光刻掩模用于定義要蝕刻或以其他方式處理的晶片區(qū)域(和/或其上的層)。
[0035]上述方法用于集成電路芯片制造。
[0036]制造者可以以原始晶片形式(即，作為具有多個(gè)未封裝芯片的單晶片)、作為裸小片或以封裝的形式分發(fā)所得到的集成電路芯片。在后者的情況中，以單芯片封裝(例如，弓丨線固定到母板的塑料載體或其他更高級(jí)別的載體)或多芯片封裝(例如，具有一個(gè)或兩個(gè)表面互連或掩埋互連的陶瓷載體)來安裝芯片。在任何情況下，所述芯片然后都作為(a)中間產(chǎn)品(如母板)或(b)最終產(chǎn)品的一部分與其他芯片、分立電路元件和/或其他信號(hào)處理裝置集成。最終產(chǎn)品可以是任何包括集成電路芯片的產(chǎn)品，范圍從玩具和其他低端應(yīng)用到具有顯示器、鍵盤或其他輸入設(shè)備及中央處理器的高級(jí)計(jì)算機(jī)產(chǎn)品(例如但不限于，信息處理系統(tǒng))。
[0037]按照要求，在本文中公開了本發(fā)明的詳細(xì)實(shí)施例；然而，應(yīng)當(dāng)理解，所公開的實(shí)施例僅僅是本發(fā)明的示例，而本發(fā)明可以體現(xiàn)為各種形式。因此，本文中公開的具體的結(jié)構(gòu)性和功能性細(xì)節(jié)不應(yīng)當(dāng)被解釋為限制性的，而是僅僅應(yīng)當(dāng)解釋為權(quán)利要求的基礎(chǔ)并且解釋為教導(dǎo)本領(lǐng)域技術(shù)人員在實(shí)際上任何適當(dāng)?shù)木唧w結(jié)構(gòu)中以各種方式采用本發(fā)明的代表性基礎(chǔ)。此外，本文中使用的術(shù)語和短語并不旨在限制；而是更確切地，是為了提供對(duì)本發(fā)明的可理解的描述。
[0038]本文中使用的詞語“一”或“一個(gè)”被定義為一個(gè)或多于一個(gè)。本文中使用的詞語“多個(gè)”被定義為兩個(gè)或多于兩個(gè)。除非另外明確聲明，否則復(fù)數(shù)和單數(shù)詞語是相同的。本文中使用的詞語“另一個(gè)”被定義為至少又一個(gè)或更多。本問中使用的詞語“包括”和/或“具有”被定義為包括(即，開放式語言)。本文中使用的術(shù)語“耦合”被定義為連接，但不一定是直接地連接，并且不一定是機(jī)械地連接。本文中使用的術(shù)語“程序”、“軟件應(yīng)用程序”等被定義為被設(shè)計(jì)用于在計(jì)算機(jī)系統(tǒng)上執(zhí)行的指令序列。程序、計(jì)算機(jī)程序或軟件應(yīng)用程序可以包括子例程、函數(shù)、過程、對(duì)象方法、對(duì)象實(shí)現(xiàn)、可執(zhí)行應(yīng)用、小應(yīng)用程序(applet)、小服務(wù)程序(servlet)、源代碼、目標(biāo)代碼、共享庫/動(dòng)態(tài)加載庫和/或被設(shè)計(jì)用于在計(jì)算機(jī)系統(tǒng)上執(zhí)行的其它指令序列。
[0039]盡管已經(jīng)公開了本發(fā)明的具體實(shí)施例，但是本領(lǐng)域普通技術(shù)人員將理解，可以在不脫離本發(fā)明的精神和范圍的情況下對(duì)這些具體實(shí)施例進(jìn)行變化。因此，本發(fā)明的范圍并不限于具體實(shí)施例，并且旨在所附權(quán)利要求涵蓋本發(fā)明范圍內(nèi)的任何以及全部這些應(yīng)用、修改和實(shí)施例。
【權(quán)利要求】
1.一種制造finFET器件的方法，所述方法包括: 在掩埋氧化物(BOX)層之上形成多個(gè)鰭結(jié)構(gòu)，每一個(gè)所述鰭結(jié)構(gòu)包括半導(dǎo)體層并且在第一方向上延伸； 在所述BOX層上形成柵極疊層，所述柵極疊層形成在所述鰭結(jié)構(gòu)之上并且在與所述第一方向垂直的第二方向上延伸，所述柵極疊層包括高K電介質(zhì)層和金屬柵極； 在所述柵極疊層的垂直側(cè)壁上形成柵極間隔物； 在所述鰭結(jié)構(gòu)之上沉積外延硅(外延)層，所述外延層將所述鰭結(jié)構(gòu)合并在一起； 注入離子以在所述鰭結(jié)構(gòu)的所述半導(dǎo)體層中形成源極區(qū)和漏極區(qū)； 在所述柵極間隔物的垂直側(cè)壁上形成偽間隔物； 使用所述偽間隔物作為掩膜來使所述外延層的暴露部分凹陷或者將所述外延層的暴露部分完全去除；以及 進(jìn)行硅化以形成鄰接所述源極區(qū)和漏極區(qū)的硅化物區(qū)，每一個(gè)所述硅化物區(qū)包括位于所述源極區(qū)或漏極區(qū)的所述垂直側(cè)壁上的垂直部分。
2.根據(jù)權(quán)利要求1所述的方法， 其中使用所述偽間隔物作為掩膜包括使所述外延層的所述暴露部分凹陷，因此凹陷的外延層保留在所述BOX層上，并且 每一個(gè)所述硅化物區(qū)包括形成在所述BOX層上方的水平部分。
3.根據(jù)權(quán)利要求2所述的方法，其中所述外延層的厚度為約30-50nm，并且所述凹陷的外延層的厚度為約10-15nmo
4.根據(jù)權(quán)利要求2所述的方法，其中在進(jìn)行了硅化之后，所述凹陷的外延層的整個(gè)厚度被硅化。
5.根據(jù)權(quán)利要求1所述的方法， 其中使用所述偽間隔物作為掩膜包括完全去除所述外延層的所述暴露部分，并且 所述硅化物區(qū)不包括形成在所述BOX層上方的水平部分。
6.根據(jù)權(quán)利要求1所述的方法，還包括在每一個(gè)所述硅化物區(qū)上形成接觸。
7.根據(jù)權(quán)利要求1所述的方法，其中形成所述鰭結(jié)構(gòu)包括: 在絕緣體上半導(dǎo)體襯底上形成電介質(zhì)層，所述襯底包括位于所述掩埋氧化物(BOX)層之上的所述半導(dǎo)體層； 在所述電介質(zhì)層上形成至少兩個(gè)可去除的結(jié)構(gòu)，所述可去除的結(jié)構(gòu)彼此分隔開； 使用所述可去除的結(jié)構(gòu)作為掩膜蝕刻所述電介質(zhì)層和所述半導(dǎo)體層，從而在所述可去除的結(jié)構(gòu)下方形成所述鰭結(jié)構(gòu)；以及去除所述可去除的結(jié)構(gòu)。
8.一種finFET器件，包括: 掩埋氧化物(BOX)層； 位于所述BOX層之上的多個(gè)鰭結(jié)構(gòu)，每一個(gè)所述鰭結(jié)構(gòu)包括半導(dǎo)體層并且在第一方向上延伸； 位于所述BOX層上的所述鰭結(jié)構(gòu)之上的柵極疊層，所述柵極疊層在與所述第一方向垂直的第二方向上延伸，所述柵極疊層包括高K電介質(zhì)層和金屬柵極； 位于所述柵極疊層的垂直側(cè)壁上的柵極間隔物； 覆蓋所述鰭結(jié)構(gòu)的外延硅(外延)層，所述外延層將所述鰭結(jié)構(gòu)合并在一起； 位于所述鰭結(jié)構(gòu)的所述半導(dǎo)體層中的源極區(qū)和漏極區(qū)；以及 鄰接所述源極區(qū)和漏極區(qū)的硅化物區(qū)，每一個(gè)所述硅化物區(qū)包括位于所述源極區(qū)或漏極區(qū)的所述垂直側(cè)壁上的垂直部分。
9.根據(jù)權(quán)利要求8所述的finFET器件，還包括: 位于所述柵極間隔物的垂直側(cè)壁上的偽間隔物，每一個(gè)源極區(qū)和漏極區(qū)的所述垂直側(cè)壁與所述偽間隔物之一的垂直側(cè)壁對(duì)準(zhǔn)， 其中每一個(gè)所述硅化物區(qū)也包括水平部分，所述水平部分形成在所述BOX層上方并且在所述第一方向上從所述垂直部分延伸。
10.根據(jù)權(quán)利要求9所述的finFET器件，其中所述硅化物區(qū)的所述水平部分的厚度為約 10_15nm。
11.根據(jù)權(quán)利要求9所述的finFET器件，其中所述硅化物區(qū)的所述水平部分的下表面與所述BOX層直接接觸。
12.根據(jù)權(quán)利要求8所述的finFET器件，還包括:在每一個(gè)所述硅化物區(qū)上的接觸。
13.根據(jù)權(quán)利要求8所述的finFET器件， 其中每一個(gè)所述鰭結(jié)構(gòu)包括位于所述半導(dǎo)體層上方的電介質(zhì)層，并且 所述半導(dǎo)體層是硅層。
14.一種包括多個(gè)finFET器件的集成電路，所述finFET器件中的至少一個(gè)finFET器件包括: 掩埋氧化物(BOX)層； 位于所述掩埋氧化物(BOX)層之上的多個(gè)鰭結(jié)構(gòu)，每一個(gè)所述鰭結(jié)構(gòu)包括半導(dǎo)體層并且在第一方向上延伸； 位于所述BOX層上的所述鰭結(jié)構(gòu)之上的柵極疊層，所述柵極疊層在與所述第一方向垂直的第二方向上延伸，所述柵極疊層包括高K電介質(zhì)層和金屬柵極； 位于所述柵極疊層的垂直側(cè)壁上的柵極間隔物； 覆蓋所述鰭結(jié)構(gòu)的外延硅(外延)層，所述外延層將所述鰭結(jié)構(gòu)合并在一起； 位于所述鰭結(jié)構(gòu)的所述半導(dǎo)體層中的源極區(qū)和漏極區(qū)；以及 鄰接所述源極區(qū)和漏極區(qū)的硅化物區(qū)，每一個(gè)所述硅化物區(qū)包括位于所述源極區(qū)或漏極區(qū)的所述垂直側(cè)壁上的垂直部分。
15.根據(jù)權(quán)利要求14所述的集成電路，其中所述至少一個(gè)finFET器件還包括: 位于所述柵極間隔物的垂直側(cè)壁上的偽間隔物，每一個(gè)源極區(qū)和漏極區(qū)的所述垂直側(cè)壁與所述偽間隔物之一的垂直側(cè)壁對(duì)準(zhǔn)， 其中每一個(gè)所述硅化物區(qū)也包括水平部分，所述水平部分形成在所述BOX層上方并且在所述第一方向上從所述垂直部分延伸。
16.根據(jù)權(quán)利要求15所述的集成電路，其中，所述硅化物區(qū)的所述水平部分的厚度為約 10_15nm。
17.根據(jù)權(quán)利要求15所述的集成電路，其中所述硅化物區(qū)的所述水平部分的下表面與所述BOX層直接接觸。
18.根據(jù)權(quán)利要求14所述的集成電路，其中所述至少一個(gè)finFET器件還包括位于每個(gè)所述硅化物區(qū)上的接觸。
19.根據(jù)權(quán)利要求14所述的集成電路， 其中每一個(gè)所述鰭結(jié)構(gòu)包括位于所述半導(dǎo)體層上方的電介質(zhì)層，并且 所述半導(dǎo)體層是硅層。
【文檔編號(hào)】H01L29/78GK104488079SQ201280064723
【公開日】2015年4月1日 申請(qǐng)日期:2012年12月24日 優(yōu)先權(quán)日:2011年12月27日
【發(fā)明者】A·布賴恩特, V·S·巴斯克, 卜惠明, W·亨施, E·萊奧班頓, 林崇勳, T·E·斯坦德爾特, 山下典洪, 葉俊呈 申請(qǐng)人:國際商業(yè)機(jī)器公司