碳化硅半導體器件及其制造方法
碳化硅半導體器件及其制造方法
【專利摘要】碳化硅層（50）包括具有第一導電類型的第一區(qū)（51）、提供在第一區(qū)上并具有第二導電類型的第二區(qū)（52），以及設置在第二區(qū)（52）上并具有第一導電類型的第三區(qū)（53）。具有內表面的溝槽（TR）形成在碳化硅層（50）中。溝槽（TR）穿過第二和第三區(qū)（52，53）。溝槽（TR）的內表面具有第一側壁（SW1）以及位置比第一側壁（SW1）更深并具有包括第二區(qū)（52）的部分的第二側壁（SW2）。第一側壁（SW1）的斜率小于第二側壁（SW2）的斜率。
【專利說明】碳化娃半導體器件及其制造方法
【技術領域】
[0001]本發(fā)明涉及一種碳化硅半導體器件及其制造方法，且更特別地涉及一種具有其中形成有溝槽的碳化娃層的碳化娃半導體器件及其制造方法。
【背景技術】
[0002]日本專利特開N0.2009-188221公開了一種具有其中形成有溝槽的碳化硅襯底的MOSFET (金屬氧化物半導體場效應晶體管)。該公布還公開了需要將溝槽側壁的角度控制為特定角度以便獲得具有高溝道遷移率的M0SFET。
[0003]引文列表
[0004]專利文獻
[0005]PTLl:日本專利特開 N0.2009-188221
【發(fā)明內容】
[0006]技術問題
[0007]但是，當從溝道遷移率的觀點出發(fā)確定溝槽側壁的角度時，由于溝槽的高縱橫比，因此有時難以執(zhí)行將柵電極填入溝槽的步驟。已經提出本發(fā)明以解決這種問題，且本發(fā)明的一個目的是提供一種同時具有優(yōu)選的溝道特性以及容易將柵電極填入溝槽的碳化硅半導體器件，以及制造其的方法。
[0008]問題的解決方案
[0009]根據本發(fā)明的碳化硅半導體器件包括碳化硅層、柵絕緣膜以及柵電極。碳化硅層具有厚度方向，且具有第一主表面以及在厚度方向上與第一主表面相反的第二主表面。碳化硅層包括形成第一主表面并具有第一導電類型的第一區(qū)、提供在第一區(qū)上并具有不同于第一導電類型的第二導電類型的第二區(qū)，以及提供在第二區(qū)上并具有第一導電類型的第三區(qū)。具有內表面的溝槽形成在碳化硅層的第二主表面中。溝槽穿過第二和第三區(qū)。柵絕緣膜覆蓋溝槽的內表面。柵電極填充溝槽的至少一部分。溝槽的內表面具有第一側壁以及位于比第一側壁更深處并具有由第二區(qū)構成的部分的第二側壁。第一側壁相對于第二主表面的傾斜小于第二側壁相對于第二主表面的傾斜。
[0010]根據上述碳化硅半導體器件，溝槽的內表面包括第二側壁，該第二側壁具有能夠作為溝道的、由第二區(qū)構成的部分。能夠選擇第二側壁相對于碳化硅層的第二主表面的傾斜以獲得優(yōu)選的溝道特性。因為位于比第二側壁更淺處的第二側壁具有較小的傾斜，且因此溝槽的淺部打開地更寬，因此柵電極能夠更容易地填充溝槽。
[0011]優(yōu)選地，第二側壁將第一和第二區(qū)之間的邊界與第二和第三區(qū)之間的邊界連接。
[0012]由此，關于溝道特性，使用具有優(yōu)選的傾斜的第二側壁構成的部分提供第一和第二區(qū)之間連接的溝道。因為溝道整體由具有優(yōu)選的傾斜的側壁構成，因此能夠實現更優(yōu)選的溝道特性。
[0013]更優(yōu)選地，柵電極填充溝槽直至柵電極至少達到第一和第二側壁之間。[0014]由此，柵電極填充溝槽以在深度方向上面對整個第二側壁。因此，柵電極充分填充溝槽以能控制使用由第二側壁制成的部分提供的整個溝道。
[0015]根據本發(fā)明的制造碳化硅半導體器件的方法包括步驟:制備碳化硅層，該碳化硅層具有厚度方向，且具有第一主表面以及在厚度方向上與第一主表面相反的第二主表面，碳化硅層包括形成第一主表面并具有第一導電類型的第一區(qū)、提供在第一區(qū)上并具有不同于第一導電類型的第二導電類型的第二區(qū)，以及提供在第二區(qū)上并具有第一導電類型的第三區(qū)；形成在碳化硅層的第二主表面上具有開口的掩膜；通過使用掩膜蝕刻碳化硅層而在碳化硅層的第二主表面中形成溝槽，溝槽具有內表面并穿過第二和第三區(qū)，形成溝槽的步驟執(zhí)行為使得溝槽的內表面具有第一側壁以及位于比第一側壁更深處并具有由第二區(qū)構成的部分的第二側壁，以及使得第一側壁相對于第二主表面的傾斜小于第二側壁相對于第二主表面的傾斜；形成覆蓋溝槽的內表面的柵絕緣膜；以及形成填充溝槽的至少一部分的柵電極。
[0016]根據上述制造方法，溝槽的內表面包括第二側壁，該第二側壁具有能夠作為溝道的、由第二區(qū)構成的部分。能夠選擇第二側壁相對于碳化硅層的第二主表面的傾斜以獲得優(yōu)選的溝道特性。因為位于比第二側壁更淺處的第一側壁具有較小的傾斜且因此溝槽的淺部打開地更寬，因此柵電極能夠更容易地填充溝槽。
[0017]在上述制造方法中，形成溝槽的步驟可包括步驟:通過物理蝕刻碳化硅層而在碳化硅層的第二主表面中形成凹部；以及在凹部的內表面上執(zhí)行熱蝕刻。
[0018]由此，能夠形成溝槽以致第一側壁相對于第二主表面的傾斜小于第二側壁相對于第二主表面的傾斜。
[0019]優(yōu)選地，執(zhí)行形成凹部的步驟以致凹部位于比第二區(qū)更淺處。
[0020]這能夠避免第一側壁被形成得太深。因此，關于溝道特性，溝道的更大部分能夠由具有優(yōu)選的傾斜的第二側壁構成。
[0021]更優(yōu)選地，執(zhí)行形成凹部的步驟以致凹部的內表面包括第一側表面以及位于比第一側表面更深處并相對于第一側表面傾斜的第二側表面。
[0022]由此，通過物理蝕刻形成的第一和第二側表面中的每一個都被熱蝕刻腐蝕，且因此能夠更可靠地形成第一和第二側壁。
[0023]上述制造方法還包括:在形成溝槽的步驟之前，通過使用掩膜將離子注入碳化硅層中而在碳化硅層中形成改變層的步驟。在這種情況下，形成溝槽的步驟能夠包括通過熱蝕刻移除包括了改變層的碳化硅層的區(qū)域的步驟。
[0024]由此，在碳化硅層中形成的改變層處能夠提高熱蝕刻中的蝕刻速率。因此，在熱蝕刻的上半階段中，主要以相對較高的速率執(zhí)行改變層的蝕刻，且在熱蝕刻的下半階段中，以相對較低的速率執(zhí)行正常的碳化硅層的蝕刻。通過這種兩步工藝，更可靠地形成具有不同傾斜程度的第一和第二側壁。
[0025]優(yōu)選地，執(zhí)行形成改變層的步驟以致改變層位于比第二區(qū)更淺處。
[0026]由此，形成第二側壁直至更淺的位置，且因此第二側壁還能夠形成在位于淺位置處的第二區(qū)的部分中。因此，因為由第二區(qū)構成的溝道的更大的部分能夠由具有優(yōu)選的傾斜的側壁形成，因此能夠實現更優(yōu)選的溝道特性。
[0027]優(yōu)選地，在常溫下執(zhí)行形成改變層的步驟。[0028]因為由此在常溫下執(zhí)行離子注入，因此與在高溫下執(zhí)行離子注入的情況相比時，離子注入期間導致的晶體缺陷的程度增大。因此，更加提高了對改變層的熱蝕刻中的蝕刻速率，致使改變層和碳化硅層中除改變層之外的部分之間的蝕刻速率的更大差異。因此，可更可靠地形成具有不同傾斜程度的第一和第二側壁。
[0029]在上述制造方法中，可以執(zhí)行制備碳化硅層的步驟以致第三區(qū)的結晶度小于第二區(qū)的結晶度。
[0030]由此，在熱蝕刻中，第三區(qū)的蝕刻速率高于第二區(qū)的蝕刻速率。因此，更可靠地形成具有不同傾斜程度的第一和第二側壁。
[0031]發(fā)明的有益效果
[0032]如上所述，根據本發(fā)明，能夠同時實現優(yōu)選的溝道特性以及容易將柵電極填充進溝槽。
【專利附圖】
【附圖說明】
[0033]圖1是示意性示出根據本發(fā)明實施例1的碳化硅半導體器件的結構的截面圖。
[0034]圖2是示意性示出制造根據本發(fā)明實施例1的碳化硅半導體器件的方法的第一步的截面圖。
[0035]圖3是示意性示出制造根據本發(fā)明實施例1的碳化硅半導體器件的方法的第二步的截面圖。
[0036]圖4是示意性示出制造根據本發(fā)明實施例1的碳化硅半導體器件的方法的第三步的截面圖。
[0037]圖5是示意性示出制造根據本發(fā)明實施例1的碳化硅半導體器件的方法的第四步的截面圖。
[0038]圖6是示意性示出制造根據本發(fā)明實施例1的碳化硅半導體器件的方法的第五步的截面圖。
[0039]圖7是示意性示出制造根據本發(fā)明實施例1的碳化硅半導體器件的方法的第六步的截面圖。
[0040]圖8是示意性示出制造根據本發(fā)明實施例1的碳化硅半導體器件的方法的第七步的截面圖。
[0041]圖9是示意性示出圖1中的碳化硅半導體器件的結構的第一變型的截面圖。
[0042]圖10是示意性示出圖1中的碳化硅半導體器件的結構的第二變型的截面圖。
[0043]圖11是示意性示出制造根據本發(fā)明實施例2的碳化硅半導體器件的方法的第一步的截面圖。
[0044]圖12是示意性示出制造根據本發(fā)明實施例2的碳化硅半導體器件的方法的第二步的截面圖。
[0045]圖13是示意性示出制造根據本發(fā)明實施例3的碳化硅半導體器件的方法的第一步的截面圖。
[0046]圖14是示意性示出制造根據本發(fā)明實施例3的碳化硅半導體器件的方法的第二步的截面圖。【具體實施方式】
[0047]以下參考【專利附圖】
【附圖說明】本發(fā)明的實施例。應注意在以下提及的附圖中，相同或相應的部分由相同的附圖標記指定且不再贅述。而且，在本說明的晶體學說明中，單獨的取向由[]表示，組取向由〈> 表示，單獨的面由O表示，且組面由{}表示。此外,在晶體學上負指數應該是通過在數字上放置(橫杠)來表示，但是在本說明書中，由數字之前放置的負號來表示。
[0048](實施例1)
[0049]如圖1中所示，作為根據本實施例的碳化硅半導體器件的MOSFET (金屬氧化物半導體場效應晶體管)101具有襯底40、外延層(碳化硅層)50、柵絕緣膜61、層間絕緣膜62、柵電極70、源電極71、源引線電極72以及漏電極81。
[0050]襯底40由η型(第一導電類型)半導體或導體制成，且優(yōu)選為單晶碳化硅襯底。漏電極81提供在襯底40的一側上，且外延層50提供在襯底40的另一側上。漏電極81是歐姆電極。
[0051]外延層50具有厚度方向(附圖中的垂直方向)，且具有面對襯底40的下表面(第一主表面)P1以及在厚度方向上與下表面Pl相反的上表面(第二主表面)P2。當外延層50具有六方晶體結構時，上表面P2具有優(yōu)選基本上為{000-1}面且更優(yōu)選基本上為(000-1)面的面取向。當外延層50具有立方晶體結構時，上表面P2具有優(yōu)選基本上為{111}面的面取向。外延層50具有第一至第三區(qū)51至53以及接觸區(qū)54。第一區(qū)51形成下表面Pl并具有η型。第二區(qū)52提供在第一區(qū)51上并具有不同于η型的導電類型，即P型(第二導電類型)。第三區(qū)53提供在第二區(qū)52上并具有η型。接觸區(qū)54具有P型并使第二區(qū)52與源電極71接觸。
[0052]具有內表面的溝槽TR形成在外延層50的上表面Ρ2中。溝槽TR穿過第二和第三區(qū)52，53。溝槽TR的內表面具有側壁SW。各個側壁SW都具有上側壁(第一側壁)SWl和位于比上側壁SWl更深處并具有由第二區(qū)52構成的部分的下側壁SW2 (第二側壁)。上側壁Sffl相對于上表面Ρ2的傾斜小于下側壁SW2相對于上表面Ρ2的傾斜。當外延層50具有六方晶體結構時，下側壁SW2的晶面優(yōu)選對應于基本上{0-33-8}面或{01-1-4}面。當外延層50具有立方晶體結構時，下側壁SW2的晶面優(yōu)選對應于基本上{100}的面。下側壁SW2將第一和第二區(qū)51，52之間的邊界與第二和第三區(qū)52，53之間的邊界連接。溝槽TR的內表面上的上側壁SWl和下側壁SW2之間的彎折點KlOl位于第二和第三區(qū)52，53之間的邊界處。
[0053]柵絕緣膜61覆蓋溝槽TR的內表面。柵電極70填充溝槽TR的至少一部分。而且，在本實施例中，柵電極70填充溝槽TR直至柵電極70至少達到上側壁SWl和下側壁SW2之間。具體地，柵電極70填充溝槽TR直至柵電極70至少達到彎折點KlOl，且在本實施例中，柵電極70填充TR以超過彎折點KlOl。
[0054]源電極71是布置為與第三區(qū)53和接觸區(qū)54中每一個接觸的歐姆電極。源引線電極72布置在源電極71上。源引線電極72通過層間絕緣膜62而與柵電極70電絕緣。
[0055]以下將說明制造M0SFET101 (圖1)的方法。
[0056]如圖2中所示，η型外延層50形成在襯底40上。例如能夠通過使用硅烷(SiH4)和丙烷(C3H8)的混合氣體作為材料氣體并使用氫氣(H2)作為載氣的CVD方法執(zhí)行用于其的外延生長。在外延生長期間，例如優(yōu)選引入氮(N)或磷(P)作為用于給予η型的導電類型雜質。外延層50例如濃度包含不小于5 X IO15CnT3且不大于5 X IO16CnT3的η型雜質。
[0057]如圖3中所示，通過將雜質離子注入外延層50中而在外延層50中形成第一至第三區(qū)51至53。在用于形成第二區(qū)52的離子注入中，例如使用鋁(Al)。在用于形成第三區(qū)53的離子注入中，例如使用磷(P)。通過調整離子的加速能，調整其中將要形成第二和第三區(qū)52，53的每一個的區(qū)域的深度。
[0058]如圖4中所示，掩膜90形成在外延層50的上表面Ρ2上。優(yōu)選地，掩膜90由沉積方法形成。此處所使用的沉積方法是特征在于用于將要形成膜的所有材料都從外界供應的方法。因此，該沉積方法不包括熱氧化方法，即，使用將要形成膜的區(qū)域中已經存在的元素作為一部分材料的方法。作為沉積方法，例如能夠使用CVD (化學氣相沉積)方法、濺射方法或電阻加熱蒸發(fā)方法。
[0059]如圖5中所示，開口形成在掩膜90中。例如能夠使用光刻和蝕刻形成開口。開口例如具有不小于0.1 μ m且不大于2 μ m的寬度。隨后，通過使用掩膜90蝕刻外延層50，在外延層50的上表面P2中形成具有內表面并穿過第二和第三區(qū)52，53的溝槽TR(圖1)。執(zhí)行形成溝槽TR的步驟以致溝槽TR的內表面具有上側壁SWl以及位于比上側壁SWl更深處并具有由第二區(qū)52構成的部分的下側壁SW2，且以致上側壁SWl相對于上表面P2的傾斜小于下側壁SW2相對于上表面P2的傾斜。以下將說明該蝕刻步驟。
[0060]如圖6和7中所示，通過物理蝕刻外延層50，在外延層50的上表面P2中形成凹部RC。在本實施例中，如圖7中所示，凹部RC形成為位于比第二區(qū)52更淺處。而且，形成凹部RC以致其側表面SD包括上側表面(第一側表面)SD1以及位于比上側表面SDl更深處且相對于上側表面SDl傾斜的下側表面(第二側表面)SD2。由此，彎折點Kl提供在上側表面SDl和下側表面SD2之間。
[0061]具體地，首先，執(zhí)行使用具有相對于上表面P2傾斜的入射角的離子束IB的離子束蝕刻，上表面P2在面內旋轉如箭頭RT所`示(圖6)。通過離子束蝕刻，凹部RCp形成在上表面P2中。凹部RCp具有相對于上表面P2傾斜的內表面。隨后，執(zhí)行使用具有接近垂直上表面P2的入射角的離子束IB的離子束蝕刻或RIE (反應離子蝕刻)，且由此凹部(RC)形成在外延層50的上表面P2中，如圖7中所示。作為RIE，例如能夠使用采用SF6或SF6和02的混合氣體作為反應氣體的ICP-RIE (感應耦合等離子體RIE)。
[0062]隨后，對凹部RC的內表面執(zhí)行熱蝕刻。具體地,執(zhí)行在將碳化娃層暴露于包含反應氣體的工藝氣體的同時加熱碳化硅層的處理。作為反應氣體，能夠使用氯基氣體，且例如能夠使用氯氣。而且，包含氧原子的氣體可混入工藝氣體中，且例如氧氣可混入其中。而且，工藝氣體可包含諸如氮氣、氬氣、氦氣等的載氣。熱蝕刻中的熱處理溫度優(yōu)選設定為不小于700°C且不大于1200°C。通過將熱處理溫度設定為不小于700°C，能夠確保約70 μ m/hr的SiC蝕刻速率。下限溫度更優(yōu)選設定為不小于800°C，且進一步優(yōu)選設定為不小于900°C。上限溫度更優(yōu)選設定為不大于1100°C，且進一步優(yōu)選設定為不大于ΙΟΟΟ?。此外，如果在此場合氧化硅、氮化硅、氧化鋁、氮化鋁或氮化鎵用作掩膜90的材料，則能夠大幅提高SiC相對于掩膜90的材料的蝕刻選擇性，且因此能夠抑制SiC的蝕刻期間掩膜90的消耗。
[0063]如圖8中所示，通過上述熱蝕刻形成溝槽TR。隨著熱蝕刻的進行，彎折點Kl (圖7)逐漸移至彎折點K101。隨后例如通過蝕刻移除掩膜90。[0064]再次參考圖1，通過將離子選擇性注入上表面P2的一部分中來形成接觸區(qū)54。隨后，執(zhí)行退火以活化外延層50中的雜質離子。隨后，形成覆蓋外延層50中的溝槽TR的內表面以及上表面P2的柵絕緣膜61。柵絕緣膜61優(yōu)選是氧化硅膜。例如通過熱氧化外延層50來形成氧化硅膜。
[0065]隨后，形成填充溝槽TR的至少一部分的柵電極70。例如能夠通過沉積用作柵電極70的材料且隨后執(zhí)行CMP (化學機械研磨)來執(zhí)行該形成。隨后，形成層間絕緣膜62、源電極71以及源引線電極72。由此，獲得圖1中所示的M0SFET101。
[0066]根據本實施例，溝槽TR的內表面包括具有能夠用作M0SFET101中的溝道的、由第二區(qū)52構成的部分的下側壁SW2。能夠選擇下側壁SW2相對于外延層50的上表面P2的傾斜以獲得優(yōu)選的溝道特性。另一方面，因為位于比下側壁SW2更淺處的上側壁SWl具有較小的傾斜且因此溝槽TR的淺部打開地更寬，因此柵電極70能夠更容易地填充溝槽TR。
[0067]下側壁SW2使第一和第二區(qū)51，52之間的邊界與第二和第三區(qū)52，53之間的邊界接觸。由此，關于溝道特性，使用由具有優(yōu)選的傾斜的下側壁SW2構成的部分提供在第一和第二區(qū)51，52之間連接的溝道。因為溝道整體由具有優(yōu)選的傾斜的側壁構成，因此能夠實現更優(yōu)選的溝道特性。
[0068]柵電極70填充溝槽TR直至柵電極70至少達到上側壁SWl和下側壁SW2之間。由此，柵電極70填充溝槽TR以在深度方向上面對整個下側壁SW2。因此，柵電極70充分填充溝槽TR以能控制使用由下側壁SW2制成的部分提供的整個溝道。
[0069]通過物理蝕刻外延層50而使凹部RC形成在外延層50的上表面P2中。在凹部RC的內表面上執(zhí)行熱蝕刻。由此，能夠更可靠地形成溝槽TR以致上側壁SWl相對于上表面P2的傾斜小于下側壁SW2相對于上表面P2的傾斜。
[0070]形成凹部以致凹部位于比第二區(qū)52更淺處。這能夠避免上側壁SWl被形成得過深。因此，關于溝道特性，溝道的更大部分能夠由具有優(yōu)選的傾斜的下側壁SW2構成。
[0071]執(zhí)行形成凹部RC的步驟以致凹部的內表面包括上側表面SDl以及位于比上側壁SDl更深處且相對于上側表面SDl傾斜的下側表面SD2。由此，通過物理蝕刻形成的上側表面SDl以及下側表面SD2中的每一個都被熱蝕刻腐蝕，且因此能夠更可靠地形成上側壁SWl以及下側壁SW2。
[0072]以下將說明M0SFET101的兩個變型。
[0073]如圖9中所示，在M0SFET102中，溝槽TR的內表面上的上側壁SWl和下側壁SW2之間的彎折點K102離開第二和第三區(qū)52，53之間的邊界并位于第三區(qū)53中。根據這個變型，即使彎折點K102的位置由于步驟中的變化而改變，下側壁SW2也能更可靠地將第一和第二區(qū)51，52之間的邊界與第二和第三區(qū)52，53之間的邊界連接。
[0074]如圖10中所示，在M0SFET103中，溝槽TR的內表面上的上側壁SWl和下側壁SW2之間的彎折點K103離開第二和第三區(qū)52，53之間的邊界并位于第二區(qū)52中。根據這個變型，因為溝槽TR的淺部打開地更寬，因此柵電極70能夠更容易地填充溝槽TR。
[0075](實施例2)
[0076]在本實施例中，首先，執(zhí)行與直至圖5中所示的步驟相同的步驟。隨后，如圖11中所示，通過使用掩膜90將離子注入外延層50中而使改變層99形成在外延層50中。優(yōu)選地，執(zhí)行形成改變層99的步驟以致改變層99位于比第二區(qū)52更淺處。優(yōu)選地，在常溫下執(zhí)行形成改變層99的步驟。隨后，執(zhí)行與實施例1相同的熱蝕刻。在這種情況下，在熱蝕刻的上半階段中，如圖12中所示，移除包括了改變層99的外延層50的區(qū)域。由此形成的凹部具有彎折點K2。因為除此之外的步驟基本上與實施例1中的步驟相同，因此將不再重復其說明。
[0077]根據本實施例，在形成溝槽TR的步驟之前，通過使用掩膜90將離子注入外延層50中而在外延層50中形成改變層99。因此，形成溝槽TR的步驟包括通過熱蝕刻移除包括了改變層99的外延層50的區(qū)域的步驟。由此，熱蝕刻中的蝕刻速率能夠在外延層50中形成的改變層99處提高。因此，在熱蝕刻的上半階段中，主要以相對較高的速率執(zhí)行改變層99的蝕刻，形成彎折點K2 (圖12)。在熱蝕刻的下半階段中，以相對較低的速率執(zhí)行正常外延層50的蝕刻，且隨著熱蝕刻的進行，彎折點K2 (圖12)逐漸移動至彎折點KlOl至K103中任一個(圖1，9，10)。由此，更可靠地形成上側壁SWl和下側壁SW2。
[0078]能夠通過改變層99的厚度來調整獲得彎折點KlOl至K103中的哪一個。為了獲得彎折點KlOl或K102，如圖11中所示，改變層99的厚度被設定為小于第三區(qū)53的厚度。換言之，執(zhí)行形成改變層99的步驟以致改變層99位于比第二區(qū)52更淺處。由此，形成下側壁SW2直至更淺的位置，且因此下側壁SW2還能夠形成在位于淺位置的第二區(qū)52的部分中。因此，因為由第二區(qū)52構成的溝道的更大部分能夠由具有優(yōu)選傾斜的側壁形成，因此能夠實現更優(yōu)選的溝道特性。
[0079]如果在常溫下執(zhí)行用于形成改變層99的離子注入，則在離子注入期間造成的晶體缺陷的程度增大得超過高溫下的情況。因此，更增大了改變層99上的熱蝕刻中的蝕刻速率，造成改變層99和外延層50中除此之外的部分之間在蝕刻速率上更大的差異。因此，更可靠地形成具有不同傾斜程度的上側壁SWl和下側壁SW2。
[0080](實施例3)
[0081]在本實施例中，在用于形成實施例1中的第三區(qū)53 (圖3)的離子注入中，選擇非?？赡茉斐删w缺陷的方法。例如，在常溫下執(zhí)行用于形成第三區(qū)53的離子注入。因此，第三區(qū)53的結晶度遠低于第二區(qū)52的結晶度。隨后，執(zhí)行與直至實施例1中的圖5中所示的步驟相同的步驟。隨后，執(zhí)行與實施例1中相同的熱蝕刻。在這種情況下，在熱蝕刻的上半階段中，如圖13中所示，移除外延層50的第三區(qū)53。由此形成的凹部具有彎折點K3。隨后，通過熱蝕刻的下半階段，形成溝槽TR，例如如圖14中所示。因為除此之外的步驟都基本上與實施例1中的步驟相同，因此將不再重復其說明。
[0082]根據本實施例，執(zhí)行制備外延層50的步驟以致第三區(qū)53的結晶度遠低于第二區(qū)52的結晶度。由此，在熱蝕刻中，第三區(qū)53的蝕刻速率高于第二區(qū)52的蝕刻速率。因此，在熱蝕刻的上半階段中，以相對較高的速率執(zhí)行第三區(qū)53的蝕刻，形成彎折點K3 (圖13)。在熱蝕刻的下半階段中，以相對較低的速率執(zhí)行外延層50的第二區(qū)52和第一區(qū)51的蝕亥IJ，且隨著熱蝕刻的進行，彎折點K3 (圖13)逐漸移至彎折點KlOl至K103中的任一個(圖
1,9,10).由此，形成上側壁SWl和下側壁SW2。由此，更可靠地形成上側壁SWl和下側壁SW2。
[0083]雖然已經在上述各個實施例中特別說明了 M0SFET，但是碳化硅半導體器件可以是除MOSFET之外的MISFET (金屬絕緣體半導體場效應晶體管)。而且，碳化硅半導體器件可以不是MISFET，且例如可以是IGBT (絕緣柵雙極晶體管)。[0084]此外，可使用上述各個實施例中的η型和P型顛倒的構造。
[0085]本文公開的實施例在任意方面都是說明性而非限制性的。本發(fā)明的范圍由權利要求的范圍限定而不是由上述說明書限定，且旨在涵蓋等同于權利要求的范圍的范圍和含義范圍內的任意變型。
[0086]參考標記列表
[0087]40:襯底，50:外延層，51至53:第一至第三區(qū)，54:接觸區(qū)，61:柵絕緣膜，62:層間絕緣膜，70:柵電極，71:源電極，72:源引線電極，81:漏電極，90:掩膜，99:改變層，Pl:下表面(第一主表面)，Ρ2:上表面(第二主表面)，RC:凹部，Sff:側壁，Sffl:上側壁(第一側壁)，SW2:下側壁(第二側壁)，TR:溝槽。
【權利要求】
1.一種碳化硅半導體器件(101至103)，包括: 碳化硅層(50 )，所述碳化硅層(50 )具有厚度方向，并且具有第一主表面(Pl)和在所述厚度方向上與所述第一主表面相反的第二主表面(P2)，所述碳化硅層包括形成所述第一主表面并且具有第一導電類型的第一區(qū)(51)、設置在所述第一區(qū)上并且具有與所述第一導電類型不同的第二導電類型的第二區(qū)(52)、以及設置在所述第二區(qū)上并且具有所述第一導電類型的第三區(qū)(53)，具有內表面的溝槽(TR)被形成在所述碳化硅層的所述第二主表面中，所述溝槽穿過所述第二區(qū)和第三區(qū)； 柵絕緣膜(61 )，所述柵絕緣膜(61)覆蓋所述溝槽的所述內表面；以及 柵電極(70)，所述柵電極(70)填充所述溝槽的至少一部分， 其中所述溝槽的所述內表面具有第一側壁(SWl)和第二側壁(SW2)，所述第二側壁(SW2)位于比所述第一側壁更深處并且具有由所述第二區(qū)構成的部分，并且所述第一側壁相對于所述第二主表面的傾斜小于所述第二側壁相對于所述第二主表面的傾斜。
2.根據權利要求1所述的碳化硅半導體器件(101，102)，其中所述第二側壁將所述第一區(qū)和第二區(qū)之間的邊界與所述第二區(qū)和第三區(qū)之間的邊界連接。
3.根據權利要求2所述的碳化硅半導體器件，其中所述柵電極填充所述溝槽直至所述柵電極至少達到所述第一側壁和第二側壁之間。
4.一種制造碳化硅半導體器件(101至103)的方法，包括以下步驟: 制備碳化硅層(50)，所述碳化硅層(50)具有厚度方向，并且具有第一主表面(Pl)以及在所述厚度方向上與所述第一主表面相反的第二主表面(P2)，所述碳化硅層包括形成所述第一主表面并且具有第一導電類型的第一區(qū)(51)、設置在所述第一區(qū)上并且具有與所述第一導電類型不同的第二導電類型的`第二區(qū)(52)、以及設置在所述第二區(qū)上并且具有所述第一導電類型的第三區(qū)(53)； 形成掩膜(90 )，所述掩膜(90 )在所述碳化硅層的所述第二主表面上具有開口 ； 通過使用所述掩膜對所述碳化硅層進行蝕刻，來在所述碳化硅層的所述第二主表面中形成溝槽(TR)，所述溝槽具有內表面并且穿過所述第二區(qū)和第三區(qū)，形成所述溝槽的步驟被執(zhí)行為使得所述溝槽的所述內表面具有第一側壁(SWl)和第二側壁(SW2)，并且使得所述第一側壁相對于所述第二主表面的傾斜小于所述第二側壁相對于所述第二主表面的傾斜，其中所述第二側壁(SW2)位于比所述第一側壁更深處并且具有由所述第二區(qū)構成的部分； 形成覆蓋所述溝槽的所述內表面的柵絕緣膜(61);以及 形成填充所述溝槽的至少一部分的柵電極(70)。
5.根據權利要求4所述的制造碳化硅半導體器件的方法，其中形成所述溝槽的步驟包括以下步驟: 通過對所述碳化硅層進行物理蝕刻來在所述碳化硅層的所述第二主表面中形成凹部(RC);以及 在所述凹部的內表面上執(zhí)行熱蝕刻。
6.根據權利要求5所述的制造碳化硅半導體器件的方法，其中形成所述凹部的步驟被執(zhí)行為使得所述凹部位于比所述第二區(qū)更淺處。
7.根據權利要求6所述的制造碳化硅半導體器件的方法，其中形成所述凹部的步驟被執(zhí)行為使得所述凹部的內表面包括第一側表面(SDl)和第二側表面(SD2),所述第二側表面(SD2)位于比所述第一側表面更深處并且相對于所述第一側表面傾斜。
8.根據權利要求4所述的制造碳化硅半導體器件的方法，還包括在形成所述溝槽的步驟之前，通過使用所述掩膜將離子注入所述碳化硅層中，來在所述碳化硅層中形成改變層(99)的步驟， 其中形成所述溝槽的步驟包括通過熱蝕刻來移除所述碳化硅層的包括了所述改變層的區(qū)域的步驟。
9.根據權利要求8所述的制造碳化硅半導體器件的方法，其中形成所述改變層的步驟被執(zhí)行為使得所述改變層位于比所述第二區(qū)更淺處。
10.根據權利要求8或9所述的制造碳化硅半導體器件的方法，其中在常溫下執(zhí)行形成所述改變層的步驟。
11.根據權利要求4所述的制造碳化硅半導體器件的方法，其中制備所述碳化硅層的步驟被執(zhí)行為使 得所述第三區(qū)的結晶度低于所述第二區(qū)的結晶度。
【文檔編號】H01L29/12GK103890952SQ201280051725
【公開日】2014年6月25日 申請日期:2012年9月12日 優(yōu)先權日:2011年11月21日
【發(fā)明者】增田健良, 畑山智亮 申請人:住友電氣工業(yè)株式會社, 國立大學法人奈良先端科學技術大學院大學
【專利摘要】碳化硅層（50）包括具有第一導電類型的第一區(qū)（51）、提供在第一區(qū)上并具有第二導電類型的第二區(qū)（52），以及設置在第二區(qū)（52）上并具有第一導電類型的第三區(qū)（53）。具有內表面的溝槽（TR）形成在碳化硅層（50）中。溝槽（TR）穿過第二和第三區(qū)（52，53）。溝槽（TR）的內表面具有第一側壁（SW1）以及位置比第一側壁（SW1）更深并具有包括第二區(qū)（52）的部分的第二側壁（SW2）。第一側壁（SW1）的斜率小于第二側壁（SW2）的斜率。
【專利說明】碳化娃半導體器件及其制造方法
【技術領域】
[0001]本發(fā)明涉及一種碳化硅半導體器件及其制造方法，且更特別地涉及一種具有其中形成有溝槽的碳化娃層的碳化娃半導體器件及其制造方法。
【背景技術】
[0002]日本專利特開N0.2009-188221公開了一種具有其中形成有溝槽的碳化硅襯底的MOSFET (金屬氧化物半導體場效應晶體管)。該公布還公開了需要將溝槽側壁的角度控制為特定角度以便獲得具有高溝道遷移率的M0SFET。
[0003]引文列表
[0004]專利文獻
[0005]PTLl:日本專利特開 N0.2009-188221
【發(fā)明內容】
[0006]技術問題
[0007]但是，當從溝道遷移率的觀點出發(fā)確定溝槽側壁的角度時，由于溝槽的高縱橫比，因此有時難以執(zhí)行將柵電極填入溝槽的步驟。已經提出本發(fā)明以解決這種問題，且本發(fā)明的一個目的是提供一種同時具有優(yōu)選的溝道特性以及容易將柵電極填入溝槽的碳化硅半導體器件，以及制造其的方法。
[0008]問題的解決方案
[0009]根據本發(fā)明的碳化硅半導體器件包括碳化硅層、柵絕緣膜以及柵電極。碳化硅層具有厚度方向，且具有第一主表面以及在厚度方向上與第一主表面相反的第二主表面。碳化硅層包括形成第一主表面并具有第一導電類型的第一區(qū)、提供在第一區(qū)上并具有不同于第一導電類型的第二導電類型的第二區(qū)，以及提供在第二區(qū)上并具有第一導電類型的第三區(qū)。具有內表面的溝槽形成在碳化硅層的第二主表面中。溝槽穿過第二和第三區(qū)。柵絕緣膜覆蓋溝槽的內表面。柵電極填充溝槽的至少一部分。溝槽的內表面具有第一側壁以及位于比第一側壁更深處并具有由第二區(qū)構成的部分的第二側壁。第一側壁相對于第二主表面的傾斜小于第二側壁相對于第二主表面的傾斜。
[0010]根據上述碳化硅半導體器件，溝槽的內表面包括第二側壁，該第二側壁具有能夠作為溝道的、由第二區(qū)構成的部分。能夠選擇第二側壁相對于碳化硅層的第二主表面的傾斜以獲得優(yōu)選的溝道特性。因為位于比第二側壁更淺處的第二側壁具有較小的傾斜，且因此溝槽的淺部打開地更寬，因此柵電極能夠更容易地填充溝槽。
[0011]優(yōu)選地，第二側壁將第一和第二區(qū)之間的邊界與第二和第三區(qū)之間的邊界連接。
[0012]由此，關于溝道特性，使用具有優(yōu)選的傾斜的第二側壁構成的部分提供第一和第二區(qū)之間連接的溝道。因為溝道整體由具有優(yōu)選的傾斜的側壁構成，因此能夠實現更優(yōu)選的溝道特性。
[0013]更優(yōu)選地，柵電極填充溝槽直至柵電極至少達到第一和第二側壁之間。[0014]由此，柵電極填充溝槽以在深度方向上面對整個第二側壁。因此，柵電極充分填充溝槽以能控制使用由第二側壁制成的部分提供的整個溝道。
[0015]根據本發(fā)明的制造碳化硅半導體器件的方法包括步驟:制備碳化硅層，該碳化硅層具有厚度方向，且具有第一主表面以及在厚度方向上與第一主表面相反的第二主表面，碳化硅層包括形成第一主表面并具有第一導電類型的第一區(qū)、提供在第一區(qū)上并具有不同于第一導電類型的第二導電類型的第二區(qū)，以及提供在第二區(qū)上并具有第一導電類型的第三區(qū)；形成在碳化硅層的第二主表面上具有開口的掩膜；通過使用掩膜蝕刻碳化硅層而在碳化硅層的第二主表面中形成溝槽，溝槽具有內表面并穿過第二和第三區(qū)，形成溝槽的步驟執(zhí)行為使得溝槽的內表面具有第一側壁以及位于比第一側壁更深處并具有由第二區(qū)構成的部分的第二側壁，以及使得第一側壁相對于第二主表面的傾斜小于第二側壁相對于第二主表面的傾斜；形成覆蓋溝槽的內表面的柵絕緣膜；以及形成填充溝槽的至少一部分的柵電極。
[0016]根據上述制造方法，溝槽的內表面包括第二側壁，該第二側壁具有能夠作為溝道的、由第二區(qū)構成的部分。能夠選擇第二側壁相對于碳化硅層的第二主表面的傾斜以獲得優(yōu)選的溝道特性。因為位于比第二側壁更淺處的第一側壁具有較小的傾斜且因此溝槽的淺部打開地更寬，因此柵電極能夠更容易地填充溝槽。
[0017]在上述制造方法中，形成溝槽的步驟可包括步驟:通過物理蝕刻碳化硅層而在碳化硅層的第二主表面中形成凹部；以及在凹部的內表面上執(zhí)行熱蝕刻。
[0018]由此，能夠形成溝槽以致第一側壁相對于第二主表面的傾斜小于第二側壁相對于第二主表面的傾斜。
[0019]優(yōu)選地，執(zhí)行形成凹部的步驟以致凹部位于比第二區(qū)更淺處。
[0020]這能夠避免第一側壁被形成得太深。因此，關于溝道特性，溝道的更大部分能夠由具有優(yōu)選的傾斜的第二側壁構成。
[0021]更優(yōu)選地，執(zhí)行形成凹部的步驟以致凹部的內表面包括第一側表面以及位于比第一側表面更深處并相對于第一側表面傾斜的第二側表面。
[0022]由此，通過物理蝕刻形成的第一和第二側表面中的每一個都被熱蝕刻腐蝕，且因此能夠更可靠地形成第一和第二側壁。
[0023]上述制造方法還包括:在形成溝槽的步驟之前，通過使用掩膜將離子注入碳化硅層中而在碳化硅層中形成改變層的步驟。在這種情況下，形成溝槽的步驟能夠包括通過熱蝕刻移除包括了改變層的碳化硅層的區(qū)域的步驟。
[0024]由此，在碳化硅層中形成的改變層處能夠提高熱蝕刻中的蝕刻速率。因此，在熱蝕刻的上半階段中，主要以相對較高的速率執(zhí)行改變層的蝕刻，且在熱蝕刻的下半階段中，以相對較低的速率執(zhí)行正常的碳化硅層的蝕刻。通過這種兩步工藝，更可靠地形成具有不同傾斜程度的第一和第二側壁。
[0025]優(yōu)選地，執(zhí)行形成改變層的步驟以致改變層位于比第二區(qū)更淺處。
[0026]由此，形成第二側壁直至更淺的位置，且因此第二側壁還能夠形成在位于淺位置處的第二區(qū)的部分中。因此，因為由第二區(qū)構成的溝道的更大的部分能夠由具有優(yōu)選的傾斜的側壁形成，因此能夠實現更優(yōu)選的溝道特性。
[0027]優(yōu)選地，在常溫下執(zhí)行形成改變層的步驟。[0028]因為由此在常溫下執(zhí)行離子注入，因此與在高溫下執(zhí)行離子注入的情況相比時，離子注入期間導致的晶體缺陷的程度增大。因此，更加提高了對改變層的熱蝕刻中的蝕刻速率，致使改變層和碳化硅層中除改變層之外的部分之間的蝕刻速率的更大差異。因此，可更可靠地形成具有不同傾斜程度的第一和第二側壁。
[0029]在上述制造方法中，可以執(zhí)行制備碳化硅層的步驟以致第三區(qū)的結晶度小于第二區(qū)的結晶度。
[0030]由此，在熱蝕刻中，第三區(qū)的蝕刻速率高于第二區(qū)的蝕刻速率。因此，更可靠地形成具有不同傾斜程度的第一和第二側壁。
[0031]發(fā)明的有益效果
[0032]如上所述，根據本發(fā)明，能夠同時實現優(yōu)選的溝道特性以及容易將柵電極填充進溝槽。
【專利附圖】
【附圖說明】
[0033]圖1是示意性示出根據本發(fā)明實施例1的碳化硅半導體器件的結構的截面圖。
[0034]圖2是示意性示出制造根據本發(fā)明實施例1的碳化硅半導體器件的方法的第一步的截面圖。
[0035]圖3是示意性示出制造根據本發(fā)明實施例1的碳化硅半導體器件的方法的第二步的截面圖。
[0036]圖4是示意性示出制造根據本發(fā)明實施例1的碳化硅半導體器件的方法的第三步的截面圖。
[0037]圖5是示意性示出制造根據本發(fā)明實施例1的碳化硅半導體器件的方法的第四步的截面圖。
[0038]圖6是示意性示出制造根據本發(fā)明實施例1的碳化硅半導體器件的方法的第五步的截面圖。
[0039]圖7是示意性示出制造根據本發(fā)明實施例1的碳化硅半導體器件的方法的第六步的截面圖。
[0040]圖8是示意性示出制造根據本發(fā)明實施例1的碳化硅半導體器件的方法的第七步的截面圖。
[0041]圖9是示意性示出圖1中的碳化硅半導體器件的結構的第一變型的截面圖。
[0042]圖10是示意性示出圖1中的碳化硅半導體器件的結構的第二變型的截面圖。
[0043]圖11是示意性示出制造根據本發(fā)明實施例2的碳化硅半導體器件的方法的第一步的截面圖。
[0044]圖12是示意性示出制造根據本發(fā)明實施例2的碳化硅半導體器件的方法的第二步的截面圖。
[0045]圖13是示意性示出制造根據本發(fā)明實施例3的碳化硅半導體器件的方法的第一步的截面圖。
[0046]圖14是示意性示出制造根據本發(fā)明實施例3的碳化硅半導體器件的方法的第二步的截面圖。【具體實施方式】
[0047]以下參考【專利附圖】
【附圖說明】本發(fā)明的實施例。應注意在以下提及的附圖中，相同或相應的部分由相同的附圖標記指定且不再贅述。而且，在本說明的晶體學說明中，單獨的取向由[]表示，組取向由〈> 表示，單獨的面由O表示，且組面由{}表示。此外,在晶體學上負指數應該是通過在數字上放置(橫杠)來表示，但是在本說明書中，由數字之前放置的負號來表示。
[0048](實施例1)
[0049]如圖1中所示，作為根據本實施例的碳化硅半導體器件的MOSFET (金屬氧化物半導體場效應晶體管)101具有襯底40、外延層(碳化硅層)50、柵絕緣膜61、層間絕緣膜62、柵電極70、源電極71、源引線電極72以及漏電極81。
[0050]襯底40由η型(第一導電類型)半導體或導體制成，且優(yōu)選為單晶碳化硅襯底。漏電極81提供在襯底40的一側上，且外延層50提供在襯底40的另一側上。漏電極81是歐姆電極。
[0051]外延層50具有厚度方向(附圖中的垂直方向)，且具有面對襯底40的下表面(第一主表面)P1以及在厚度方向上與下表面Pl相反的上表面(第二主表面)P2。當外延層50具有六方晶體結構時，上表面P2具有優(yōu)選基本上為{000-1}面且更優(yōu)選基本上為(000-1)面的面取向。當外延層50具有立方晶體結構時，上表面P2具有優(yōu)選基本上為{111}面的面取向。外延層50具有第一至第三區(qū)51至53以及接觸區(qū)54。第一區(qū)51形成下表面Pl并具有η型。第二區(qū)52提供在第一區(qū)51上并具有不同于η型的導電類型，即P型(第二導電類型)。第三區(qū)53提供在第二區(qū)52上并具有η型。接觸區(qū)54具有P型并使第二區(qū)52與源電極71接觸。
[0052]具有內表面的溝槽TR形成在外延層50的上表面Ρ2中。溝槽TR穿過第二和第三區(qū)52，53。溝槽TR的內表面具有側壁SW。各個側壁SW都具有上側壁(第一側壁)SWl和位于比上側壁SWl更深處并具有由第二區(qū)52構成的部分的下側壁SW2 (第二側壁)。上側壁Sffl相對于上表面Ρ2的傾斜小于下側壁SW2相對于上表面Ρ2的傾斜。當外延層50具有六方晶體結構時，下側壁SW2的晶面優(yōu)選對應于基本上{0-33-8}面或{01-1-4}面。當外延層50具有立方晶體結構時，下側壁SW2的晶面優(yōu)選對應于基本上{100}的面。下側壁SW2將第一和第二區(qū)51，52之間的邊界與第二和第三區(qū)52，53之間的邊界連接。溝槽TR的內表面上的上側壁SWl和下側壁SW2之間的彎折點KlOl位于第二和第三區(qū)52，53之間的邊界處。
[0053]柵絕緣膜61覆蓋溝槽TR的內表面。柵電極70填充溝槽TR的至少一部分。而且，在本實施例中，柵電極70填充溝槽TR直至柵電極70至少達到上側壁SWl和下側壁SW2之間。具體地，柵電極70填充溝槽TR直至柵電極70至少達到彎折點KlOl，且在本實施例中，柵電極70填充TR以超過彎折點KlOl。
[0054]源電極71是布置為與第三區(qū)53和接觸區(qū)54中每一個接觸的歐姆電極。源引線電極72布置在源電極71上。源引線電極72通過層間絕緣膜62而與柵電極70電絕緣。
[0055]以下將說明制造M0SFET101 (圖1)的方法。
[0056]如圖2中所示，η型外延層50形成在襯底40上。例如能夠通過使用硅烷(SiH4)和丙烷(C3H8)的混合氣體作為材料氣體并使用氫氣(H2)作為載氣的CVD方法執(zhí)行用于其的外延生長。在外延生長期間，例如優(yōu)選引入氮(N)或磷(P)作為用于給予η型的導電類型雜質。外延層50例如濃度包含不小于5 X IO15CnT3且不大于5 X IO16CnT3的η型雜質。
[0057]如圖3中所示，通過將雜質離子注入外延層50中而在外延層50中形成第一至第三區(qū)51至53。在用于形成第二區(qū)52的離子注入中，例如使用鋁(Al)。在用于形成第三區(qū)53的離子注入中，例如使用磷(P)。通過調整離子的加速能，調整其中將要形成第二和第三區(qū)52，53的每一個的區(qū)域的深度。
[0058]如圖4中所示，掩膜90形成在外延層50的上表面Ρ2上。優(yōu)選地，掩膜90由沉積方法形成。此處所使用的沉積方法是特征在于用于將要形成膜的所有材料都從外界供應的方法。因此，該沉積方法不包括熱氧化方法，即，使用將要形成膜的區(qū)域中已經存在的元素作為一部分材料的方法。作為沉積方法，例如能夠使用CVD (化學氣相沉積)方法、濺射方法或電阻加熱蒸發(fā)方法。
[0059]如圖5中所示，開口形成在掩膜90中。例如能夠使用光刻和蝕刻形成開口。開口例如具有不小于0.1 μ m且不大于2 μ m的寬度。隨后，通過使用掩膜90蝕刻外延層50，在外延層50的上表面P2中形成具有內表面并穿過第二和第三區(qū)52，53的溝槽TR(圖1)。執(zhí)行形成溝槽TR的步驟以致溝槽TR的內表面具有上側壁SWl以及位于比上側壁SWl更深處并具有由第二區(qū)52構成的部分的下側壁SW2，且以致上側壁SWl相對于上表面P2的傾斜小于下側壁SW2相對于上表面P2的傾斜。以下將說明該蝕刻步驟。
[0060]如圖6和7中所示，通過物理蝕刻外延層50，在外延層50的上表面P2中形成凹部RC。在本實施例中，如圖7中所示，凹部RC形成為位于比第二區(qū)52更淺處。而且，形成凹部RC以致其側表面SD包括上側表面(第一側表面)SD1以及位于比上側表面SDl更深處且相對于上側表面SDl傾斜的下側表面(第二側表面)SD2。由此，彎折點Kl提供在上側表面SDl和下側表面SD2之間。
[0061]具體地，首先，執(zhí)行使用具有相對于上表面P2傾斜的入射角的離子束IB的離子束蝕刻，上表面P2在面內旋轉如箭頭RT所`示(圖6)。通過離子束蝕刻，凹部RCp形成在上表面P2中。凹部RCp具有相對于上表面P2傾斜的內表面。隨后，執(zhí)行使用具有接近垂直上表面P2的入射角的離子束IB的離子束蝕刻或RIE (反應離子蝕刻)，且由此凹部(RC)形成在外延層50的上表面P2中，如圖7中所示。作為RIE，例如能夠使用采用SF6或SF6和02的混合氣體作為反應氣體的ICP-RIE (感應耦合等離子體RIE)。
[0062]隨后，對凹部RC的內表面執(zhí)行熱蝕刻。具體地,執(zhí)行在將碳化娃層暴露于包含反應氣體的工藝氣體的同時加熱碳化硅層的處理。作為反應氣體，能夠使用氯基氣體，且例如能夠使用氯氣。而且，包含氧原子的氣體可混入工藝氣體中，且例如氧氣可混入其中。而且，工藝氣體可包含諸如氮氣、氬氣、氦氣等的載氣。熱蝕刻中的熱處理溫度優(yōu)選設定為不小于700°C且不大于1200°C。通過將熱處理溫度設定為不小于700°C，能夠確保約70 μ m/hr的SiC蝕刻速率。下限溫度更優(yōu)選設定為不小于800°C，且進一步優(yōu)選設定為不小于900°C。上限溫度更優(yōu)選設定為不大于1100°C，且進一步優(yōu)選設定為不大于ΙΟΟΟ?。此外，如果在此場合氧化硅、氮化硅、氧化鋁、氮化鋁或氮化鎵用作掩膜90的材料，則能夠大幅提高SiC相對于掩膜90的材料的蝕刻選擇性，且因此能夠抑制SiC的蝕刻期間掩膜90的消耗。
[0063]如圖8中所示，通過上述熱蝕刻形成溝槽TR。隨著熱蝕刻的進行，彎折點Kl (圖7)逐漸移至彎折點K101。隨后例如通過蝕刻移除掩膜90。[0064]再次參考圖1，通過將離子選擇性注入上表面P2的一部分中來形成接觸區(qū)54。隨后，執(zhí)行退火以活化外延層50中的雜質離子。隨后，形成覆蓋外延層50中的溝槽TR的內表面以及上表面P2的柵絕緣膜61。柵絕緣膜61優(yōu)選是氧化硅膜。例如通過熱氧化外延層50來形成氧化硅膜。
[0065]隨后，形成填充溝槽TR的至少一部分的柵電極70。例如能夠通過沉積用作柵電極70的材料且隨后執(zhí)行CMP (化學機械研磨)來執(zhí)行該形成。隨后，形成層間絕緣膜62、源電極71以及源引線電極72。由此，獲得圖1中所示的M0SFET101。
[0066]根據本實施例，溝槽TR的內表面包括具有能夠用作M0SFET101中的溝道的、由第二區(qū)52構成的部分的下側壁SW2。能夠選擇下側壁SW2相對于外延層50的上表面P2的傾斜以獲得優(yōu)選的溝道特性。另一方面，因為位于比下側壁SW2更淺處的上側壁SWl具有較小的傾斜且因此溝槽TR的淺部打開地更寬，因此柵電極70能夠更容易地填充溝槽TR。
[0067]下側壁SW2使第一和第二區(qū)51，52之間的邊界與第二和第三區(qū)52，53之間的邊界接觸。由此，關于溝道特性，使用由具有優(yōu)選的傾斜的下側壁SW2構成的部分提供在第一和第二區(qū)51，52之間連接的溝道。因為溝道整體由具有優(yōu)選的傾斜的側壁構成，因此能夠實現更優(yōu)選的溝道特性。
[0068]柵電極70填充溝槽TR直至柵電極70至少達到上側壁SWl和下側壁SW2之間。由此，柵電極70填充溝槽TR以在深度方向上面對整個下側壁SW2。因此，柵電極70充分填充溝槽TR以能控制使用由下側壁SW2制成的部分提供的整個溝道。
[0069]通過物理蝕刻外延層50而使凹部RC形成在外延層50的上表面P2中。在凹部RC的內表面上執(zhí)行熱蝕刻。由此，能夠更可靠地形成溝槽TR以致上側壁SWl相對于上表面P2的傾斜小于下側壁SW2相對于上表面P2的傾斜。
[0070]形成凹部以致凹部位于比第二區(qū)52更淺處。這能夠避免上側壁SWl被形成得過深。因此，關于溝道特性，溝道的更大部分能夠由具有優(yōu)選的傾斜的下側壁SW2構成。
[0071]執(zhí)行形成凹部RC的步驟以致凹部的內表面包括上側表面SDl以及位于比上側壁SDl更深處且相對于上側表面SDl傾斜的下側表面SD2。由此，通過物理蝕刻形成的上側表面SDl以及下側表面SD2中的每一個都被熱蝕刻腐蝕，且因此能夠更可靠地形成上側壁SWl以及下側壁SW2。
[0072]以下將說明M0SFET101的兩個變型。
[0073]如圖9中所示，在M0SFET102中，溝槽TR的內表面上的上側壁SWl和下側壁SW2之間的彎折點K102離開第二和第三區(qū)52，53之間的邊界并位于第三區(qū)53中。根據這個變型，即使彎折點K102的位置由于步驟中的變化而改變，下側壁SW2也能更可靠地將第一和第二區(qū)51，52之間的邊界與第二和第三區(qū)52，53之間的邊界連接。
[0074]如圖10中所示，在M0SFET103中，溝槽TR的內表面上的上側壁SWl和下側壁SW2之間的彎折點K103離開第二和第三區(qū)52，53之間的邊界并位于第二區(qū)52中。根據這個變型，因為溝槽TR的淺部打開地更寬，因此柵電極70能夠更容易地填充溝槽TR。
[0075](實施例2)
[0076]在本實施例中，首先，執(zhí)行與直至圖5中所示的步驟相同的步驟。隨后，如圖11中所示，通過使用掩膜90將離子注入外延層50中而使改變層99形成在外延層50中。優(yōu)選地，執(zhí)行形成改變層99的步驟以致改變層99位于比第二區(qū)52更淺處。優(yōu)選地，在常溫下執(zhí)行形成改變層99的步驟。隨后，執(zhí)行與實施例1相同的熱蝕刻。在這種情況下，在熱蝕刻的上半階段中，如圖12中所示，移除包括了改變層99的外延層50的區(qū)域。由此形成的凹部具有彎折點K2。因為除此之外的步驟基本上與實施例1中的步驟相同，因此將不再重復其說明。
[0077]根據本實施例，在形成溝槽TR的步驟之前，通過使用掩膜90將離子注入外延層50中而在外延層50中形成改變層99。因此，形成溝槽TR的步驟包括通過熱蝕刻移除包括了改變層99的外延層50的區(qū)域的步驟。由此，熱蝕刻中的蝕刻速率能夠在外延層50中形成的改變層99處提高。因此，在熱蝕刻的上半階段中，主要以相對較高的速率執(zhí)行改變層99的蝕刻，形成彎折點K2 (圖12)。在熱蝕刻的下半階段中，以相對較低的速率執(zhí)行正常外延層50的蝕刻，且隨著熱蝕刻的進行，彎折點K2 (圖12)逐漸移動至彎折點KlOl至K103中任一個(圖1，9，10)。由此，更可靠地形成上側壁SWl和下側壁SW2。
[0078]能夠通過改變層99的厚度來調整獲得彎折點KlOl至K103中的哪一個。為了獲得彎折點KlOl或K102，如圖11中所示，改變層99的厚度被設定為小于第三區(qū)53的厚度。換言之，執(zhí)行形成改變層99的步驟以致改變層99位于比第二區(qū)52更淺處。由此，形成下側壁SW2直至更淺的位置，且因此下側壁SW2還能夠形成在位于淺位置的第二區(qū)52的部分中。因此，因為由第二區(qū)52構成的溝道的更大部分能夠由具有優(yōu)選傾斜的側壁形成，因此能夠實現更優(yōu)選的溝道特性。
[0079]如果在常溫下執(zhí)行用于形成改變層99的離子注入，則在離子注入期間造成的晶體缺陷的程度增大得超過高溫下的情況。因此，更增大了改變層99上的熱蝕刻中的蝕刻速率，造成改變層99和外延層50中除此之外的部分之間在蝕刻速率上更大的差異。因此，更可靠地形成具有不同傾斜程度的上側壁SWl和下側壁SW2。
[0080](實施例3)
[0081]在本實施例中，在用于形成實施例1中的第三區(qū)53 (圖3)的離子注入中，選擇非?？赡茉斐删w缺陷的方法。例如，在常溫下執(zhí)行用于形成第三區(qū)53的離子注入。因此，第三區(qū)53的結晶度遠低于第二區(qū)52的結晶度。隨后，執(zhí)行與直至實施例1中的圖5中所示的步驟相同的步驟。隨后，執(zhí)行與實施例1中相同的熱蝕刻。在這種情況下，在熱蝕刻的上半階段中，如圖13中所示，移除外延層50的第三區(qū)53。由此形成的凹部具有彎折點K3。隨后，通過熱蝕刻的下半階段，形成溝槽TR，例如如圖14中所示。因為除此之外的步驟都基本上與實施例1中的步驟相同，因此將不再重復其說明。
[0082]根據本實施例，執(zhí)行制備外延層50的步驟以致第三區(qū)53的結晶度遠低于第二區(qū)52的結晶度。由此，在熱蝕刻中，第三區(qū)53的蝕刻速率高于第二區(qū)52的蝕刻速率。因此，在熱蝕刻的上半階段中，以相對較高的速率執(zhí)行第三區(qū)53的蝕刻，形成彎折點K3 (圖13)。在熱蝕刻的下半階段中，以相對較低的速率執(zhí)行外延層50的第二區(qū)52和第一區(qū)51的蝕亥IJ，且隨著熱蝕刻的進行，彎折點K3 (圖13)逐漸移至彎折點KlOl至K103中的任一個(圖
1,9,10).由此，形成上側壁SWl和下側壁SW2。由此，更可靠地形成上側壁SWl和下側壁SW2。
[0083]雖然已經在上述各個實施例中特別說明了 M0SFET，但是碳化硅半導體器件可以是除MOSFET之外的MISFET (金屬絕緣體半導體場效應晶體管)。而且，碳化硅半導體器件可以不是MISFET，且例如可以是IGBT (絕緣柵雙極晶體管)。[0084]此外，可使用上述各個實施例中的η型和P型顛倒的構造。
[0085]本文公開的實施例在任意方面都是說明性而非限制性的。本發(fā)明的范圍由權利要求的范圍限定而不是由上述說明書限定，且旨在涵蓋等同于權利要求的范圍的范圍和含義范圍內的任意變型。
[0086]參考標記列表
[0087]40:襯底，50:外延層，51至53:第一至第三區(qū)，54:接觸區(qū)，61:柵絕緣膜，62:層間絕緣膜，70:柵電極，71:源電極，72:源引線電極，81:漏電極，90:掩膜，99:改變層，Pl:下表面(第一主表面)，Ρ2:上表面(第二主表面)，RC:凹部，Sff:側壁，Sffl:上側壁(第一側壁)，SW2:下側壁(第二側壁)，TR:溝槽。
【權利要求】
1.一種碳化硅半導體器件(101至103)，包括: 碳化硅層(50 )，所述碳化硅層(50 )具有厚度方向，并且具有第一主表面(Pl)和在所述厚度方向上與所述第一主表面相反的第二主表面(P2)，所述碳化硅層包括形成所述第一主表面并且具有第一導電類型的第一區(qū)(51)、設置在所述第一區(qū)上并且具有與所述第一導電類型不同的第二導電類型的第二區(qū)(52)、以及設置在所述第二區(qū)上并且具有所述第一導電類型的第三區(qū)(53)，具有內表面的溝槽(TR)被形成在所述碳化硅層的所述第二主表面中，所述溝槽穿過所述第二區(qū)和第三區(qū)； 柵絕緣膜(61 )，所述柵絕緣膜(61)覆蓋所述溝槽的所述內表面；以及 柵電極(70)，所述柵電極(70)填充所述溝槽的至少一部分， 其中所述溝槽的所述內表面具有第一側壁(SWl)和第二側壁(SW2)，所述第二側壁(SW2)位于比所述第一側壁更深處并且具有由所述第二區(qū)構成的部分，并且所述第一側壁相對于所述第二主表面的傾斜小于所述第二側壁相對于所述第二主表面的傾斜。
2.根據權利要求1所述的碳化硅半導體器件(101，102)，其中所述第二側壁將所述第一區(qū)和第二區(qū)之間的邊界與所述第二區(qū)和第三區(qū)之間的邊界連接。
3.根據權利要求2所述的碳化硅半導體器件，其中所述柵電極填充所述溝槽直至所述柵電極至少達到所述第一側壁和第二側壁之間。
4.一種制造碳化硅半導體器件(101至103)的方法，包括以下步驟: 制備碳化硅層(50)，所述碳化硅層(50)具有厚度方向，并且具有第一主表面(Pl)以及在所述厚度方向上與所述第一主表面相反的第二主表面(P2)，所述碳化硅層包括形成所述第一主表面并且具有第一導電類型的第一區(qū)(51)、設置在所述第一區(qū)上并且具有與所述第一導電類型不同的第二導電類型的`第二區(qū)(52)、以及設置在所述第二區(qū)上并且具有所述第一導電類型的第三區(qū)(53)； 形成掩膜(90 )，所述掩膜(90 )在所述碳化硅層的所述第二主表面上具有開口 ； 通過使用所述掩膜對所述碳化硅層進行蝕刻，來在所述碳化硅層的所述第二主表面中形成溝槽(TR)，所述溝槽具有內表面并且穿過所述第二區(qū)和第三區(qū)，形成所述溝槽的步驟被執(zhí)行為使得所述溝槽的所述內表面具有第一側壁(SWl)和第二側壁(SW2)，并且使得所述第一側壁相對于所述第二主表面的傾斜小于所述第二側壁相對于所述第二主表面的傾斜，其中所述第二側壁(SW2)位于比所述第一側壁更深處并且具有由所述第二區(qū)構成的部分； 形成覆蓋所述溝槽的所述內表面的柵絕緣膜(61);以及 形成填充所述溝槽的至少一部分的柵電極(70)。
5.根據權利要求4所述的制造碳化硅半導體器件的方法，其中形成所述溝槽的步驟包括以下步驟: 通過對所述碳化硅層進行物理蝕刻來在所述碳化硅層的所述第二主表面中形成凹部(RC);以及 在所述凹部的內表面上執(zhí)行熱蝕刻。
6.根據權利要求5所述的制造碳化硅半導體器件的方法，其中形成所述凹部的步驟被執(zhí)行為使得所述凹部位于比所述第二區(qū)更淺處。
7.根據權利要求6所述的制造碳化硅半導體器件的方法，其中形成所述凹部的步驟被執(zhí)行為使得所述凹部的內表面包括第一側表面(SDl)和第二側表面(SD2),所述第二側表面(SD2)位于比所述第一側表面更深處并且相對于所述第一側表面傾斜。
8.根據權利要求4所述的制造碳化硅半導體器件的方法，還包括在形成所述溝槽的步驟之前，通過使用所述掩膜將離子注入所述碳化硅層中，來在所述碳化硅層中形成改變層(99)的步驟， 其中形成所述溝槽的步驟包括通過熱蝕刻來移除所述碳化硅層的包括了所述改變層的區(qū)域的步驟。
9.根據權利要求8所述的制造碳化硅半導體器件的方法，其中形成所述改變層的步驟被執(zhí)行為使得所述改變層位于比所述第二區(qū)更淺處。
10.根據權利要求8或9所述的制造碳化硅半導體器件的方法，其中在常溫下執(zhí)行形成所述改變層的步驟。
11.根據權利要求4所述的制造碳化硅半導體器件的方法，其中制備所述碳化硅層的步驟被執(zhí)行為使 得所述第三區(qū)的結晶度低于所述第二區(qū)的結晶度。
【文檔編號】H01L29/12GK103890952SQ201280051725
【公開日】2014年6月25日 申請日期:2012年9月12日 優(yōu)先權日:2011年11月21日
【發(fā)明者】增田健良, 畑山智亮 申請人:住友電氣工業(yè)株式會社, 國立大學法人奈良先端科學技術大學院大學
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