專利名稱：漏電測試結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及半導(dǎo)體制造領(lǐng)域，尤其涉及一種漏電測試結(jié)構(gòu)。
背景技術(shù)：
半導(dǎo)體芯片的工藝制作中，利用批量處理技術(shù)在同一襯底上形成大量各種類型的復(fù)雜器件，并將其互相連接以具有完整的電子功能。隨著超大規(guī)模集成電路的迅速發(fā)展，半導(dǎo)體芯片集成度越來越高，集成在半導(dǎo)體芯片上的元器件的尺寸越來越小，因元器件的高密度、小尺寸引發(fā)的各種效應(yīng)對半導(dǎo)體工藝制作結(jié)果的影響也日益突出。隨著元器件的尺寸越來越小，元器件之間的距離也越來越小，當(dāng)半導(dǎo)體制作工藝過程中出現(xiàn)任何異常(例如介質(zhì)層厚度發(fā)生異常等)都將導(dǎo)致元器件之間出現(xiàn)短路或者漏電，那么半導(dǎo)體芯片上元器件之間的漏電便成為一項必須嚴(yán)格監(jiān)測的項目?，F(xiàn)有技術(shù)中，通常在半導(dǎo)體芯片上形成測試區(qū)(Test Key)，其形成條件與半導(dǎo)體芯片的元器件形成條件一致，后續(xù)可以通過對所述測試區(qū)漏電的檢測來判斷半導(dǎo)體芯片的元器件是否存在漏電。如圖1所示，形成于測試區(qū)內(nèi)的漏電測試結(jié)構(gòu)包括:若干多晶硅10以及若干金屬線20，所述多晶硅10和所述金屬線20分別首尾電連接；所述多晶硅10與所述金屬線20之間形成有介質(zhì)層(圖未示)，使多晶硅10與金屬線20保持電隔離狀態(tài)。在測試時，只需在金屬線20 (或多晶娃10)處施加一電壓,測量金屬線20與多晶娃10之間是否存在漏電流即可?，F(xiàn)有技術(shù)中形成于測試區(qū)內(nèi)的漏電測試結(jié)構(gòu)形成的多晶硅10排列整齊，相鄰的多晶硅10之間的間隙LI范圍一般是0.07nnT4.5nm。然而，集成于半導(dǎo)體芯片上作為元器件的多晶硅由于作用不同(有些作為柵極，有些作為電阻等)，多晶硅之間的間距也不盡相同。有些區(qū)域多晶硅排列稠密，有些區(qū)域則排列稀疏。后續(xù)形成金屬線時，需要對整個半導(dǎo)體芯片進(jìn)行化學(xué)機械研磨工藝處理，多晶硅排列不規(guī)則會導(dǎo)致形成于多晶硅上金屬線與介質(zhì)層被研磨的程度不同。多晶硅密度差異引起的金屬線以及介質(zhì)層被化學(xué)機械研磨平整度的差異，會造成不同區(qū)域多晶硅與金屬線之間的漏電程度不同。現(xiàn)有技術(shù)中形成于測試區(qū)內(nèi)的漏電測試結(jié)構(gòu)便無法真實、精確的反映出元器件的漏電情況。

實用新型內(nèi)容本實用新型的目的在于提出一種漏電測試結(jié)構(gòu)，以更加精確的反映出半導(dǎo)體芯片上元器件的漏電情況。為了實現(xiàn)上述目的，本實用新型提出一種漏電測試結(jié)構(gòu)，包括:多晶硅區(qū)，所述多晶硅區(qū)設(shè)有若干首尾相連的多晶硅，所述多晶硅區(qū)內(nèi)多晶硅的排列密度不同；金屬線區(qū)，所述金屬線區(qū)設(shè)有若干首尾相連的金屬線；介質(zhì)層，形成于所述多晶硅區(qū)與所述金屬線區(qū)之間。進(jìn)一步的，所述多晶娃區(qū)分為多晶娃桐密區(qū)和多晶娃稀疏區(qū)；所述多晶娃桐密區(qū)和多晶硅稀疏區(qū)均設(shè)有若干縱向排列的多晶硅以及連接相鄰的縱向排列的多晶硅的橫向排列的多晶硅；所述多晶硅稠密區(qū)內(nèi)相鄰的縱向排列的多晶硅之間的間隙小于所述多晶硅稀疏區(qū)內(nèi)相鄰的縱向排列的多晶硅之間的間隙。進(jìn)一步的，所述多晶硅稠密區(qū)內(nèi)相鄰的縱向排列的多晶硅之間的間隙范圍是
0.07 μ m^4.5 μ m。進(jìn)一步的，所述多晶硅稠密區(qū)內(nèi)多晶硅的個數(shù)大于等于5。進(jìn)一步的，所述多晶硅稀疏區(qū)內(nèi)相鄰的縱向排列的多晶硅之間的間隙范圍是
0.35 μ m 22.5 μ mD進(jìn)一步的，所述多晶娃稀疏區(qū)內(nèi)多晶娃的個數(shù)大于等于I。進(jìn)一步的,所述金屬線的線寬大于等于0.05 μ m。與現(xiàn)有技術(shù)相比，本實用新型的有益效果主要體現(xiàn)在:所述漏電測試結(jié)構(gòu)的多晶硅區(qū)內(nèi)多晶硅的密度不同，一方面，能夠更加真實的反映出元器件的多晶硅密度不同的情況；另一方面，由多晶硅密度差異引起的金屬線以及介質(zhì)層平整度的差異也能夠被真實模擬；多晶硅區(qū)與金屬線區(qū)的漏電狀況能被本實用新型提出的漏電測試結(jié)構(gòu)所偵測。從而能夠精確的反映出元器件的工藝過程和漏電情況。

圖1為現(xiàn)有技術(shù)中漏電測試結(jié)構(gòu)的結(jié)構(gòu)示意圖；圖2為本發(fā)明一實施例中漏電測試結(jié)構(gòu)的結(jié)構(gòu)示意圖。
具體實施方式
為了便于理解，下面結(jié)合具體實施例與附圖來對本實用新型進(jìn)行更加詳細(xì)的描述。請參考圖2，本實施例提出一種漏電測試結(jié)構(gòu)，包括:多晶娃區(qū)，所述多晶娃區(qū)設(shè)有若干首尾相連的多晶娃100,所述多晶娃區(qū)內(nèi)多晶娃100的排列密度不同；金屬線區(qū)，所述金屬線區(qū)設(shè)有若干首尾相連的金屬線200 ；介質(zhì)層(圖未示)，形成于所述多晶硅區(qū)與所述金屬線區(qū)之間，使所述多晶硅區(qū)與所述金屬線區(qū)保持電隔離。其中，在形成金屬線200時，需要對所述金屬線200以及所述介質(zhì)層進(jìn)行化學(xué)機械研磨工藝處理，以形成平坦化的金屬線區(qū)以及介質(zhì)層。在本實施例中，所述漏電測試結(jié)構(gòu)形成于同一個測試區(qū)，所述測試區(qū)形成所需的工藝步驟與半導(dǎo)體芯片上形成元器件所需的工藝步驟一致，從而能夠通過檢測所述測試區(qū)內(nèi)的各項參數(shù)來判斷半導(dǎo)體芯片上元器件性能的好壞。在本實施例中，所述多晶硅區(qū)分為多晶硅稠密區(qū)300和多晶硅稀疏區(qū)400，所述多晶娃桐密區(qū)300和所述多晶娃稀疏區(qū)400內(nèi)均設(shè)有若干多晶娃100,所述多晶娃100包括若干縱向排列的多晶硅和連接相鄰的縱向排列的多晶硅的橫向排列的多晶硅。在本實施例中，同一個區(qū)域內(nèi)相鄰的縱向排列的多晶硅之間的間隙相等。如圖2所示，所述多晶硅稠密區(qū)300內(nèi)相鄰的縱向排列的多晶硅之間的間隙L2小于所述多晶硅稀疏區(qū)400內(nèi)相鄰的縱向排列的多晶硅之間的間隙L3。所述多晶硅稠密區(qū)300內(nèi)多晶硅100的總個數(shù)大于等于5，例如是6 ;所述多晶硅稠密300區(qū)內(nèi)相鄰的縱向排列的多晶硅之間的間隙L2范圍是0.07 μ πΓ4.5 μ m，例如是2 μ m。所述多晶硅稀疏區(qū)內(nèi)400內(nèi)多晶硅100的總個數(shù)大于等于1，例如是3 ;所述多晶硅稀疏區(qū)400內(nèi)相鄰的縱向排列的多晶硅之間的間隙L3范圍是0.35 μ πΓ22.5 μ m,例如是18 μ m。上述多晶硅稀疏區(qū)400設(shè)置于兩個多晶硅稠密區(qū)300中間。在本實施例中，所述金屬線200的線寬大于等于0.05 μ m,例如是0.06 μ m ;當(dāng)金屬線200的線寬越大，越容易檢測到金屬線200與多晶硅100之間是否出現(xiàn)漏電現(xiàn)象。一般來說，多晶硅100和金屬線200的個數(shù)越多，越容易檢測到金屬線200與多晶硅100之間是否出現(xiàn)漏電現(xiàn)象。然而，正如所背景技術(shù)提及，隨著半導(dǎo)體芯片集成度越來越高，元器件的高密度越來越高，而半導(dǎo)體芯片的大小確定，這就限制了多晶硅100和金屬線200的最大個數(shù)，所以多晶硅100的個數(shù)與所述金屬線200的個數(shù)可以根據(jù)不同工藝和需求來進(jìn)行具體的選擇。在本實施例中，所述多晶硅100連接一焊接墊(圖未示)，所述金屬線200也連接一焊接墊(圖未示)，所述焊接墊便于后續(xù)檢測時對所述多晶硅100或者所述金屬線200外加電壓和測量電流。在檢測過程中，首先通過所述焊接墊對所述金屬線200添加一外接電壓，接著通過所述焊接墊檢測所述多晶硅100與所述金屬線200之間是否存在電流，以此來判斷所述多晶硅100與所述金屬線200是否之間存在漏電現(xiàn)象，進(jìn)而判斷半導(dǎo)體芯片制作工藝在生產(chǎn)的過程中是否存在缺陷，是否需要進(jìn)行改進(jìn)和優(yōu)化等。以上僅為本實用新型的優(yōu)選實施例而已，并不對本實用新型起到任何限制作用。任何所屬技術(shù)領(lǐng)域的技術(shù)人員，在不脫離本實用新型的技術(shù)方案的范圍內(nèi)，對本實用新型揭露的技術(shù)方案和技術(shù)內(nèi)容做任何形式的等同替換或修改等變動，均屬未脫離本實用新型的技術(shù)方案的內(nèi)容，仍屬于本實 用新型的保護范圍之內(nèi)。
權(quán)利要求1.一種漏電測試結(jié)構(gòu)，其特征在于，包括: 多晶硅區(qū)，所述多晶硅區(qū)設(shè)有若干首尾相連的多晶硅，所述多晶硅區(qū)內(nèi)多晶硅的排列密度不同； 金屬線區(qū)，所述金屬線區(qū)設(shè)有若干首尾相連的金屬線； 介質(zhì)層，形成于所述多晶硅區(qū)與所述金屬線區(qū)之間。
2.如權(quán)利要求1所述的漏電測試結(jié)構(gòu)，其特征在于，所述多晶硅區(qū)分為多晶硅稠密區(qū)和多晶硅稀疏區(qū)；所述多晶硅稠密區(qū)和多晶硅稀疏區(qū)均設(shè)有若干縱向排列的多晶硅以及連接相鄰的縱向排列的多晶硅的 橫向排列的多晶硅；所述多晶硅稠密區(qū)內(nèi)相鄰的縱向排列的多晶硅之間的間隙小于所述多晶硅稀疏區(qū)內(nèi)相鄰的縱向排列的多晶硅之間的間隙。
3.如權(quán)利要求2所述的漏電測試結(jié)構(gòu)，其特征在于，所述多晶硅稠密區(qū)內(nèi)相鄰的縱向排列的多晶硅之間的間隙范圍是0.07 μ m~4.5 μ m。
4.如權(quán)利要求3所述的漏電測試結(jié)構(gòu)，其特征在于，所述多晶硅稠密區(qū)內(nèi)多晶硅的個數(shù)大于等于5。
5.如權(quán)利要求2所述的漏電測試結(jié)構(gòu)，其特征在于，所述多晶硅稀疏區(qū)內(nèi)相鄰的縱向排列的多晶娃之間的間隙范圍是0.35 μ πΓ22.5 μ m。
6.如權(quán)利要求5所述的漏電測試結(jié)構(gòu)，其特征在于，所述多晶硅稀疏區(qū)內(nèi)多晶硅的個數(shù)大于等于I。
7.如權(quán)利要求1所述的漏電測試結(jié)構(gòu)，其特征在于，所述金屬線的線寬大于等于.0.05 μ m。
專利摘要本實用新型提出一種漏電測試結(jié)構(gòu)，用于晶圓可接受性測試，所述漏電測試結(jié)構(gòu)的多晶硅區(qū)內(nèi)多晶硅的密度不同，一方面，能夠更加真實的反映出元器件的多晶硅密度不同的情況；另一方面，由多晶硅密度差異引起的金屬線以及介質(zhì)層平整度的差異也能夠被真實模擬；多晶硅區(qū)與金屬線區(qū)的漏電狀況能被本實用新型提出的漏電測試結(jié)構(gòu)所偵測。從而能夠精確的反映出元器件的工藝過程和漏電情況。
文檔編號H01L23/544GK203026497SQ201220748480
公開日2013年6月26日 申請日期2012年12月31日 優(yōu)先權(quán)日2012年12月31日
發(fā)明者陳險峰 申請人:中芯國際集成電路制造(北京)有限公司