半導體裝置及其制造方法
【專利摘要】本發(fā)明構(gòu)思提供半導體裝置及其制造方法。該半導體裝置可包括：第一導電類型的半導體基板，包括凹陷區(qū)域；第二導電類型的離子注入層，與半導體基板的凹陷區(qū)域的底部接觸，第二導電類型不同于第一導電類型；擴散阻擋圖案，設(shè)置在離子注入層的側(cè)壁與凹陷區(qū)域的側(cè)壁之間；接觸電極，與擴散阻擋圖案間隔開并且設(shè)置在離子注入層。
【專利說明】半導體裝置及其制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明構(gòu)思大體涉及半導體裝置及其制造方法。更具體地，本大體發(fā)明構(gòu)思涉及二極管元件及采用溝槽蝕刻技術(shù)制造其的方法。
【背景技術(shù)】
[0002]靜電放電(ESD)保護元件用于保護內(nèi)部電路不受從外部環(huán)境(例如，雷擊或靜電)瞬時施加的瞬時電壓的影響。ESD保護元件與內(nèi)部電路并聯(lián)連接。因此，當外部施加過大電流時，ESD保護元件通過旁通峰值涌入電流而保護內(nèi)部電路。
[0003]通常，ESD保護元件可分成PN結(jié)型齊納二極管(Zener diode)和晶體管型瞬時電壓抑制(TVS) 二極管。
[0004]齊納二極管可用于汽車、電動自行車、電動機和工業(yè)以及信息和通信設(shè)備的電路保護。近年來，齊納二極管已經(jīng)用作LED保護電路。

【發(fā)明內(nèi)容】

[0005]本發(fā)明構(gòu)思的一方面提供半導體裝置。根據(jù)某些實施例，該半導體裝置可包括:第一導電類型的半導體基板，包括凹陷區(qū)域；第二導電類型的離子注入層，與半導體基板的凹陷區(qū)域的底部接觸，第二導電類型不同于第一導電類型；擴散阻擋圖案，設(shè)置在離子注入層的側(cè)壁與凹陷區(qū)域的側(cè)壁之間；以及接觸電極，與擴散阻擋圖案間隔開并且設(shè)置在離子注入層。
[0006]在示范性實施例中，擴散阻擋圖案的底表面可設(shè)置為與離子注入層的底表面齊平。
[0007]在示范性實施例中，半導體裝置還可包括:頂部電極，與接觸電極的頂表面接觸并且覆蓋離子注入層的頂表面；以及底部電極，設(shè)置在半導體基板的底表面上。
[0008]在示范性實施例中，半導體基板可包括雜質(zhì)層，并且凹陷區(qū)域設(shè)置在雜質(zhì)層中。
[0009]在示范性實施例中，半導體基板的寬度可大于雜質(zhì)層的寬度，并且半導體基板的頂表面的邊緣可被暴露。
[0010]在示范性實施例中，半導體裝置還可包括:頂部電極，與接觸電極的頂表面接觸并且覆蓋離子注入層的頂表面；以及底部電極，與雜質(zhì)層間隔開并且設(shè)置在半導體基板的暴露的頂表面上。
[0011]在示范性實施例中，接觸電極的底表面可設(shè)置為高于擴散阻擋圖案的底表面。
[0012]在示范性實施例中，擴散阻擋圖案可包括絕緣材料或半導體材料。
[0013]根據(jù)其它的實施例，半導體裝置可包括:第一導電類型的半導體基板，包括凹陷區(qū)域；第二導電類型的離子注入層，與半導體基板的凹陷區(qū)域的底部接觸，第二導電類型不同于第一導電類型；擴散阻擋圖案，設(shè)置在離子注入層的側(cè)壁與凹陷區(qū)域的側(cè)壁之間；以及裝置隔離圖案，與擴散阻擋圖案間隔開并且設(shè)置為穿透離子注入層。
[0014]在示范性實施例中，擴散阻擋圖案的底表面可設(shè)置為與離子注入層的底表面齊平。
[0015]在示范性實施例中，裝置隔離圖案的底表面可設(shè)置為低于擴散阻擋圖案的底表面。
[0016]在示范性實施例中，擴散阻擋圖案可包括絕緣材料或半導體材料。
[0017]本發(fā)明構(gòu)思的另一方面提供半導體裝置的制造方法。根據(jù)某些實施例，該方法可包括:提供第一導電類型的基板，其包括多個元件部分和元件之間的切割部分；在半導體基板上執(zhí)行離子注入工藝，以在半導體基板上形成第二導電類型的離子注入層，第二導電類型不同于第一導電類型；各向異性蝕刻離子注入層和半導體基板以形成第一溝槽；在第一溝槽中形成擴散阻擋圖案；以及蝕刻半導體基板的切割部分，以將半導體基板分成多個元件。
[0018]在示范性實施例中，該方法還可包括:在形成擴散阻擋圖案之后蝕刻離子注入層以形成第二溝槽；以及在第二溝槽中形成接觸電極。
[0019]在示范性實施例中，該方法還可包括:在形成擴散阻擋圖案之后，蝕刻離子注入層以形成穿過離子注入層的第二溝槽；以及在第二溝槽中形成裝置隔離圖案。
[0020]在示范性實施例中，該方法還可包括在形成擴散阻擋圖案之后，在離子注入層上執(zhí)行退火工藝。
[0021 ] 在示范性實施例中，執(zhí)行退火工藝可包括其中包含在離子注入層中的雜質(zhì)擴散到半導體基板以使離子注入層的底表面與擴散阻擋圖案齊平的步驟。
[0022]在示范性實施例中，該方法還可包括:形成頂部電極以覆蓋接觸電極；以及在半導體基板的底表面上形成底部電極。
[0023]在示范性實施例中，該方法還可包括在形成離子注入層之前，在半導體基板上形成雜質(zhì)層。
[0024]在示范性實施例中，該方法還可包括:形成頂部電極以覆蓋其中形成有接觸電極的離子注入層的頂表面；圖案化雜質(zhì)層以暴露半導體基板的頂表面；以及在暴露的半導體基板上形成底部電極。
【專利附圖】

【附圖說明】
[0025]本發(fā)明構(gòu)思將由于附圖以及伴隨的詳細說明而變得更加明晰。本文給出的實施例通過示例而不是限制性的方式提供，其中相同的參考標號指代相同或類似的元件。附圖不必按比例，而是將重點放在示出本發(fā)明構(gòu)思的方面。
[0026]圖1至6分別為根據(jù)本發(fā)明構(gòu)思的實施例的半導體裝置的截面圖。
[0027]圖7A至7C分別為根據(jù)本發(fā)明構(gòu)思的實施例的圖案化的半導體基板的俯視平面圖。
[0028]圖8A至SM是沿著圖7A至7C中的線Ι-I'剖取的截面圖，其示出了根據(jù)本發(fā)明構(gòu)思的一個實施例的半導體裝置的制造方法。
[0029]圖9示出了根據(jù)本發(fā)明構(gòu)思的另一個實施例的半導體裝置的制造方法。
【具體實施方式】
[0030]本發(fā)明構(gòu)思的優(yōu)點和特征及其實現(xiàn)方法經(jīng)由下面的示范性實施例而變得明晰，示范性實施例將參考附圖更加詳細地描述。然而，應(yīng)當理解的是，本發(fā)明構(gòu)思不限于下面的示范性實施例，而是可以以不同的形式實施。因此，示范性實施例僅提供以公開本發(fā)明構(gòu)思的示例并且使本領(lǐng)域的技術(shù)人員了解本發(fā)明構(gòu)思的本質(zhì)。
[0031]本文使用的術(shù)語僅為了描述特定實施例的目的，而不旨在限制本發(fā)明構(gòu)思。如這里所用，單數(shù)形式“一”、“所述”和“該”旨在也包括復數(shù)形式，除非上下文清楚地另有指出。應(yīng)進一步理解的是，當在此說明書中使用時術(shù)語“包括”和/或“包含”時，說明所述特征、區(qū)域、整數(shù)、步驟、操作、元件和/或構(gòu)件的存在，但是不排出一個或多個其他的特征、區(qū)域、整數(shù)、步驟、操作、元件、構(gòu)件和/或其組的存在或添加。
[0032]本文參考截面圖描述本發(fā)明構(gòu)思的示范性實施例，截面圖示意性地示出本發(fā)明構(gòu)思的理想實施例。這樣，可預期例如由于制造技術(shù)和/或公差導致的圖示的形狀上的變化。因此，本發(fā)明構(gòu)思的實施例不應(yīng)解釋為限于這里所示區(qū)域的特定形狀，而應(yīng)解釋為包括例如由于制造導致的形狀上的偏差。例如，示出或描述為平坦的區(qū)域可典型地具有粗糙的和/或非線性的特征。而且，所示出的尖角可以是圓的。因此，圖中示出的區(qū)域本質(zhì)上是示意性的，并且它們的形狀不旨在示出區(qū)域的精確形狀，也不旨在限制本發(fā)明構(gòu)思的范圍。
[0033]圖1至6分別為根據(jù)本發(fā)明構(gòu)思的實施例的半導體裝置的截面圖。
[0034]參見圖1，半導體裝置100可提供有第一導電類型的半導體基板11，半導體基板11包括凹陷區(qū)域。半導體裝置100可包括第二導電類型的離子注入層18，第二導電類型與第一導電類型不同。離子注入層18與凹陷區(qū)域的底表面接觸。擴散阻擋圖案21a可設(shè)置在第二導電類型的離子注入層18的側(cè)壁上，并且接觸電極24a可設(shè)置在第二導電類型的離子注入層18中以與擴散阻擋圖案21a間隔開。
[0035]雜質(zhì)層12可提供在半導體基板11的上部上。雜質(zhì)層12可比半導體基板11更輕地摻雜。雜質(zhì)層12與半導體基板11可具有相同的導電類型。半導體基板11與雜質(zhì)層12可具有相同的寬度。
[0036]離子注入層18可設(shè)置在雜質(zhì)層12中。離子注入層18與半導體基板11可具有相反的導電類型。例如，如果雜質(zhì)層12具有N型導電性，則離子注入層18可具有P型導電性。因此，雜質(zhì)層12和離子注入層18可構(gòu)成PN結(jié)二極管。
[0037]擴散阻擋圖案21a可設(shè)置在離子注入層18的側(cè)壁上。具體地，擴散阻擋圖案21a可設(shè)置在離子注入層18的側(cè)壁和半導體基板10的凹陷區(qū)域的側(cè)壁13之間。擴散阻擋圖案21a的底表面可設(shè)置為與離子注入層18的底表面齊平或者比離子注入層18的底表面更低。因此，擴散阻擋圖案21a可使雜質(zhì)層12和離子注入層18彼此間隔開。由于此原因，可防止包含在離子注入層18中的雜質(zhì)擴散到雜質(zhì)層12。另外，擴散阻擋圖案21a可防止電場集中在離子注入層18的兩側(cè)的拐角部分(corner portion)上。因此,可增加半導體裝置100的擊穿電壓。而且，可減少半導體裝置100的反向漏電流以改善電特性。擴散阻擋圖案21a可由氧化硅、氮化硅或半導體材料制成。
[0038]接觸電極24a可設(shè)置于離子注入層18。接觸電極24a可設(shè)置為與擴散阻擋圖案21a間隔開。接觸電極24a的頂表面可與雜質(zhì)層12的頂表面以及擴散阻擋圖案21a的頂表面共面。接觸電極24a可設(shè)置為一個或多個。當接觸電極24a設(shè)置為多個時，它們可設(shè)置為彼此間隔開。隨著接觸電極24a數(shù)量的增加，離子注入層18與頂部電極27之間的接觸電阻可減小。因此，可提高半導體裝置100的電特性。接觸電極24a可由金屬材料制成。[0039]還可在雜質(zhì)層12上設(shè)置絕緣圖案14a。絕緣圖案14a可設(shè)置為與離子注入層18的頂表面間隔開。絕緣圖案14a可由氧化硅或氮化硅制成。
[0040]頂部電極27可設(shè)置為覆蓋尚子注入層18的頂表面。頂部電極27可設(shè)置為覆蓋絕緣圖案14a的側(cè)壁和頂表面。頂部電極27可由金屬材料制成。頂部電極27可電連接到接觸電極24a。頂部電極27可電連接到外部電路。
[0041]可在半導體基板11的底表面上設(shè)置底部電極28。底部電極28可由金屬材料制成。底部電極28可由與頂部電極27相同的材料制成。
[0042]參見圖2，在半導體裝置200中，半導體基板11的一部分可被暴露。具體地，雜質(zhì)層12可不設(shè)置在相鄰于半導體基板11的兩側(cè)的頂表面上。因此，半導體基板11的寬度可大于雜質(zhì)層12的覽度。
[0043]參見圖3，在半導體裝置300中，半導體基板11的寬度大于雜質(zhì)層12的寬度。因此，半導體基板11的邊緣可被暴露。底部電極28可設(shè)置在半導體基板11的一個暴露表面上。底部電極28可設(shè)置為與雜質(zhì)層12間隔開。
[0044]參見圖4，在半導體裝置400中，裝置隔離圖案34a可設(shè)置為穿透離子注入層18和雜質(zhì)層12。裝置隔離圖案34a可將包括雜質(zhì)層12和離子注入層18的二極管元件分成多個二極管元件。例如，當一個裝置隔離圖案34a設(shè)置在擴散阻擋圖案21a之間時，一個二極管元件可被分成兩個二極管元件。例如，當六個裝置隔離圖案34a設(shè)置在擴散阻擋圖案21a之間時，一個二極管元件可被分成七個二極管元件。分出的二極管元件可并聯(lián)連接。裝置隔離圖案34a可由諸如氧化物、氮化物或氮氧化物的絕緣材料制成。
[0045]參見圖5，在半導體裝置500中，裝置隔離圖案34a可設(shè)置為穿透離子注入層18和雜質(zhì)層12。裝置隔離圖案34a可將包括雜質(zhì)層12和離子注入層18的二極管元件分成多個二極管元件。
[0046]半導體基板11的一部分可被暴露。具體地，雜質(zhì)層12可不設(shè)置在相鄰于半導體基板11的兩側(cè)的頂表面上。因此，半導體基板11的寬度可大于雜質(zhì)層12的寬度。
[0047]參見圖6，在半導體裝置600中，裝置隔離圖案34a可設(shè)置為穿透離子注入層18和雜質(zhì)層12。裝置隔離圖案34a可將包括雜質(zhì)層12和離子注入層18的二極管元件分成多個二極管元件。
[0048]因為半導體基板11的寬度大于雜質(zhì)層12的寬度，所以半導體基板11的邊緣可被暴露。底部電極28可設(shè)置在半導體基板11的一個暴露表面上。底部電極28可設(shè)置為與雜質(zhì)層12間隔開。
[0049]圖7A至7C分別為根據(jù)本發(fā)明構(gòu)思的實施例的圖案化的半導體基板的俯視平面圖。
[0050]參見圖7A至7C，切割溝槽33可形成在半導體基板11上。半導體基板11可通過切割溝槽33被切割。因此，半導體基板11可被分成多個半導體裝置單元。
[0051]通過線、圓圈或線和圓圈的混合的形式的切割溝槽33，半導體基板11可被圖案化。盡管沒有示出，但是通過切割溝槽33，半導體基板11可切割成正方形、三角形、五角形、六角形及其他的形狀。因此，半導體基板11可切割成各種形狀。
[0052]當劃線圖案通過諸如鋸切技術(shù)的機械切割方法形成在半導體基板11上時，由劃線圖案形成的切割寬度可為幾十微米或更大。另一方面，當半導體基板11由諸如切割溝槽33的溝槽蝕刻技術(shù)切割時，切割溝槽33的寬度可減小到約幾個微米。因此，采用溝槽蝕刻技術(shù)可減小切割寬度，從而增加半導體基板11的每單位面積可制造的半導體裝置的數(shù)量。另外，可防止半導體裝置的損壞而改善半導體裝置的可靠性。
[0053]圖8A至SM是沿著圖7A至7C中線Ι-1'剖取的截面圖，其示出了根據(jù)本發(fā)明構(gòu)思的一個實施例的半導體裝置的制造方法。
[0054]參見圖8A，雜質(zhì)層12可形成在第一導電類型的半導體基板11上。
[0055]半導體基板11可為N型或P型半導體基板。半導體基板11可包括元件部分A和元件部分A之間的切割部分B。在一個實施例中，雜質(zhì)層12可通過外延生長半導體基板11而形成。雜質(zhì)層12可與半導體基板11具有相同的導電類型。雜質(zhì)層12可為輕摻雜的。
[0056]在另一個實施例中，雜質(zhì)層12可通過離子注入工藝和退火工藝形成。
[0057]絕緣層14可形成在雜質(zhì)層12上。絕緣層14可由氧化硅或氮化硅形成。
[0058]參見圖8B，絕緣圖案14a形成在雜質(zhì)層12上。
[0059]在雜質(zhì)層12上涂覆第一光致抗蝕劑層(未示出)后，可通過光刻工藝形成第一光致抗蝕劑圖案15。絕緣層14可通過采用第一光致抗蝕劑圖案15作為蝕刻掩模而被圖案化。因此,可形成絕緣圖案14a。絕緣圖案14a可暴露雜質(zhì)層12的一部分。該蝕刻可為干蝕刻或濕蝕刻。
[0060]在形成絕緣圖案14a后，可去除第一光致抗蝕劑圖案15。第一光致抗蝕劑圖案15可通過灰化工藝去除。
[0061]參見圖8C，保護層16可形成在被絕緣圖案14a暴露的雜質(zhì)層12上。
[0062]保護層16可用于在離子注入工藝17期間保護雜質(zhì)層12的頂表面。保護層16可為氧化硅或氮化硅的單層或者氧化硅和氮化硅的雙層。
[0063]離子注入工藝17可在其上形成有保護層16的半導體基板11上執(zhí)行。通過執(zhí)行離子注入工藝17，離子注入層18可形成在雜質(zhì)層12中。離子注入層18可形成在半導體基板11的元件部分A中。
[0064]當形成P型注入層18時，離子注入工藝17中所用的雜質(zhì)例如可為硼、鋁和鎵中的一種。而當形成N型注入層18時，離子注入工藝17中所用的雜質(zhì)例如可為磷、砷、鉍和銻。
[0065]在形成離子注入層18后，可去除保護層16。保護層16可通過濕蝕刻或干蝕刻去除。
[0066]參見圖8D，第二光致抗蝕劑圖案19可形成在其上形成有離子注入層18的半導體基板11上。
[0067]第二光致抗蝕劑圖案19可形成在離子注入層18的頂表面以及絕緣圖案14a的側(cè)壁和頂表面上。第二光致抗蝕劑圖案19可具有開口，該開口形成為暴露絕緣圖案14a的側(cè)壁和離子注入層18的頂表面。
[0068]參見圖8E，離子注入層18和雜質(zhì)層12可采用第二光致抗蝕劑圖案19作為蝕刻掩模被各向異性蝕刻。因此，第一溝槽20可形成在元件部分A中。
[0069]離子注入層18的側(cè)壁18a和雜質(zhì)層12的側(cè)壁13可由溝槽20形成。具體地，雜質(zhì)層12的側(cè)壁13和離子注入層18的側(cè)壁18a可由第一溝槽20分開。第一溝槽20的底表面可設(shè)置為低于離子注入層18的底表面。
[0070]擴散阻擋層21形成在第二光致抗蝕劑圖案19上。擴散阻擋層21可形成為填充第一溝槽20。擴散阻擋層21可為氧化娃、氮化娃和多晶娃中之一的層。擴散阻擋層21可由具有相對于絕緣圖案14a的蝕刻選擇性的材料形成。就是說，在以預定的蝕刻配方蝕刻擴散阻擋層21的工藝期間，擴散阻擋層21可由可被蝕刻同時最小化絕緣圖案14a的蝕刻的材料形成。例如，當絕緣圖案14a可由氧化硅形成時，擴散阻擋層21可由氮化硅或半導體材料形成。該半導體材料例如可為多晶硅。
[0071]參見圖8F，擴散阻擋層21可被蝕刻以形成擴散阻擋圖案21a。
[0072]擴散阻擋圖案21a可通過去除形成在雜質(zhì)層12上的擴散阻擋層21但保留形成在第一溝槽20中的擴散阻擋層21而形成。因此，擴散阻擋圖案21a可形成在離子注入層18的側(cè)壁18a和雜質(zhì)層12的側(cè)壁13之間。擴散阻擋層21可通過干蝕刻或濕蝕刻被去除。擴散阻擋圖案21a的頂表面可形成為與離子注入層18具有相同的高度。另一方面，擴散阻擋圖案21a的頂表面可形成為從離子注入層18的頂表面向上突出。
[0073]第二光致抗蝕劑圖案19可被去除。第二光致抗蝕劑圖案19可通過灰化工藝被去除。第二光致抗蝕劑圖案19可被去除以暴露絕緣圖案14a的頂表面和離子注入層18的頂表面。
[0074]參見圖8G，第三光致抗蝕劑圖案22可被涂覆為覆蓋絕緣圖案14a的側(cè)表面和頂表面以及離子注入層18的頂表面。
[0075]第三光致抗蝕劑圖案22可被涂覆為覆蓋絕緣圖案14a的頂表面和離子注入層18的頂表面。第三光致抗蝕劑圖案22可具有開口，該開口形成為暴露離子注入層18的頂表面。
[0076]離子注入層18可采用第三光致抗蝕劑圖案22作為蝕刻掩模而被蝕刻。因此，第二溝槽23可形成在離子注入層18中。第二溝槽23可通過使離子注入層18凹陷而形成。第二溝槽23可形成為單個或多個。當?shù)诙喜?3形成為多個時，它們的深度可彼此相等或彼此不同。
[0077]在一個實施例中，第一溝槽20和第二溝槽23可同時形成。然而，第一溝槽20和第二溝槽23的深度可不同。因此，當希望第一溝槽20第二溝槽23形成為具有不同深度時，對應(yīng)于第一溝槽20和第二溝槽23的蝕刻掩模形成為具有不同的寬度，由此可形成具有不同深度的溝槽。
[0078]在另一個實施例中，第一溝槽20可在形成第二溝槽23之后形成。在此情況下，可在形成擴散阻擋圖案21a之前形成接觸電極24a。
[0079]參見圖8H，第三光致抗蝕劑圖案22可被去除。
[0080]第三光致抗蝕劑圖案22可通過灰化工藝被去除。第三光致抗蝕劑圖案22可被去除從而暴露絕緣圖案14a的側(cè)表面和頂表面以及離子注入層18的頂表面。
[0081]在去除第三光致抗蝕劑圖案22之后，可在離子注入層18上執(zhí)行退火處理。
[0082]退火工藝可執(zhí)行為使得包含在離子注入層18中的雜質(zhì)擴散。退火工藝可在約600至約1200攝氏度的溫度執(zhí)行。雜質(zhì)可擴散到垂直方向的雜質(zhì)層12，并且因此離子注入層18可形成為比退火工藝之前更深。然而，擴散阻擋圖案21a可防止雜質(zhì)擴散到水平方向的雜質(zhì)層12。離子注入層18的底表面可形成為與擴散阻擋圖案21a的底表面齊平或高于擴散阻擋圖案21a的底表面。離子注入層18的底表面的高度可通過退火工藝的溫度調(diào)整。
[0083]接觸電極層24可形成在離子注入層18的頂表面以及絕緣圖案14a的頂表面和側(cè)表面上以填充第二溝槽23。接觸電極層24可通過化學氣相沉積(CVD)、物理氣相沉積(PVD)、濺射沉積和原子層沉積(ALD)之一形成。
[0084]參見圖81，接觸電極層24可被蝕刻以形成第二溝槽23中的接觸電極24a。
[0085]除了接觸電極層24的填充溝槽23的一部分外，接觸電極層24的其他部分可被蝕亥IJ，從而在溝槽23中形成接觸電極24a。接觸電極層24可通過干蝕刻或濕蝕刻去除。接觸電極24a可由選自由金(Au)、銀(Ag)、鋁(Al)、鎢(W)、鈦(Ti)、銅(Cu)及其合金構(gòu)成的組中的一種形成。
[0086]參見圖8J，頂部電極層25可形成為覆蓋離子注入層18的頂表面以及絕緣圖案14a的側(cè)表面和頂表面。
[0087]頂部電極層25可通過化學氣相沉積(CVD)、物理氣相沉積(PVD)、濺射沉積和原子層沉積(ALD)之一形成。頂部電極層25可為金屬材料,該金屬材料可為金(Au)、銀(Ag)、招(Al)、鎢(W)、鈦(Ti)、銅(Cu)及其合金中的一種。
[0088]掩模圖案26可形成在頂部電極層25的頂表面上。掩模圖案26可形成為暴露頂部電極層25的邊緣的頂表面。掩模圖案26的寬度可與離子注入層18的寬度相等或者比離子注入層18的寬度大。掩模圖案26可由光致抗蝕劑材料或絕緣材料形成。
[0089]參見圖8K，被掩模圖案26暴露的頂部電極層25可被去除以形成頂部電極27。
[0090]頂部電極層25可通過干蝕刻或濕蝕刻被去除。被掩模圖案26暴露的頂部電極層25可被去除以暴露絕緣圖案14a的頂表面。未暴露的絕緣圖案14a可被頂部電極27覆蓋。
[0091]在形成頂部電極27之后，底部電極28可形成在半導體基板11的底表面上。底部電極28可通過化學氣相沉積(CVD)、物理氣相沉積(PVD)、濺射沉積和原子層沉積(ALD)之一形成。底部電極層28可為金屬材料，該金屬材料可為金(Au)、銀(Ag)、鋁(Al)、鎢(W)、鈦(Ti)、銅(Cu)及其合金中的一種。底部電極28可由與頂部電極27相同的材料形成。
[0092]參見圖8L，第四光致抗蝕劑圖案31可形成為覆蓋頂部絕緣圖案14a的頂表面和頂部電極27的頂表面。
[0093]第四光致抗蝕劑圖案31可涂覆在其上形成有頂部電極27的半導體基板11上。第四光致抗蝕劑圖案31可具有形成為暴露絕緣圖案14a的開口。具體地，開口可形成在半導體基板11的切割部分B。開口可形成為與頂部電極27間隔開。第四光致抗蝕劑圖案31應(yīng)形成為厚的。這是因為采用第四光致抗蝕劑圖案31作為蝕刻掩模執(zhí)行蝕刻工藝以穿透半導體基板11和底部電極28。
[0094]參見圖8M，切割溝槽33可形成在半導體基板11中。
[0095]切割溝槽33可形成在半導體基板11的切割部分B中。切割溝槽33可通過采用第四光致抗蝕劑圖案32作為掩模蝕刻絕緣圖案14a、雜質(zhì)層12和半導體基板11而形成。切割溝槽可通過干蝕刻形成。切割溝槽33可通過溝槽蝕刻工藝延伸到底部電極28。元件部分A和切割部分B可由延伸到底部電極28的切割溝槽33分開。因此，可形成半導體裝置 100。
[0096]能夠保持住半導體基板11的粘接帶(未示出)或夾具可進一步形成在底部電極28的底表面上。因此，在形成切割溝槽33之后通過劃分半導體基板11而形成的半導體裝置可不散開。
[0097]在形成切割溝槽33之后，可去除第四光致抗蝕劑圖案33。第四光致抗蝕劑圖案33可通過灰化工藝去除。
[0098]圖9是示出制造根據(jù)本發(fā)明構(gòu)思的另一實施例的半導體裝置的方法的截面圖。
[0099]參見圖9和8H，第二溝槽23可通過蝕刻離子注入層18和雜質(zhì)層12而形成。半導體基板11的頂表面可由第二溝槽23暴露。裝置隔離圖案34a可形成在第二溝槽23中。因此，裝置隔離圖案34a的底表面可形成為低于擴散阻擋圖案18a的底表面。裝置隔離圖案34a可由諸如氧化硅、氮化硅或其組合的絕緣材料形成。
[0100]參見圖9和8K，當被掩模圖案26暴露的頂部電極層25通過蝕刻工藝被去除時，絕緣圖案14a和雜質(zhì)層12可被同時蝕刻。因此，可暴露半導體基板11的兩個邊緣的頂表面。底部電極28可形成在半導體基板11的暴露的頂表面上。半導體基板11可包括多個元件部分A以及元件部分A之間的切割部分B。底部電極28可形成為與雜質(zhì)層12間隔開。底部電極28可通過濺射沉積形成。
[0101]參見圖9和8L，第四光致抗蝕劑圖案31可具有形成為暴露半導體基板11的開口。開口可形成在半導體基板11的切割部分B上。
[0102]切割溝槽33可形成在半導體基板11的切割部分B。切割溝槽33可通過溝槽蝕刻工藝延伸到半導體基板11的下表面。半導體基板11的元件部分A和切割部分B可由延伸到半導體基板11的下表面的切割溝槽33分開。因此，可形成半導體裝置600。
[0103]根據(jù)至此所描述的半導體裝置，擴散阻擋圖案設(shè)置在離子注入層的側(cè)壁與雜質(zhì)層的側(cè)壁之間。擴散阻擋圖案允許離子注入層與雜質(zhì)層彼此間隔開。因此，在離子注入層上執(zhí)行退火工藝時，可防止包含在離子注入層中的雜質(zhì)擴散到雜質(zhì)層。結(jié)果，可增加半導體裝置的擊穿電壓。另外，根據(jù)至此描述的制造半導體裝置的方法，半導體基板通過蝕刻工藝被分成多個元件。就是說，半導體基板的切割技術(shù)可用作溝槽蝕刻工藝。當半導體基板通過溝槽蝕刻工藝切割時，半導體基板的切割寬度可比鋸切技術(shù)中的切割寬度被進一步減小，從而增加了半導體基板的每單位面積的半導體元件數(shù)目。而且，可防止半導體裝置的損壞，從而提高了半導體基板的可靠性。
[0104]雖然參考其示范性實施例具體顯示和描述了本發(fā)明構(gòu)思，然而本領(lǐng)域普通技術(shù)人員應(yīng)理解，在不脫離由權(quán)利要求所限定的本發(fā)明構(gòu)思的精神和范圍的情況下，在此可以作出形式和細節(jié)上的不同變化。
[0105]本申請要求于2012年6月12日提交的韓國專利申請第10-2012-0062668號的優(yōu)先權(quán)，其全部內(nèi)容通過引用結(jié)合于此。
【權(quán)利要求】
1.一種半導體裝置，包括: 第一導電類型的半導體基板，包括凹陷區(qū)域； 第二導電類型的離子注入層，與該半導體基板的該凹陷區(qū)域的底部接觸，該第二導電類型不同于該第一導電類型； 擴散阻擋圖案，設(shè)置在該離子注入層的側(cè)壁與該凹陷區(qū)域的側(cè)壁之間；以及 接觸電極，與該擴散阻擋圖案間隔開且設(shè)置在該離子注入層。
2.如權(quán)利要求1所述的半導體裝置，其中該擴散阻擋圖案的底表面設(shè)置為與該離子注入層的底表面齊平。
3.如權(quán)利要求1所述的半導體裝置，還包括: 頂部電極，與該接觸電極的頂表面接觸，并且覆蓋該離子注入層的該頂表面；以及 底部電極，設(shè)置在該半導體基板的底表面上。
4.如權(quán)利要求1所述的半導體裝置，其中該半導體基板包括雜質(zhì)層，且該凹陷區(qū)域設(shè)置在該雜質(zhì)層中。
5.如權(quán)利要求4所述的半導體裝置，其中該半導體基板的寬度大于該雜質(zhì)層的寬度，并且該半導體基板的該頂表面的邊緣被暴露。
6.如權(quán)利要求5所述的半導體裝置，還包括: 頂部電極，與該接觸電極的頂表面接觸，并且覆蓋該離子注入層的頂表面；以及 底部電極，與該雜質(zhì)層間隔開，并且設(shè)置在該半導體基板的暴露的頂表面上。
7.如權(quán)利要求1所述的半導體裝置，其中該接觸電極的底表面設(shè)置為高于該擴散阻擋圖案的底表面。
8.如權(quán)利要求1所述的半導體裝置，其中該擴散阻擋圖案包括絕緣材料或半導體材料。
9.一種半導體裝置，包括: 第一導電類型的半導體基板，包括凹陷區(qū)域； 第二導電類型的離子注入層，與該半導體基板的該凹陷區(qū)域的底部接觸，該第二導電類型不同于該第一導電類型； 擴散阻擋圖案，設(shè)置在該離子注入層的側(cè)壁與該凹陷區(qū)域的側(cè)壁之間；以及 裝置隔離圖案，與該擴散阻擋圖案間隔開并且設(shè)置為穿透該離子注入層。
10.如權(quán)利要求9所述的半導體裝置，其中該擴散阻擋圖案的底表面設(shè)置為與該離子注入層的底表面齊平。
11.如權(quán)利要求9所述的半導體裝置，其中該裝置隔離圖案的底表面設(shè)置為低于該擴散阻擋圖案的底表面。
12.如權(quán)利要求9所述的半導體裝置，其中該擴散阻擋圖案包括絕緣材料和半導體材料。
13.—種制造半導體裝置的方法，包括: 提供第一導電類型的基板，該基板包括多個元件部分以及該元件部分之間的切割部分； 在該半導體基板上執(zhí)行離子注入工藝，以在該半導體基板上形成第二導電類型的離子注入層，該第二導電類型不同于該第一導電類型；各向異性蝕刻該離子注入層和該半導體基板以形成第一溝槽； 在該第一溝槽中形成擴散阻擋圖案；以及 蝕刻該半導體基板的該切割部分，以將該半導體基板分成多個元件。
14.如權(quán)利要求13所述的方法，還包括: 在形成該擴散阻擋圖案之后，蝕刻該離子注入層以形成第二溝槽；以及 在該第二溝槽中形成接觸電極。
15.如權(quán)利要求13所述的方法，還包括: 在形成該擴散阻擋圖案之后，蝕刻該離子注入層以形成穿過該離子注入層的第二溝槽；以及 在該第二溝槽中形成裝置隔離圖案。
16.如權(quán)利要求13所述的方法，還包括: 在形成該擴散阻擋圖案之后，在該離子注入層上執(zhí)行退火工藝。
17.如權(quán)利要求16所述的方法，其中執(zhí)行退火工藝包括其中包含于該離子注入層中的雜質(zhì)擴散到該半導體基板以使該離子注入層的底表面與該擴散阻擋圖案齊平的步驟。
18.如權(quán)利要求13所述的方法，還包括: 形成頂部電極以覆蓋該接觸電極；以及 在該半導體基板的底表面上形成底部電極。
19.如權(quán)利要求13所述的方法，還包括: 在形成該離子注入層之前，在該半導體基板上形成雜質(zhì)層。
20.如權(quán)利要求19所述的方法，還包括: 形成頂部電極以覆蓋其中形成有該接觸電極的該離子注入層的頂表面； 圖案化該雜質(zhì)層以暴露該半導體基板的頂表面；以及 在該暴露的半導體基板上形成底部電極。
【文檔編號】H01L29/06GK103489925SQ201210572245
【公開日】2014年1月1日 申請日期:2012年12月25日 優(yōu)先權(quán)日:2012年6月12日
【發(fā)明者】金相基, 李鎮(zhèn)浩, 羅景一, 具珍根, 梁壹錫 申請人:韓國電子通信研究院