專利名稱：包括堆疊半導(dǎo)體芯片和再分布層的半導(dǎo)體封裝件的制作方法
技術(shù)領(lǐng)域：
本公開總地涉及電子領(lǐng)域，更具體地講，涉及一種半導(dǎo)體裝置。
背景技術(shù)：
對于移動裝置已經(jīng)開發(fā)出用于包括各種半導(dǎo)體芯片的半導(dǎo)體封裝件的技術(shù)，具體地講，用于布置和連接半導(dǎo)體芯片的技術(shù)。半導(dǎo)體封裝件可以包括若干存儲器芯片以及位于存儲器芯片上的邏輯芯片，其中，這些芯片可以被布置成減小半導(dǎo)體封裝件的尺寸并能夠進(jìn)行高速操作。一些半導(dǎo)體封裝件可以另外包括諸如多層陶瓷電容器(MLCC)或集成無源器件(IPD)的無源器件，并且這些器件可以被布置成減小它們的尺寸并提高它們的操作速度。

發(fā)明內(nèi)容
一種半導(dǎo)體封裝件可以包括多個第一半導(dǎo)體芯片，所述多個第一半導(dǎo)體芯片包括位于板上的最上面的第一半導(dǎo)體芯片，所述多個第一半導(dǎo)體芯片可以包括多個數(shù)據(jù)焊盤中的相應(yīng)的數(shù)據(jù)焊盤和多個功率焊盤中的相應(yīng)的功率焊盤。所述多個數(shù)據(jù)焊盤可以包括位于最上面的第一半導(dǎo)體芯片中的第一數(shù)據(jù)焊盤。半導(dǎo)體封裝件還可以包括位于最上面的第一半導(dǎo)體芯片上的布線層，布線層可以包括再分布圖案和可電連接到再分布圖案的再分布焊盤。半導(dǎo)體封裝件還可以包括位于最上面的第一半導(dǎo)體芯片上的第二半導(dǎo)體芯片，第二半導(dǎo)體芯片可以電連接到再分布圖案。另外，半導(dǎo)體封裝件還可以包括:多個第一導(dǎo)電連接件，位于所述多個數(shù)據(jù)焊盤中的兩個數(shù)據(jù)焊盤之間；第二導(dǎo)電連接件，位于最上面的第一半導(dǎo)體芯片和第二半導(dǎo)體芯片之間；第三導(dǎo)電連接件，位于第二半導(dǎo)體芯片和板之間。所述多個數(shù)據(jù)焊盤中的一個數(shù)據(jù)焊盤可以經(jīng)由第二導(dǎo)電連接件、第二半導(dǎo)體芯片、再分布圖案、再分布焊盤和第三導(dǎo)電連接件電連接到板。在各種實施例中，再分布焊盤可以是多個再分布焊盤中的一個，所述多個再分布焊盤中的一個再分布焊盤可以直接接觸最上面的第一半導(dǎo)體芯片中的第一數(shù)據(jù)焊盤。根據(jù)各種實施例，第二半導(dǎo)體芯片的中心與所述多個數(shù)據(jù)焊盤中的一個數(shù)據(jù)焊盤之間的距離可以小于第二半導(dǎo)體芯片的中心與所述多個功率焊盤中的一個功率焊盤之間的距離。在各種實施例中，所述多個第一半導(dǎo)體芯片之一與第二半導(dǎo)體芯片之間的第一數(shù)據(jù)路徑可以比第二半導(dǎo)體芯片與板之間的第二數(shù)據(jù)路徑短。根據(jù)各種實施例，再分布圖案可以包括位于最上面的第一半導(dǎo)體芯片與第二半導(dǎo)體芯片之間的第一再分布圖案以及位于第二半導(dǎo)體芯片與板之間的第二再分布圖案。第一再分布圖案可以不與第二再分布圖案疊置并且可以比第二再分布圖案短，所述多個數(shù)據(jù)焊盤中的一個數(shù)據(jù)焊盤可以順序地經(jīng)由第一再分布圖案、第二導(dǎo)電連接件、第二半導(dǎo)體芯片、第二再分布圖案和第三導(dǎo)電連接件電連接到板。在各種實施例中，再分布圖案可以位于第二半導(dǎo)體芯片和板之間，再分布焊盤可以包括:第一再分布焊盤，位于最上面的第一半導(dǎo)體芯片中的第一數(shù)據(jù)焊盤和第二半導(dǎo)體芯片之間；第二再分布焊盤，電連接到再分布圖案；第三再分布焊盤，電連接到再分布圖案。第三再分布焊盤可以與第三導(dǎo)電連接件接觸，第二半導(dǎo)體芯片與第一再分布焊盤之間的距離可以小于第二半導(dǎo)體芯片與第三再分布焊盤之間的距離，所述多個數(shù)據(jù)焊盤中的一個數(shù)據(jù)焊盤可以順序地經(jīng)由第一再分布焊盤、第二導(dǎo)電連接件、第二半導(dǎo)體芯片、第二再分布焊盤、再分布圖案、第三再分布焊盤和第三導(dǎo)電連接件電連接到板。根據(jù)各種實施例，再分布圖案可以是多個再分布圖案中的一個，再分布焊盤可以是多個再分布焊盤中的一個，所述半導(dǎo)體封裝件還可以包括位于所述多個再分布焊盤中的兩個再分布焊盤之間的第四導(dǎo)電連接件，第四導(dǎo)電連接件可以跨過所述多個再分布焊盤中的第一再分布焊盤同時與所述多個再分布焊盤中的所述第一再分布焊盤分隔開，并且第四導(dǎo)電連接件半導(dǎo)體封裝件還可以包括包括鍵合線、梁式引線或?qū)щ妿?。在各種實施例中，布線層可以比最上面的第一半導(dǎo)體芯片短，可以與最上面的第一半導(dǎo)體芯片疊置，并且可以不與第二半導(dǎo)體芯片疊置。根據(jù)各種實施例，所述多個數(shù)據(jù)焊盤全部可以順序地經(jīng)由第二半導(dǎo)體芯片、再分布焊盤、再分布圖案和第三導(dǎo)電連接件電連接到板。在各種實施例中，板可以包括板內(nèi)部布線，板內(nèi)部布線可以連接到所述多個功率焊盤中的一個功率焊盤或第二半導(dǎo)體芯片。根據(jù)各種實施例，板可以不具有將所述多個數(shù)據(jù)焊盤中的一個數(shù)據(jù)焊盤和第二半導(dǎo)體芯片連接的布線。在各種實施例中，第二半導(dǎo)體芯片的長邊與短邊之比可以為大約1.2或小于1.2。根據(jù)各種實施例，所述多個功率焊盤中的一個功率焊盤可以不經(jīng)過第二半導(dǎo)體芯片而連接到板。在各種實施例中，所述半導(dǎo)體封裝件還可以包括電連接到第二半導(dǎo)體芯片的緩沖芯。根據(jù)各種實施例，緩沖芯片可以位于布線層上。在各種實施例中，再分布圖案可以包括:第一再分布圖案，位于最上面的第一半導(dǎo)體芯片中的第一數(shù)據(jù)焊盤和第二半導(dǎo)體芯片之間；第二再分布圖案，位于第二半導(dǎo)體芯片和板之間；第三再分布圖案，位于第二半導(dǎo)體芯片和緩沖芯片之間。緩沖芯片可以經(jīng)由第三再分布圖案連接到第二半導(dǎo)體芯片。在各種實施例中，所述多個第一半導(dǎo)體芯片可以包括:第一芯片堆疊件，包括所述多個第一半導(dǎo)體芯片的沿第一方向順序地偏移式排列的第一部分；第二芯片堆疊件，包括所述多個第一半導(dǎo)體芯片的沿可不同于第一方向的第二方向順序地偏移式排列的第二部分，第二芯片堆疊件位于第一芯片堆疊件和板之間。半導(dǎo)體封裝件還可以包括位于第一芯片堆疊件和第二芯片堆疊件之間的中間布線層，第二芯片堆疊件中的多個第一半導(dǎo)體芯片之一可以經(jīng)由中間布線層電連接到布線層。一種半導(dǎo)體封裝件可以包括:板，包括板電極；頂部芯片，位于板上，并且包括第一頂部芯片數(shù)據(jù)焊盤和第二頂部芯片數(shù)據(jù)焊盤。半導(dǎo)體封裝件還可以包括位于板和頂部芯片之間的中間芯片，中間芯片可以包括可電連接到第一頂部芯片數(shù)據(jù)焊盤的中間芯片數(shù)據(jù)焊盤。半導(dǎo)體封裝件還可以包括:布線層，位于中間芯片上；第一連接件，將第二頂部芯片數(shù)據(jù)焊盤連接到布線層的第一部分；第二連接件，將布線層的第二部分連接到板電極。中間芯片焊盤可以經(jīng)由第一頂部芯片數(shù)據(jù)焊盤、頂部芯片、第二頂部芯片數(shù)據(jù)焊盤、第一連接件、布線層和第二連接件電連接到板電極，第二頂部芯片數(shù)據(jù)焊盤、布線層的第一部分、布線層的第二部分和板電極可以菊花式鏈在一起。在各種實施例中，中間芯片可以包括第一中間芯片以及位于第一中間芯片和板之間的第二中間芯片，第一中間芯片包括可電連接到第一頂部芯片數(shù)據(jù)焊盤的第一中間芯片數(shù)據(jù)焊盤，第二中間芯片包括第二中間芯片數(shù)據(jù)焊盤，所述半導(dǎo)體封裝件還包括將第一中間芯片數(shù)據(jù)焊盤連接到第二中間芯片數(shù)據(jù)焊盤的芯片連接件。第二中間芯片數(shù)據(jù)焊盤可以經(jīng)由芯片連接件、第一頂部芯片數(shù)據(jù)焊盤、頂部芯片、第二頂部芯片數(shù)據(jù)焊盤、第一連接件、布線層和第二連接件電連接到板電極。根據(jù)各種實施例，布線層可以包括:絕緣層；再分布圖案，位于絕緣層中；第一再分布焊盤和第二再分布焊盤，位于絕緣層中，第一再分布焊盤和第二再分布焊盤電連接到再分布圖案。第二頂部芯片數(shù)據(jù)焊盤、第一再分布焊盤、第二再分布焊盤和板電極可以菊花式鏈在一起。在各種實施例中，布線層可以接觸中間芯片的與頂部芯片接觸的上表面并且不與頂部芯片疊置。根據(jù)各種實施例，布線層的一部分可以位于頂部芯片和中間芯片之間并且與頂部
芯片疊置。在各種實施例中，半導(dǎo)體封裝件還可以包括位于板和中間芯片之間的底部芯片，底部芯片可以比中間芯片小并且與中間芯片疊置。此外，半導(dǎo)體封裝件可以包括位于板和中間芯片之間的支撐件，其中，支撐件可以與中間芯片疊置且不與底部芯片疊置，并且支撐件可以被構(gòu)造為支撐中間芯片以減小中間芯片朝向板的偏斜。根據(jù)各種實施例，底部芯片可以包括DRAM或SRAM。在各種實施例中，半導(dǎo)體封裝件還可以包括位于底部芯片和中間芯片之間的粘合層。根據(jù)各種實施例，半導(dǎo)體封裝件還可以包括將底部芯片連接到板的第三連接件，其中，第三連接件的一部分可以位于粘合層中。在各種實施例中，半導(dǎo)體封裝件還可以包括位于中間芯片的設(shè)置有頂部芯片的第一表面上的無源器件，無源器件可以電連接到頂部芯片并且不與頂部芯片疊置。根據(jù)各種實施例，無源器件可以包括多層陶瓷電容器(MLCC)、集成無源器件(IPD)或它們的組合。在各種實施例中，布線層可以包括再分布圖案，無源器件可以經(jīng)由再分布圖案電連接到頂部芯片。根據(jù)各種實施例，布線層可以包括可電連接到頂部芯片的去耦電容器。


圖1、圖 5、圖 7、圖 8、圖 10、圖 12、圖 15、圖 22A、圖 23、圖 25、圖 28、圖 29、圖 31、
圖33、圖35、圖36和圖41是用來描述根據(jù)本發(fā)明構(gòu)思的一些實施例的半導(dǎo)體封裝件的布局圖；圖2A、圖3、圖6、圖9、圖11、圖13、圖14、圖16至圖21、圖24、圖26、圖27、圖30、
圖32、圖34、圖38和圖40是用來描述根據(jù)本發(fā)明構(gòu)思的一些實施例的半導(dǎo)體封裝件的剖視圖；圖2B是詳細(xì)地示出圖2A的一部分的剖視圖；圖4是用來描述根據(jù)本發(fā)明構(gòu)思的一些實施例的半導(dǎo)體封裝件的示出板中的布線的布局圖；圖22B是示出22A的一部分的剖視圖；圖37是詳細(xì)地示出圖36的一部分的放大視圖；圖39是詳細(xì)地示出圖36的一部分的透視圖；以及圖42至圖47是示出根據(jù)本發(fā)明構(gòu)思的一些實施例的電子設(shè)備的透視圖和系統(tǒng)框圖。
具體實施例方式下面參照附圖描述示例實施例。在不背離本公開的精神和教導(dǎo)的情況下，可以有許多不同的形式和實施例，所以本公開不應(yīng)被理解為局限于在此闡述的示例實施例。相反，提供這些示例實施例使得本公開將是徹底的和完全的，并且這些示例實施例將向本領(lǐng)域技術(shù)人員充分地傳達(dá)本公開的范圍。在附圖中，為了清楚起見，可以夸大層和區(qū)域的尺寸和相對尺寸。同樣的標(biāo)號始終表不同樣的兀件。在此參照作為示例實施例的理想實施例和中間結(jié)構(gòu)的示意性圖示的剖視圖來描述本發(fā)明構(gòu)思的示例實施例。這樣，預(yù)計會出現(xiàn)例如由制造技術(shù)和/或公差引起的圖示的形狀變化。因此，本發(fā)明構(gòu)思的示例實施例不應(yīng)該被解釋為局限于在此圖示的具體形狀，而是包括例如由制造導(dǎo)致的形狀上的偏差。除非另有定義，否則這里使用的所有術(shù)語(包括技術(shù)術(shù)語和科學(xué)術(shù)語)具有與本發(fā)明所屬領(lǐng)域的普通技術(shù)人員所通常理解的意思相同的意思。將進(jìn)一步理解，除非這里明確定義，否則術(shù)語例如在通用的字典中定義的術(shù)語應(yīng)該被解釋為具有與相關(guān)領(lǐng)域的上下文中它們的意思相一致的意思，而不是將以理想的或者過于正式的含義來解釋它們的意思。這里使用的術(shù)語僅為了描述特定示例實施例的目的，而不意圖限制實施例。如這里所使用的，除非上下文另外明確地指明，否則單數(shù)形式的“一個(種)”和“該(所述)”也意圖包括復(fù)數(shù)形式。還將理解的是，當(dāng)在本說明書中使用術(shù)語“包含”和/或“包括”時，說明存在所陳述的特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個或多個其它特征、整體、步驟、操作、元件、組件和/或它們的組。將理解的是，當(dāng)元件被稱作“結(jié)合到”、“連接到”或“響應(yīng)于”另一元件或者“在”另一元件“上”時，該元件可以直接結(jié)合到、直接連接到或直接響應(yīng)于所述另一元件或者直接在所述另一元件上，或者，也可以存在中間元件。相反，當(dāng)元件被稱作“直接結(jié)合到”、“直接連接到”或“直接響應(yīng)于”另一元件或者“直接在”另一元件“上”時，不存在中間元件。如這里所使用的，術(shù)語“和/或”包括一個或多個相關(guān)所列項目的任意組合和所有組合。將理解的是，盡管在這里可使用術(shù)語第一、第二等來描述不同的元件，但是這些元件并不受這些術(shù)語的限制。這些術(shù)語僅是用來將一個元件與另一元件區(qū)分開來。因此，在不脫離本實施例的教導(dǎo)的情況下，第一元件可被命名為第二元件。為了易于描述，在這里可使用空間相對術(shù)語，如“在……之下”、“在……下方”、“下”、“在……上方”、“上”等來描述如圖中所示的一個元件或特征與其它元件或特征的關(guān)系。將理解的是，空間相對術(shù)語意在包含除了在附圖中描繪的方位之外的裝置在使用或操作中的不同方位。例如，如果附圖中的裝置被翻轉(zhuǎn)，則被描述為“在”其它元件或特征“下方”或“之下”的元件隨后將被定位為“在”其它元件或特征“上方”。因此，示例性術(shù)語“在……下方”可包括“在……上方”和“在……下方”兩種方位。所述裝置可被另外定位(旋轉(zhuǎn)90度或者在其它方位)，并且可以相應(yīng)地解釋這里使用的空間相對描述符。根據(jù)本發(fā)明構(gòu)思的一些實施例，半導(dǎo)體封裝件可以包括板、位于板上的邏輯芯片以及位于板和邏輯芯片之間的存儲器芯片。半導(dǎo)體封裝件還可以包括位于存儲器芯片上的布線層，布線層可以包括再分布圖案和再分布焊盤。每個存儲器芯片可以包括數(shù)據(jù)焊盤。存儲器芯片的數(shù)據(jù)焊盤可以經(jīng)由邏輯芯片、一些再分布圖案和一些再分布焊盤電連接到板。具體地講，邏輯芯片、再分布圖案之一以及板可以全部菊花式鏈(daisy-chained)在一起。板可以不具有將存儲器芯片的數(shù)據(jù)焊盤連接到板的任何布線。布線層可以覆蓋存儲器芯片的頂部芯片，同時與邏輯芯片疊置。在一些實施例中，布線層可以部分地覆蓋存儲器芯片的頂部芯片，而不與邏輯芯片疊置。布線層可以另外包括電連接到邏輯芯片的去耦電容器，去耦電容器可以經(jīng)由再分布圖案之一和再分布焊盤之一電連接到邏輯芯片。半導(dǎo)體封裝件可以另外包括位于存儲器芯片上的緩沖芯片，例如，DRAM或SRAM，緩沖芯片可以經(jīng)由再分布圖案之 一和再分布焊盤之一電連接到邏輯芯片。在一些實施例中，緩沖芯片可以位于板與存儲器芯片之間，半導(dǎo)體封裝件還可以包括在板上與緩沖芯片相鄰的支撐件，以支撐包括存儲器芯片和邏輯芯片的上部結(jié)構(gòu)。支撐件可以被構(gòu)造為使上部結(jié)構(gòu)和板平行并且減小偏斜。半導(dǎo)體封裝件可以另外包括位于存儲器芯片上的無源器件，例如，多層陶瓷電容器(MLCC)、集成無源器件(IPD)或它們的組合，無源器件可以經(jīng)由再分布圖案之一和再分布焊盤之一電連接到邏輯芯片。圖1是用來描述根據(jù)本發(fā)明構(gòu)思的一些實施例的半導(dǎo)體封裝件的布局圖，圖2A和圖3是用來描述根據(jù)本發(fā)明構(gòu)思的一些實施例的半導(dǎo)體封裝件的剖視圖，圖2B是詳細(xì)地示出圖2A的一部分的局部剖視圖，圖4是用來描述根據(jù)本發(fā)明構(gòu)思的一些實施例的半導(dǎo)體封裝件的示出板中的布線的布局圖。參照圖1和圖2A，第一芯片堆疊件10可以安裝在板3上。第一芯片堆疊件10可以包括多個存儲器芯片11、12、13和14。再分布層274可以形成在多個存儲器芯片11、12、13和14中的最上面的存儲器芯片14上。多個第一再分布圖案275、多個第二再分布圖案276、多個第一再分布焊盤291、多個第二再分布焊盤292、多個第三再分布焊盤293、多個第四再分布焊盤294和多個第五再分布焊盤297可以形成在再分布層274中。邏輯芯片7可以安裝在再分布層274上。覆蓋第一芯片堆疊件10和邏輯芯片7的包封劑59可以形成在板3上。第一導(dǎo)電連接件至第五導(dǎo)電連接件241、243、246、248和249可以設(shè)置在包封劑59中。多個存儲器芯片11、12、13和14以及邏輯芯片7可以包括多個數(shù)據(jù)焊盤91和多個功率焊盤92。在一些實施例中，再分布層274可以稱作上布線層。多個數(shù)據(jù)焊盤91可以不經(jīng)由板3連接到邏輯芯片7。如本申請的發(fā)明人所理解的，如果多個數(shù)據(jù)焊盤91經(jīng)由板3連接到邏輯芯片7，則多個存儲器芯片11、12、13和14與邏輯芯片7之間的電連接路徑會比較長，這會導(dǎo)致更加難以實現(xiàn)更高速度的操作。另外，當(dāng)多個數(shù)據(jù)焊盤91經(jīng)由板連接到邏輯芯片7時，會需要板3在板3中具有內(nèi)部布線以在多個存儲器芯片11、12、13和14與邏輯芯片7之間傳輸數(shù)據(jù)，從而使得板3的線路更為復(fù)雜，并且會導(dǎo)致半導(dǎo)體封裝件比要求的要大。第一導(dǎo)電連接件至第五導(dǎo)電連接件241、243、246、248和249均可以包括鍵合線、梁式引線(beam lead)、導(dǎo)電帶、導(dǎo)電間隔件、通孔電極、焊球、焊料凸起或它們的組合。例如，第一導(dǎo)電連接件至第五導(dǎo)電連接件241、243、246、248和249可以為鍵合線。板3可以包括剛性印刷電路板、柔性印刷電路板或剛性-柔性印刷電路板。板3的底表面可以被下阻焊劑2覆蓋，板3的頂表面可以被上阻焊劑4覆蓋。第一電極指231和第二電極指233可以形成在板3上。穿過下阻焊劑2的外部端子5可以形成在板3的底表面上。第一電極指231可以穿過板3電連接到從外部端子5中選擇的一個外部端子5。外部端子5可以包括焊球、焊料凸起、針腳格柵陣列、引線格柵陣列、導(dǎo)電帶或它們的組合。多個存儲器芯片11、12、13和14均可包括非易失性存儲器裝置，例如，NAND閃速存儲器。多個存儲器芯片11、12、13和14可以包括數(shù)據(jù)焊盤91。多個存儲器芯片11、12、13和14的數(shù)據(jù)焊盤91可以是數(shù)據(jù)輸入/輸出焊盤，并且可以菊花式鏈在一起。多個存儲器芯片11、12、13和14可以按級聯(lián)結(jié)構(gòu)堆疊。多個存儲器芯片11、12、13和14可以逐級地偏移式排列。例如，多個存儲器芯片11、12、13和14可以沿板3的方向逐級地偏移式排列。多個存儲器芯片11、12、13和14中的每個可以具有比邏輯芯片7的寬度大的寬度。每個第一再分布圖案275的長度可以比每個第二再分布圖案276的長度小。第一再分布圖案275和第二再分布圖案276可以彼此分隔開?？梢孕纬膳c第一再分布圖案275的兩端接觸的第一再分布焊盤291和第二再分布焊盤292?？梢孕纬膳c第二再分布圖案276的兩端接觸的第三再分布焊盤293和第四再分布焊盤294。第一再分布焊盤291可以與最上面的存儲器芯片14的數(shù)據(jù)焊盤91接觸或者電連接到最上面的存儲器芯片14的數(shù)據(jù)焊盤91。此外，第一再分布焊盤291可以經(jīng)由第二導(dǎo)電連接件243電連接到多個存儲器芯片
11、12、13。第二導(dǎo)電連接件243可以與存儲器芯片11、12和13的數(shù)據(jù)焊盤91以及第一再分布焊盤291接觸。在一些實施例中，存儲器芯片11、12、13和14均可以包括易失性存儲器裝置，例如，動態(tài)隨機(jī)存取存儲器(DRAM)。邏輯芯片7可以是包括邏輯器件的微處理器或控制器。邏輯芯片7的寬度可以比多個存儲器芯片11、12、13和14的寬度小。邏輯芯片7可以安裝在再分布層274上。再分布層274可以覆蓋最上面的存儲器芯片14。再分布層274可以置于邏輯芯片7和最上面的存儲器芯片14之間，并且可以與邏輯芯片7疊置。從邏輯芯片7的數(shù)據(jù)焊盤91中選擇的一個數(shù)據(jù)焊盤91可以經(jīng)由第五導(dǎo)電連接件249連接到第二再分布焊盤292。從邏輯芯片7的數(shù)據(jù)焊盤91中選擇的另一數(shù)據(jù)焊盤92可以經(jīng)由第四導(dǎo)電連接件248連接到第三再分布焊盤293。第一導(dǎo)電連接件241可以形成在第四再分布焊盤294和第一電極指231之間。多個存儲器芯片11、12、13和14可以順序地經(jīng)由第一再分布焊盤291、第一再分布圖案275、第二再分布焊盤292、第五導(dǎo)電連接件249、邏輯芯片7、第四導(dǎo)電連接件248、第三再分布焊盤293、第二再分布圖案276、第四再分布焊盤294和第一導(dǎo)電連接件241電連接到板3。邏輯芯片7、第三再分布焊盤293、第四再分布焊盤294和第一電極指231可以全部菊花式鏈在一起。第三導(dǎo)電連接件246可以與第二電極指233、存儲器芯片11、12和13的功率焊盤92以及第五再分布焊盤297接觸。第五再分布焊盤297可以與存儲器芯片11、12、13和14中的最上面的存儲器芯片14的功率焊盤92接觸或者電連接到該功率焊盤92。存儲器芯片
11、12、13和14的功率焊盤92可以經(jīng)由第三導(dǎo)電連接件246直接連接到第二電極指233而無需經(jīng)過邏輯芯片7。參照圖2B，最上面的存儲器芯片14可以包括數(shù)據(jù)焊盤91和鈍化絕緣層14P。鈍化絕緣層14P可以覆蓋最上面的存儲器芯片14并且可以暴露數(shù)據(jù)焊盤91。再分布層274可以包括第一絕緣層274A、第一再分布焊盤291、第一再分布圖案275、第二再分布焊盤292和第二絕緣層274B。第一絕緣層274A可以覆蓋最上面的存儲器芯片14。第一再分布焊盤
291、第一再分布圖案275和第二再分布焊盤292可以形成在第一絕緣層274A上。例如，第一再分布焊盤291、第一再分布圖案275、第二再分布焊盤292可以形成在同一水平面。第一再分布焊盤291、第一再分布圖案275、第二再分布焊盤292可以形成為互不疊置。第一再分布焊盤291可以穿過第一絕緣層274A以與最上面的芯片14的數(shù)據(jù)焊盤91直接接觸。第二絕緣層274B可以覆蓋第一絕緣層274A和第一再分布圖案275，并且可以暴露第一再分布焊盤291和第二再分布焊盤292。第二導(dǎo)電連接件243可以形成在第一再分布焊盤291上。第五導(dǎo)電連接件249可以形成在第二再分布焊盤292上。在一些實施例中，第一再分布焊盤291、第一再分布圖案275、第二再分布焊盤
292、第三再分布焊盤293、第二再分布圖案276、第四再分布焊盤294和第五再分布焊盤297可以形成在同一水平面而互不疊置。在一些實施例中，可以選擇性地省略第一絕緣層274A或第二絕緣層274B。例如，可以省略第一絕緣層274A。在一些實施例中，再分布層274可以部分地形成在最上面的存儲器芯片14上。參照圖3，板3、第一芯片堆疊件10、邏輯芯片7和包封劑59可以構(gòu)造成卡式封裝件或主板安裝式封裝件。例如，還可以省略外部端子(圖2A中的標(biāo)號5)。參照圖4，板3可以包括板內(nèi)部布線321、322和323。板內(nèi)部布線321、322和323中的一些布線可以用來對存儲器芯片11、12、13和14以及邏輯芯片7供電。例如，板內(nèi)部布線321、322和323中的一些布線可以電連接到第二電極指233和第三導(dǎo)電連接件246。板內(nèi)部布線321、322和323中的其它布線可以用來執(zhí)行數(shù)據(jù)的輸入/輸出和用來與外部設(shè)備傳輸信號。例如，板內(nèi)部布線321、322和323中的其它布線可以電連接到第一電極指231和第一導(dǎo)電連接件241。如圖1至圖4所示，邏輯芯片7可以相對靠近于存儲器芯片11、12、13和14的數(shù)據(jù)焊盤91，而相對遠(yuǎn)離存儲器芯片11、12、13和14的功率焊盤92。第一再分布圖案275、第一再分布焊盤291、第二再分布焊盤292、第二導(dǎo)電連接件243和第五導(dǎo)電連接件249可以被解釋為起著在邏輯芯片7與存儲器芯片11、12、13和14之間傳輸數(shù)據(jù)信號的作用的第一電連接路徑。第二再分布圖案276、第三再分布焊盤293、第四再分布焊盤294、第四導(dǎo)電連接件248、第一導(dǎo)電連接件241和第一電極指231可以被解釋為起著在邏輯芯片7與板3之間傳輸數(shù)據(jù)信號的作用的第二電連接路徑。第一電連接路徑可以比第二電連接路徑短。第五再分布焊盤297、第三導(dǎo)電連接件246和第二電極指233可以被解釋為起著將功率從板3傳輸?shù)酱鎯ζ餍酒?1、12、13和14的作用的第三電連接路徑。板內(nèi)部布線321、322和323可以連接到第一電極指231和第二電極指233。如上所述，根據(jù)本發(fā)明構(gòu)思的實施例，在板3中可以不需要起著在邏輯芯片7與存儲器芯片11、12、13和14之間傳輸數(shù)據(jù)信號的作用的布線。起著在邏輯芯片7與存儲器芯片11、12、13和14之間傳輸數(shù)據(jù)信號的作用的所有布線可以形成在比存儲器芯片11、12、13和14中的最下面的存儲器芯片11的水平面高的水平面處。邏輯芯片7可以形成為靠近存儲器芯片11、12、13和14的數(shù)據(jù)焊盤91。第一再分布圖案275的長度可以小于第二再分布圖案276的長度?？梢詫⒋鎯ζ餍酒?1、12、13和14的數(shù)據(jù)焊盤91與邏輯芯片7之間的電連接路徑縮短成比邏輯芯片7與板3之間的電連接路徑短。與邏輯芯片7與外部設(shè)備之間的信號傳輸速度相比，存儲器芯片11、12、13和14的操作速度會相對慢。根據(jù)本發(fā)明實施例的半導(dǎo)體封裝件的操作速度可以由存儲器芯片
11、12、13和14決定。邏輯芯片7與存儲器芯片11、12、13和14之間的電連接路徑的縮短對提高半導(dǎo)體封裝件的操作速度會非常有效?？梢愿鶕?jù)邏輯芯片7的位置來自由地調(diào)節(jié)第一再分布圖案275和第二再分布圖案276的長度?？梢韵鄬τ诘谝辉俜植紙D案275和第二再分布圖案276有效地布置邏輯芯片7的數(shù)據(jù)焊盤91的位置。本發(fā)明構(gòu)思的實施例對于邏輯芯片7的高度集成會相對具有優(yōu)勢。圖5是用來描述根據(jù)本發(fā)明構(gòu)思的一些實施例的半導(dǎo)體封裝件的布局圖，圖6是用來描述根據(jù)本發(fā)明構(gòu)思的一些實施例的半導(dǎo)體封裝件的剖視圖。參照圖5和圖6，第一芯片堆疊件10可以安裝在板3上。第一芯片堆疊件10可以包括多個存儲器芯片11、12、13和14。再分布層274可以形成在多個存儲器芯片11、12、13和14中的最上面的存儲器芯片14上。多個第二再分布圖案276、多個第一再分布焊盤291、多個第三再分布焊盤293、多個第四再分布焊盤294和多個第五再分布焊盤297可以形成在再分布層274中。邏輯芯片7可以安裝在再分布層274上。覆蓋第一芯片堆疊件10和邏輯芯片7的包封劑59可以形成在板3上。第一導(dǎo)電連接件至第五導(dǎo)電連接件241、243、246、248和249可以形成在包封劑59中。多個存儲器芯片11、12、13和14以及邏輯芯片7可以包括多個數(shù)據(jù)焊盤91和多個功率焊盤92。可以省略第一再分布圖案(圖1中的標(biāo)號275)和第二再分布焊盤(圖1中的標(biāo)號292)。第五導(dǎo)電連接件249可以與第一再分布焊盤291和邏輯芯片7的數(shù)據(jù)焊盤91接觸。圖7是用來描述根據(jù)本發(fā)明構(gòu)思的一些實施例的半導(dǎo)體封裝件的布局圖。參照圖7，第一芯片堆疊件10可以安裝在板3上。第一芯片堆疊件10可以包括多個存儲器芯片11、12、13和14。再分布層274可以形成在多個存儲器芯片11、12、13和14中的最上面的存儲器芯片14上。多個第一再分布圖案275、多個第二再分布圖案276、多個第一再分布焊盤291、多個第二再分布焊盤292、多個第三再分布焊盤293、多個第四再分布焊盤294和多個第五再分布焊盤297可以形成在再分布層274中。邏輯芯片7可以安裝在再分布層274上。第一導(dǎo)電連接件至第五導(dǎo)電連接件241、243、246、248和249可以設(shè)置在板3上。多個存儲器芯片11、12、13和14以及邏輯芯片7可以包括多個數(shù)據(jù)焊盤91和多個功率焊盤92。第一再分布圖案275、第二再分布圖案276、第一再分布焊盤291、第二再分布焊盤
292、第三再分布焊盤293、第四再分布焊盤294和第五再分布焊盤297可以形成為具有各種位置和長度。邏輯芯片7的長邊與短邊之比可以為1.2或更小。長邊與短邊之比是指用短邊的長度除長邊的長度時的結(jié)果數(shù)值。圖8是用來描述根據(jù)本發(fā)明構(gòu)思的一些實施例的半導(dǎo)體封裝件的布局圖，圖9是用來描述根據(jù)本發(fā)明構(gòu)思的半導(dǎo)體封裝件的剖視圖。參照圖8和圖9，第一芯片堆疊件10可以安裝在板3上。第一芯片堆疊件10可以包括多個存儲器芯片11、12、13和14。再分布層274可以形成在多個存儲器芯片11、12、13和14中的最上面的存儲器芯片14上。多個第一再分布圖案275、多個第二再分布圖案276、多個第三再分布圖案277、多個第一再分布焊盤291、多個第二再分布焊盤292、多個第三再分布焊盤293、多個第四再分布焊盤294、多個第五再分布焊盤297和多個第六再分布焊盤298可以形成在再分布層274中。邏輯芯片7和第一緩沖芯片261可以形成在再分布層274上。覆蓋第一芯片堆疊件10、邏輯芯片7和第一緩沖芯片261的包封劑59可以設(shè)置在板3上。第一導(dǎo)電連接件241、第二導(dǎo)電連接件243、第三導(dǎo)電連接件246、第四導(dǎo)電連接件248、第五導(dǎo)電連接件249、第六導(dǎo)電連接件244和第七導(dǎo)電連接件247可以設(shè)置在包封劑59中。存儲器芯片11、12、13和14、第一緩沖芯片261以及邏輯芯片7可以包括多個數(shù)據(jù)焊盤91和多個功率焊盤92。第一緩沖芯片261可以利用第七導(dǎo)電連接件247連接到邏輯芯片7。第三再分布圖案277可以形成在第五再分布焊盤297和第六再分布焊盤298之間。第六導(dǎo)電連接件244可以形成在第六再分布焊盤298和第一緩沖芯片261的功率焊盤92之間。第一緩沖芯片261可以包括易失性存儲器裝置，例如DRAM或靜態(tài)隨機(jī)存取存儲器(SRAM)。圖10是用來描述根據(jù)本發(fā)明構(gòu)思的一些實施例的半導(dǎo)體封裝件的布局圖，圖11是用來描述根據(jù)本發(fā)明構(gòu)思的一些實施例的半導(dǎo)體封裝件的剖視圖。參照圖10和圖11，第一芯片堆疊件10可以安裝在板3上。第一芯片堆疊件10可以包括多個存儲器芯片11、12、13和14。再分布層274可以形成在多個存儲器芯片11、12、13和14中的最上面的存儲器芯片14上。多個第二再分布圖案276、多個第三再分布圖案277、多個第一再分布焊盤291、多個第三再分布焊盤293、多個第四再分布焊盤294、多個第五再分布焊盤297和多個第六再分布焊盤298可以形成在再分布層274中。邏輯芯片7和第一緩沖芯片261可以安裝在再分布層274上。覆蓋第一芯片堆疊件10、邏輯芯片7和第一緩沖芯片261的包封劑59可以設(shè)置在板3上。第一導(dǎo)電連接件241、第二導(dǎo)電連接件243、第三導(dǎo)電連接件246、第四導(dǎo)電連接件248、第五導(dǎo)電連接件249、第六導(dǎo)電連接件244和第七導(dǎo)電連接件247可以設(shè)置在包封劑59中。存儲器芯片11、12、13和14、第一緩沖芯片261以及邏輯芯片7可以包括多個數(shù)據(jù)焊盤91和多個功率焊盤92。可以省略第一再分布圖案(圖8中的標(biāo)號275)和第二再分布焊盤(圖8中的標(biāo)號292)。第五導(dǎo)電連接件249可以與第一再分布焊盤291和邏輯芯片7的數(shù)據(jù)焊盤91接觸。圖12是用來描述根據(jù)本發(fā)明構(gòu)思的一些實施例的半導(dǎo)體封裝件的布局圖，圖13和圖14是用來描述根據(jù)本發(fā)明構(gòu)思的半導(dǎo)體封裝件的剖視圖。參照圖12和圖13，第一芯片堆疊件10可以安裝在板3上。第一芯片堆疊件10可以包括多個存儲器芯片11、12、13和14。再分布層274可以形成在多個存儲器芯片11、12、
13和14中的最上面的存儲器芯片14上。多個第一再分布圖案275、多個第二再分布圖案276、多個第三再分布圖案277、多個第一再分布焊盤291、多個第二再分布焊盤292、多個第三再分布焊盤293、多個第四再分布焊盤294、多個第五再分布焊盤297和多個第六再分布焊盤298可以形成在再分布層274中。邏輯芯片7、第一緩沖芯片261和第二緩沖芯片262可以安裝在再分布層274上。第二緩沖芯片262可以偏移式地排列在第一緩沖芯片261上。覆蓋第一芯片堆疊件10、邏輯芯片7、第一緩沖芯片261和第二緩沖芯片262的包封劑59可以形成在板3上。第一導(dǎo)電連接件241、第二導(dǎo)電連接件243、第三導(dǎo)電連接件246、第四導(dǎo)電連接件248、第五導(dǎo)電連接件249、第六導(dǎo)電連接件244和第七導(dǎo)電連接件247可以設(shè)置在包封劑59中。存儲器芯片11、12、13和14、第一緩沖芯片261、第二緩沖芯片262以及邏輯芯片7可以包括多個數(shù)據(jù)焊盤91和多個功率焊盤92。第一緩沖芯片261和第二緩沖芯片262可以利用第七導(dǎo)電連接件247連接到邏輯芯片7。第三再分布圖案277可以形成在第五再分布焊盤297和第六再分布焊盤298之間。第六導(dǎo)電連接件244可以形成在第一緩沖芯片261和第二緩沖芯片262的功率焊盤92與第六再分布焊盤298之間。第一緩沖芯片261和第二緩沖芯片262可以包括諸如DRAM或SRAM的易失性存儲器裝置。參照圖14，第二緩沖芯片262可以利用第一粘合層253安裝在第一緩沖芯片261上。第一緩沖芯片261和第二緩沖芯片262可以利用第七導(dǎo)電連接件247連接到邏輯芯片7。第七導(dǎo)電連接件247可以穿過第一粘合層253的內(nèi)部。第一粘合層253可以稱作直接粘合膜(direct adhesive film, DAF)或線上膜(film over wire，F(xiàn)0W)。例如，當(dāng)?shù)谄邔?dǎo)電連接件247為鍵合線時，鍵合線的一部分可以局部穿透或穿過第一粘合層253。當(dāng)?shù)谄邔?dǎo)電連接件247穿透或穿過第一粘合層253時，第二緩沖芯片262可以豎直地排列在第一緩沖芯片261上。圖15是用來描述根據(jù)本發(fā)明構(gòu)思的一些實施例的半導(dǎo)體封裝件的布局圖。參照圖15，第一芯片堆疊件10可以安裝在板3上。第一芯片堆疊件10可以包括多個存儲器芯片11、12、13和14。再分布層274可以形成在多個存儲器芯片11、12、13和14中的最上面的存儲器芯片14上。多個第一再分布圖案275、多個第二再分布圖案276、多個第三再分布圖案277、多個第四再分布圖案313、多個第一再分布焊盤291、多個第二再分布焊盤292、多個第三再分布焊盤293、多個第四再分布焊盤294、多個第五再分布焊盤297、多個第六再分布焊盤298、多個第七再分布焊盤311和多個第八再分布焊盤314可以形成在再分布層274中。邏輯芯片7、第一緩沖芯片261和第二緩沖芯片262可以安裝在再分布層274上。第二緩沖芯片262可以偏移式地排列在第一緩沖芯片261上。覆蓋第一芯片堆疊件10、邏輯芯片7、第一緩沖芯片261和第二緩沖芯片262的包封劑59可以形成在板3上。第一導(dǎo)電連接件241、第二導(dǎo)電連接件243、第三導(dǎo)電連接件246、第四導(dǎo)電連接件248、第五導(dǎo)電連接件249、第六導(dǎo)電連接件244、第七導(dǎo)電連接件247和第八導(dǎo)電連接件312可以設(shè)置在包封劑59中。第七再分布焊盤311和第八再分布焊盤314可以形成在第四再分布圖案313的兩端。第四再分布圖案313、第七再分布焊盤311和第八再分布焊盤314可以形成在第一緩沖芯片261和邏輯芯片7之間。第一緩沖芯片261和第二緩沖芯片262可以利用第七導(dǎo)電連接件247連接到第八再分布焊盤314。邏輯芯片7可以利用第八導(dǎo)電連接件312連接到第七再分布焊盤311。圖16至圖21是用來描述根據(jù)本發(fā)明構(gòu)思的一些實施例的半導(dǎo)體封裝件的剖視圖。參照圖16和圖17，緩沖芯片261和262以及支撐件50可以安裝在板3上。第一芯片堆疊件10可以安裝在緩沖芯片261和262以及支撐件50上。第一芯片堆疊件10可以包括多個存儲器芯片11、12、13和14。再分布層274可以形成在多個存儲器芯片11、12、13和14中的最上面的存儲器芯片14上。第一再分布圖案275、第二再分布圖案276以第一再分布焊盤至第四再分布焊盤291、292、293和294可以形成在再分布層274中。邏輯芯片7可以安裝在再分布層274上。覆蓋緩沖芯片261和262、支撐件50、第一芯片堆疊件10以及邏輯芯片7的包封劑59可以形成在板3上。此外，第一導(dǎo)電連接件241、第二導(dǎo)電連接件243、第四導(dǎo)電連接件248、第五導(dǎo)電連接件249和第九導(dǎo)電連接件242可以形成在包封劑59中。緩沖芯片261和262、存儲器芯片11、12、13和14以及邏輯芯片7可以包括數(shù)據(jù)焊盤91。導(dǎo)電連接件241、242、243、248和249均可以包括鍵合線、梁式引線、導(dǎo)電帶、導(dǎo)電間隔件、通孔電極、焊球、焊料凸起或它們的組合。板3可以包括剛性印刷電路板、柔性印刷電路板或剛性-柔性印刷電路板。板3的底表面可以覆蓋有下阻焊劑2，板3的頂表面可以覆蓋有上阻焊劑4。第一電極指231和第三電極指232可以形成在板3上。穿過下阻焊劑2的外部端子5可以形成在板3上。第一電極指231可以通過板3電連接到從外部端子5中選擇的一個外部端子5。外部端子5可以包括焊球、焊料凸起、針腳格柵陣列、引線格柵陣列、導(dǎo)電帶或它們的組合。在一些實施例中，板3、緩沖芯片261和262、支撐件50、第一芯片堆疊件10、邏輯芯片7以及包封劑59可以構(gòu)成卡式封裝件?？梢允÷酝獠慷俗?。緩沖芯片261和262中的每個可以包括諸如DRAM或SRAM的易失性存儲器裝置。緩沖芯片261和262的數(shù)據(jù)焊盤91可以是數(shù)據(jù)輸入/輸出焊盤。第九導(dǎo)電連接件242可以形成在緩沖芯片261和262的數(shù)據(jù)焊盤92與第三電極指232之間。緩沖芯片261和262可以經(jīng)由第九導(dǎo)電連接件242和板3電連接到邏輯芯片7。緩沖芯片261和262可以包括第一緩沖芯片261和第二緩沖芯片262。第二緩沖芯片262可以利用第一粘合層253安裝在第一緩沖芯片261上。第一粘合層253可以稱作DAF或F0W。第九導(dǎo)電連接件242可以穿過第一粘合層253的內(nèi)部。例如，當(dāng)?shù)诰艑?dǎo)電連接件242為鍵合線時，該鍵合線的一部分可以部分地穿透或穿過第一粘合層253。當(dāng)?shù)诰艑?dǎo)電連接件242穿透或穿過第一粘合層253時，第二緩沖芯片262可以豎直地排列在第一緩沖芯片261上。支撐件50的頂表面和第二緩沖芯片262的頂表面可以處于同一水平面。
存儲器芯片11、12、13和14中的每個可以包括諸如NAND閃速存儲器的非易失性存儲器裝置。存儲器芯片11、12、13和14的數(shù)據(jù)焊盤91可以是數(shù)據(jù)輸入/輸出焊盤。存儲器芯片11、12、13和14可以按級聯(lián)結(jié)構(gòu)堆疊。存儲器芯片11、12、13和14可以逐級地偏移式排列。存儲器芯片11、12、13和14中的每個的寬度可以比第二緩沖芯片262的寬度大。存儲器芯片11、12、13和14中的最下面的存儲器芯片11可以利用第二粘合層254附于支撐件50和第二緩沖芯片262。最下面的存儲器芯片11的一個側(cè)面可以與支撐件50的側(cè)面豎直地排列。最下面的存儲器芯片11的另一側(cè)面可以在第二緩沖芯片262上排列。第三粘合層255可以形成在存儲器芯片11、12、13和14之間。存儲器芯片11、12、13和14可以與板3的方向逐級地偏移式排列。第二粘合層254的厚度可以比第三粘合層255的厚度大。第九導(dǎo)電連接件242可以穿過第二粘合層254的內(nèi)部。例如，當(dāng)?shù)诰艑?dǎo)電連接件242為鍵合線時，該鍵合線的一部分可以部分地穿透或穿過第二粘合層254。當(dāng)?shù)诰艑?dǎo)電連接件242穿透或穿過第二粘合層254時，第二緩沖芯片262和支撐件50可以安裝在最下面的存儲器芯片11所占據(jù)的區(qū)域內(nèi)。第二粘合層254可以具有與最下面的存儲器芯片11的寬度相同的寬度。第二粘合層254可以附于最下面的存儲器芯片11的底表面。第二粘合層254可以與最下面的存儲器芯片11、第二緩沖芯片262和支撐件50直接接觸。第二粘合層254可以是DAF或F0W。第三粘合層255可以是與第二粘合層254為同一種類的材料層。在一些實施例中，粘合層255可以是與第二粘合層254為不同種類的材料層。第一再分布圖案275和第二再分布圖案276可以彼此分隔開?？梢孕纬膳c第一再分布圖案275的兩端接觸的第一再分布焊盤291和第二再分布焊盤292?？梢孕纬膳c第二再分布圖案276的兩端接觸的第三再分布焊盤293和第四再分布焊盤294。第一再分布焊盤291可以與最上面的存儲器芯片14的數(shù)據(jù)焊盤91接觸或者電連接到最上面的存儲器芯片14的數(shù)據(jù)焊盤91。此外，第一再分布焊盤291可以經(jīng)由第二半導(dǎo)體連接件243電連接到多個存儲器芯片11、12和13。第二導(dǎo)電連接件243可以與存儲器芯片11、12和13的數(shù)據(jù)焊盤91以及第一再分布焊盤291接觸。邏輯芯片7可以是控制器或微處理器。邏輯芯片7的寬度可以比存儲器芯片11、12和13的寬度小。邏輯芯片7可以安裝在再分布層274上。從邏輯芯片7的數(shù)據(jù)焊盤91中選擇的一個數(shù)據(jù)焊盤91可以經(jīng)由第五導(dǎo)電連接件249連接到第二再分布焊盤292。從邏輯芯片7的數(shù)據(jù)焊盤91中選擇的另一個數(shù)據(jù)焊盤91可以經(jīng)由第四導(dǎo)電連接件248連接到第三再分布焊盤293。第一導(dǎo)電連接件241可以形成在第四再分布焊盤294和第一電極指231之間。存儲器芯片11、12和13可以順序地經(jīng)由數(shù)據(jù)焊盤91、第二導(dǎo)電連接件243、第一再分布焊盤291、第一再分布圖案275、第二再分布焊盤292、第五導(dǎo)電連接件249、邏輯芯片
7、第四導(dǎo)電連接件248、第三再分布焊盤293、第二再分布圖案276、第四再分布焊盤294和第一導(dǎo)電連接件241電連接到板3。如圖16和圖17所示，可以根據(jù)邏輯芯片7的位置自由地調(diào)節(jié)第一再分布圖案275的長度和第二再分布圖案276的長度。例如，當(dāng)需要縮短邏輯芯片7與存儲器芯片11、12和13之間的信號傳輸路徑時，可以將第一再分布圖案275的長度縮短成比第二再分布圖案276的長度短，如與圖16所相似?？梢詫⒋鎯ζ餍酒?1、12和13的數(shù)據(jù)焊盤91與邏輯芯片7之間的電連接路徑縮短成比邏輯芯片7與板3之間的電連接路徑短。第二緩沖芯片262可以利用第九導(dǎo)電連接件242穿過第一粘合層253的構(gòu)造豎直地排列在第一緩沖芯片261上。此外，第二緩沖芯片262和支撐件50可以利用第九導(dǎo)電連接件242穿過第二粘合層254的構(gòu)造安裝在最下面的存儲器芯片11所占據(jù)的區(qū)域內(nèi)。第一緩沖芯片261和第二緩沖芯片262可以與最下面的存儲器芯片11疊置，但可以不與支撐件50疊置。參照圖18，再分布層274可以形成在存儲器芯片11、12、13和14中的最上面的存儲器芯片14上。第一再分布焊盤291、第二再分布圖案276以及位于第二再分布圖案276的兩端的第三再分布焊盤293和第四再分布焊盤294可以形成在再分布層274中。邏輯芯片7可以安裝在再分布層274上。從邏輯芯片7的數(shù)據(jù)焊盤91中選擇的一個數(shù)據(jù)焊盤91可以經(jīng)由第五導(dǎo)電連接件249連接到第一再分布焊盤291。從邏輯芯片7的數(shù)據(jù)焊盤91中選擇的另一個數(shù)據(jù)焊盤91可以經(jīng)由第四導(dǎo)電連接件248連接到第三再分布焊盤293?？梢允÷缘谝辉俜植紙D案(圖16中的標(biāo)號275)和第二再分布焊盤(圖16中的標(biāo)號292)。邏輯芯片7可以被安裝為靠近第一再分布焊盤291以及存儲器芯片11、12、13和14的數(shù)據(jù)焊盤91。參照圖19，可以省略第二緩沖芯片(圖16中的標(biāo)號262)。支撐件50的頂表面和第一緩沖芯片261的頂表面可以處于同一水平面。存儲器芯片11、12、13和14中的最下面的存儲器芯片11可以利用第二粘合層254附于支撐件50和第一緩沖芯片261。最下面的存儲器芯片11的側(cè)面可以在第一緩沖芯片261上排列。第九導(dǎo)電連接件242可以穿過第二粘合層254的內(nèi)部。第一緩沖芯片261和支撐件50可以安裝在最下面的存儲器芯片11所占據(jù)的區(qū)域內(nèi)。參照圖20，芯片堆疊件9可以安裝在緩沖芯片261和262以及支撐件50上。芯片堆疊件9可以包括多個存儲器芯片11、12、13、14、21、22、23和24。為了方便起見，多個存儲器芯片11、12、13、14、21、22、23和24可以稱作第一存儲器芯片至第八存儲器芯片11、12、13、14、21、22、23和24。第一存儲器芯片至第四存儲器芯片11、12、13和14可以構(gòu)成第一芯片堆疊件10，第五存儲器芯片至第八存儲器芯片21、22、23和24可以構(gòu)成第二芯片堆疊件20。再分布層274可以形成在第八存儲器芯片24上。中間再分布層284可以形成在第四存儲器芯片14上。中間再分布層284可以包括第五再分布圖案285以及形成在第五再分布圖案285的兩端的第九再分布焊盤295和第十再分布焊盤296。第一存儲器芯片至第四存儲器芯片11、12、13和14可以按第一級聯(lián)結(jié)構(gòu)堆疊。第二半導(dǎo)體連接件243可以與第十再分布焊盤296接觸。第五存儲器芯片至第八存儲器芯片21、22、23和24可以按第二級聯(lián)結(jié)構(gòu)堆疊。第五存儲器芯片至第八存儲器芯片21、22、23和24可以沿與第一存儲器芯片至第四存儲器芯片11、12、13和14的方向不同的方向排列。第五存儲器芯片至第八存儲器芯片21、22、23和24可以沿與第一存儲器芯片至第四存儲器芯片11、12、13和14的方向相反的方向順序地偏移式排列。例如，第五存儲器芯片21可以利用第四粘合層256附著在中間再分布層284上。第四粘合層256可以與第二粘合層254相同。第二導(dǎo)電連接件243可以穿過第四粘合層256的內(nèi)部。
第六存儲器芯片至第八存儲器芯片22、23和24可以利用第五粘合層257順序地附于第五存儲器芯片21。第五存儲器芯片至第七存儲器芯片21、22和23可以利用第十導(dǎo)電連接件245連接到第四再分布焊盤294。第八存儲器芯片24的數(shù)據(jù)焊盤91可以與第四再分布焊盤294接觸或者電連接到第四再分布焊盤294。第十導(dǎo)電連接件245的端部可以與第九再分布焊盤295接觸。參照圖21，再分布層274可以形成在存儲器芯片11、12、13和14中的最上面的存儲器芯片14上。第一再分布圖案275以及形成在第一再分布圖案275的兩端的第一再分布焊盤291和第二再分布焊盤292可以形成在再分布層274中。邏輯芯片7可以安裝在再分布層274上。從邏輯芯片7的數(shù)據(jù)焊盤91中選擇的一個數(shù)據(jù)焊盤91可以經(jīng)由第五導(dǎo)電連接件249連接到第二再分布焊盤292。從邏輯芯片7的數(shù)據(jù)焊盤91中選擇的另一個數(shù)據(jù)焊盤91可以經(jīng)由第一導(dǎo)電連接件241連接到第一電極指231?？梢允÷缘诙俜植紙D案(圖17中的標(biāo)號276)以及第三和第四再分布焊盤(圖16中的標(biāo)號293和294)。圖22A是用來描述根據(jù)本發(fā)明構(gòu)思的一些實施例的半導(dǎo)體封裝件的布局圖，圖22B是示出圖22k的一部分的剖視圖。參照圖22A，第一芯片堆疊件10可以安裝在板3上。第一芯片堆疊件10可以包括多個存儲器芯片11、12、13和14。再分布層274可以形成在存儲器芯片11、12、13和14中的最上面的存儲器芯片14上。多個第一再分布圖案275、多個第二再分布圖案276、多個第一再分布焊盤291、多個第二再分布焊盤292、多個第三再分布焊盤293、多個第四再分布焊盤294、多個第五再分布焊盤297、多個第六再分布焊盤298、多個第七再分布焊盤377、多個第十一再分布焊盤393、多個第十二再分布焊盤394、多個第十三再分布焊盤395和多個第十四再分布焊盤396可以形成在再分布層274中。邏輯芯片7可以安裝在再分布層274上。第一導(dǎo)電連接件至第五導(dǎo)電連接件241、243、246、248和249以及第i^一導(dǎo)電連接件至第十三導(dǎo)電連接件341、347和348可以設(shè)置在板3上。多個存儲器芯片11、12、13和14以及邏輯芯片7可以包括多個數(shù)據(jù)焊盤91和多個功率焊盤92。第十三導(dǎo)電連接件348可以連接在邏輯`芯片7和第十一再分布焊盤293之間。第七再分布圖案377可以形成在第十一再分布焊盤393和第十四再分布焊盤396之間。第十二導(dǎo)電連接件347可以連接到第十四再分布焊盤396和第十三再分布焊盤395。第六再分布圖案376可以形成在第十三再分布焊盤395和第十二再分布焊盤394之間。第十一導(dǎo)電連接件341可以連接到第十二再分布焊盤394和第四電極指331。第十二導(dǎo)電連接件347可以包括鍵合線、梁式引線或?qū)щ妿?。例如，第十二?dǎo)電連接件347可以是諸如金線或鋁線的鍵合線。第二再分布圖案276可以布置在第十四再分布焊盤396和第十三再分布焊盤395之間。第十二導(dǎo)電連接件347可以跨過第二再分布圖案276。第十二導(dǎo)電連接件347可以與第二再分布圖案246分隔開。在一些實施例中，第一再分布圖案275和第二再分布圖案276中的至少一個可以形成在第十四再分布焊盤396和第十三再分布焊盤395之間。參照圖22B，最上面的存儲器芯片14可以包括鈍化絕緣層14P。鈍化絕緣層14P可以覆蓋最上面的存儲器芯片14。再分布層274可以包括第一絕緣層274A、第十三再分布焊盤395、第二再分布圖案276、第十四再分布焊盤396和第二絕緣層274B。第一絕緣層274A可以覆蓋最上面的存儲器芯片14。第十三再分布焊盤395、第二再分布圖案276和第十四再分布焊盤396可以形成在第一絕緣層274A上。例如，第十三再分布焊盤395、第二再分布圖案276和第十四再分布焊盤396可以形成在同一水平面。第十三再分布焊盤395、第二再分布圖案276和第十四再分布焊盤396可以形成為互不疊置。第二絕緣層274B可以覆蓋第一絕緣層274A和第二再分布圖案276，并且可以暴露第十三再分布焊盤395并暴露第十四再分布焊盤396。第十二導(dǎo)電連接件347可以形成在第十三再分布焊盤395和第十四再分布焊盤396之間。第十二導(dǎo)電連接件347可以與第二再分布圖案276分隔開。第十二導(dǎo)電連接件347可以與第十三再分布焊盤395和第十四再分布焊盤396直接接觸。圖23是用來描述根據(jù)本發(fā)明構(gòu)思的一些實施例的半導(dǎo)體封裝件的布局圖，圖24是用來描述根據(jù)本發(fā)明構(gòu)思的一些實施例的半導(dǎo)體封裝件的剖視圖。參照圖23和圖24，第一芯片堆疊件10可以安裝在板3上。第一芯片堆疊件10可以包括多個存儲器芯片11、12、13和14。再分布層274P可以形成在多個存儲器芯片11、12、13和14中的最上面的存儲器芯片14上。再分布層274P可以局部覆蓋最上面的存儲器芯片14并且可以不與邏輯芯片7疊置。多個第二再分布圖案276、多個第三再分布焊盤293、多個第四再分布焊盤294和多個第五再分布焊盤297可以形成在再分布層274P中。邏輯芯片7可以安裝在最上面的存儲器芯片14上。覆蓋第一芯片堆疊件10和邏輯芯片7的包封劑59可以設(shè)置在板3上。第一導(dǎo)電連接件至第五導(dǎo)電連接件241、243、246、248和249可以形成在包封劑59中。多個存儲器芯片11、12、13和14以及邏輯芯片7可以包括多個數(shù)據(jù)焊盤91和多個功率焊盤92。再分布層274P可以不設(shè)置在邏輯芯片7與最上面的存儲器芯片14之間。例如，再分布層274P可以局部形成在最上面的存儲器芯片14上，以不與邏輯芯片7疊置?？梢允÷缘谝辉俜植己副P(圖5中的標(biāo)號291)。第五導(dǎo)電連接件249可以與最上面的存儲器芯片14的數(shù)據(jù)焊盤91和邏輯芯片7的數(shù)據(jù)焊盤91接觸。圖25是用來描述根據(jù)本發(fā)明構(gòu)思的一些實施例的半導(dǎo)體封裝件的布局圖，圖26是用來描述根據(jù)本發(fā)明構(gòu)思的一些實施例的半導(dǎo)體封裝件的剖視圖。參照圖25和圖26，第一芯片堆疊件10可以安裝在板3上。第一芯片堆疊件10可以包括多個存儲器芯片11、12、13和14。再分布層274可以形成在多個存儲器芯片11、12、13和14中的最上面的存儲器芯片14上。多個第一再分布圖案275、多個第二再分布圖案276、多個第八再分布圖案475、多個第一再分布焊盤291、多個第二再分布焊盤292、多個第三再分布焊盤293、多個第四再分布焊盤294、多個第五再分布焊盤297、多個第十五再分布焊盤491和多個第十六再分布焊盤492可以形成在再分布層274中。邏輯芯片7和第一去耦電容器405可以安裝在再分布層274上。覆蓋第一芯片堆疊件10和邏輯芯片7的包封劑59可以設(shè)置在板3上。第一導(dǎo)電連接件至第五導(dǎo)電連接件241、243、246、248和249、第十四導(dǎo)電連接件449以及第十五導(dǎo)電連接件450可以設(shè)置在包封劑59中。多個存儲器芯片11、12、13和14以及邏輯芯片7可以包括多個第一數(shù)據(jù)焊盤91、多個第二數(shù)據(jù)焊盤93和多個功率焊盤92。第十四導(dǎo)電連接件449可以是鍵合線。第十五導(dǎo)電連接件450可以是導(dǎo)電膏、焊球或焊料凸起。多個存儲器芯片11、12、13和14中的每個可以包括諸如NAND閃速存儲器的非易失性存儲器裝置。多個存儲器芯片11、12、13和14的每個的寬度可以比邏輯芯片7和第一去稱電容器405的寬度大。例如,第一去稱電容器405可以是多層陶瓷電容器(MLCC)。邏輯芯片7可以是包括邏輯器件的微處理器或控制器。再分布層274可以置于第一去耦電容器405和最上面的存儲器芯片14之間。第一去耦電容器405可以經(jīng)由第十五導(dǎo)電連接件450、多個第十五再分布焊盤491、多個第八再分布圖案475、多個第十六再分布焊盤492、第十四導(dǎo)電連接件449和第二數(shù)據(jù)焊盤93連接到邏輯芯片7。第一去耦電容器405可以靠近于邏輯芯片7安裝。在一些實施例中，第一去耦電容器405可以直接連接到最上面的存儲器芯片14的第一數(shù)據(jù)焊盤91。在一些實施例中，第一去耦電容器405可以連接到從多個第一數(shù)據(jù)焊盤
91、多個第二數(shù)據(jù)焊盤93和多個功率焊盤92選擇的兩種焊盤。在一些實施例中，第一去耦電容器405可以連接到多個功率焊盤92。在一些實施例中，第一去耦電容器405可以連接到最上面的存儲器芯片14與邏輯芯片7之間的數(shù)據(jù)傳輸路徑。在一些實施例中，存儲器芯片11、12、13和14均可以包括諸如DRAM的易失性存儲器裝置。在一些實施例中，再分布層274可以被稱作上布線層。圖27是用來描述根據(jù)本發(fā)明構(gòu)思的一些實施例的半導(dǎo)體封裝件的剖視圖。參照圖27，再分布層274可以形成在多個存儲器芯片11、12、13和14中的最上面的存儲器芯片14上。邏輯芯片7和第一去耦電容器405可以安裝在再分布層274上。第一去耦電容器405可以包括第三數(shù)據(jù)焊盤94。第十四導(dǎo)電連接件449可以形成在第三數(shù)據(jù)焊盤94和第二數(shù)據(jù)焊盤93之間。第十四導(dǎo)電連接件449可以是鍵合線。第一去耦電容器405可以經(jīng)由第十四導(dǎo)電連接件449連接到邏輯芯片7。圖28是用來描述根據(jù)本發(fā)明構(gòu)思的一些實施例的半導(dǎo)體封裝件的布局圖。參照圖28，第一芯片堆疊件10可以安裝在板3上。第一芯片堆疊件10可以包括多個存儲器芯片11、12、13和14。再分布層274可以形成在多個存儲器芯片11、12、13和14中的最上面的存儲器芯片14上。多個第一再分布圖案275、多個第二再分布圖案276、多個第八再分布圖案475、多個第一再分布焊盤291、多個第二再分布焊盤292、多個第三再分布焊盤293、多個第四再分布焊盤294、多個第五再分布焊盤297、多個第十五再分布焊盤491和多個第十六再分布焊盤492可以形成在再分布層274中。邏輯芯片7和第一去耦電容器405可以安裝在再分布層274上。第一導(dǎo)電連接件至第五導(dǎo)電連接件241、243、246、248和249、第十四導(dǎo)電連接件449以及第十五導(dǎo)電連接件450可以形成在板3上。多個存儲器芯片11、12、13和14以及邏輯芯片7可以包括多個第一數(shù)據(jù)焊盤91、第二數(shù)據(jù)焊盤93以及多個功率焊盤92。第二去耦電容器406可以安裝在板3上。第二去耦電容器406可以是MLCC。第一電極指231、第二電極指233和第五電極指431可以形成在板3上。第二去耦電容器406可以經(jīng)由第五電極指431連接到邏輯芯片7或多個存儲器芯片11、12、13和14。圖29是用來描述根據(jù)本發(fā)明構(gòu)思的一些實施例的半導(dǎo)體封裝件的布局圖，圖30是用來描述根據(jù)本發(fā)明構(gòu)思的一些實施例的半導(dǎo)體封裝件的剖視圖。參照圖29和圖30，第一芯片堆疊件10可以安裝在板3上。第一芯片堆疊件10可以包括多個存儲器芯片11、12、13和14。再分布層274可以形成在多個存儲器芯片11、12、13和14中的最上面的存儲器芯片14上。多個第一再分布圖案275、多個第二再分布圖案276、多個第九再分布圖案476、多個第一再分布焊盤291、多個第二再分布焊盤292、多個第三再分布焊盤293、多個第四再分布焊盤294、多個第五再分布焊盤297、多個第十七再分布焊盤493和多個第十八再分布焊盤494可以形成在再分布層274中。邏輯芯片7和IPD407可以安裝在再分布層274上。覆蓋第一芯片堆疊件10、邏輯芯片7和IPD 407的包封劑59可以設(shè)置在板3上。第一導(dǎo)電連接件至第五導(dǎo)電連接件241、243、246、248和249、第十六導(dǎo)電連接件451以及第十七導(dǎo)電連接件452可以設(shè)置在包封劑59中。多個存儲器芯片11、12、13和14以及邏輯芯片7可以包括多個第一數(shù)據(jù)焊盤91、第四數(shù)據(jù)焊盤95和多個功率焊盤92。第十六導(dǎo)電連接件451可以是鍵合線。第十七導(dǎo)電連接件452可以是焊球或焊料凸起。多個存儲器芯片11、12、13和14中的每個可以包括諸如NAND閃速存儲器的非易失性存儲器裝置。多個存儲器芯片11、12、13和14的每個的寬度可以比邏輯芯片7和IPD 407的寬度大。IK) 407可以包括電阻器、電感器、電容器或它們的組合。邏輯芯片7可以是包括邏輯器件的微處理器或控制器。再分布層274可以置于IPD 407和最上面的存儲器芯片14之間。IPD 407可以經(jīng)由第十七導(dǎo)電連接件452、多個第十八再分布焊盤494、多個第九再分布圖案476、多個第十七再分布焊盤493、第十六導(dǎo)電連接件451和第四數(shù)據(jù)焊盤95連接到邏輯芯片7。IPD407可以靠近于邏輯芯片7安裝。在一些實施例中，Iro 407可以直接連接到最上面的存儲器芯片14的第一數(shù)據(jù)焊盤91。在一些實施例中，Iro 407可以連接到最上面的存儲器芯片14與邏輯芯片7之間的數(shù)據(jù)傳輸路徑。在一些實施例中，存儲器芯片11、12、13和14中的每個可以包括諸如DRAM的易失性存儲器裝置。圖31是用來描述根據(jù)本發(fā)明構(gòu)思的一些實施例的半導(dǎo)體封裝件的布局圖，圖32是用來描述根據(jù)本發(fā)明構(gòu)思的一些實施例的半導(dǎo)體封裝件的剖視圖。參照圖31和圖32，第一芯片堆疊件10可以安裝在板3上。第一芯片堆疊件10可以包括多個存儲器芯片11、12、13和14。再分布層274可以形成在多個存儲器芯片11、
12、13和14中的最上面的存儲器芯片14上。多個第一再分布圖案275、多個第二再分布圖案276、多個第九再分布圖案476、多個第一再分布焊盤291、多個第二再分布焊盤292、多個第三再分布焊盤293、多個第四再分布焊盤294、多個第五再分布焊盤297、多個第十七再分布焊盤493和多個第十八再分布焊盤494可以形成在再分布層274中。邏輯芯片7和IPD407可以安裝在再分布層274上。覆蓋第一芯片堆疊件10、邏輯芯片7和IPD 407的包封劑59可以形成在板3上。第一導(dǎo)電連接件至第五導(dǎo)電連接件241、243、246、248和249、第十六導(dǎo)電連接件451以及第十八導(dǎo)電連接件453可以設(shè)置在包封劑59中。多個存儲器芯片11、12、13和14以及邏輯芯片7可以包括多個第一數(shù)據(jù)焊盤91、第四數(shù)據(jù)焊盤95以及多個功率焊盤92。第十六導(dǎo)電連接件451和第十八導(dǎo)電連接件453可以是鍵合線。多個存儲器芯片
11、12、13和14中的每個可以包括諸如NAND閃速存儲器的非易失性存儲器裝置。多個存儲器芯片11、12、13和14的每個的寬度可以比邏輯芯片7和IPD 407的寬度大。IPD 407可以包括電阻器、電感器、電容器或它們的組合。邏輯芯片7可以是包括邏輯器件的微處理器或控制器。
再分布層274可以置于IPD 407和最上面的存儲器芯片14之間。IPD 407可以包括第五數(shù)據(jù)焊盤96。第十八導(dǎo)電連接件453可以形成在第五數(shù)據(jù)焊盤96和多個第十八再分布焊盤494之間。IPD 407可以經(jīng)由第十八導(dǎo)電連接件453、多個第十八再分布焊盤494、多個第九再分布圖案476、多個第十七再分布焊盤493、第十六導(dǎo)電連接件451和第四數(shù)據(jù)焊盤95連接到邏輯芯片7。IPD 407可以靠近于邏輯芯片7安裝。圖33是用來描述根據(jù)本發(fā)明構(gòu)思的一些實施例的半導(dǎo)體封裝件的布局圖，圖34是用來描述根據(jù)本發(fā)明構(gòu)思的一些實施例的半導(dǎo)體封裝件的剖視圖。參照圖33和圖34，第一芯片堆疊件10可以安裝在板3上。第一芯片堆疊件10可以包括多個存儲器芯片11、12、13和14。再分布層274可以形成在多個存儲器芯片11、12、13和14中的最上面的存儲器芯片14上。邏輯芯片7和IPD 407可以安裝在再分布層274上。覆蓋第一芯片堆疊件10、邏輯芯片7和IPD 407的包封劑59可以安裝在板3上。第一導(dǎo)電連接件至第五導(dǎo)電連接件241、243、246、248和249以及第十六導(dǎo)電連接件451可以設(shè)置在包封劑59中。第十六導(dǎo)電連接件451可以是鍵合線。IPD 407可以包括第五數(shù)據(jù)焊盤96。第十六導(dǎo)電連接件451可以形成在第五數(shù)據(jù)焊盤96和第四數(shù)據(jù)焊盤95之間。IPD 407可以經(jīng)由第十六導(dǎo)電連接件451連接到邏輯芯片7。IPD 407可以靠近于邏輯芯片7安裝。圖35是用來描述根據(jù)本發(fā)明構(gòu)思的一些實施例的半導(dǎo)體封裝件的布局圖。參照圖35，第一芯片堆疊件10可以安裝在板3上。第一芯片堆疊件10可以包括多個存儲器芯片11、12、13和14。再分布層274可以形成在多個存儲器芯片11、12、13和14中的最上面的存儲器芯片14上。多個第一再分布圖案275、多個第二再分布圖案276、多個第三再分布圖案277、多個第八再分布圖案475、多個第九再分布圖案476、多個第一再分布焊盤291、多個第二再分布焊盤292、多個第三再分布焊盤293、多個第四再分布焊盤294、多個第五再分布焊盤297、多個第六再分布焊盤298、多個第十五再分布焊盤491、多個第十六再分布焊盤492、多個第十七再分布焊盤493和多個第十八再分布焊盤494可以形成在再分布層274中。邏輯芯片7、第一緩沖芯片261、第二緩沖芯片262、第一去耦電容器405和IPD 407可以安裝在再分布層274上。第一導(dǎo)電連接件241、第二導(dǎo)電連接件243、第三導(dǎo)電連接件246、第四導(dǎo)電連接件248、第五導(dǎo)電連接件249、第六導(dǎo)電連接件244、第七導(dǎo)電連接件247、第十四導(dǎo)電連接件449、第十六導(dǎo)電連接件451和第十八導(dǎo)電連接件453可以設(shè)置在板3上。存儲器芯片11、
12、13和14、第一緩沖芯片261、第二緩沖芯片262以及邏輯芯片7可以包括多個第一數(shù)據(jù)焊盤91、第二數(shù)據(jù)焊盤93、第四數(shù)據(jù)焊盤95以及多個功率焊盤92。第一緩沖芯片261和第二緩沖芯片262可以包括諸如DRAM或SRAM的易失性存儲器裝置。第二去稱電容器406可以安裝在板3上。第一去稱電容器405和第二去稱電容器406可以是MLCC。第一電極指231、第二電極指233和第五電極指431可以形成在板3上。IPD 407可以包括第五數(shù)據(jù)焊盤96。第一去耦電容器405、第二去耦電容器406和IPD 407可以被稱作無源器件。圖36是用來描述根據(jù)本發(fā)明構(gòu)思的一些實施例的半導(dǎo)體封裝件的布局圖，圖37是詳細(xì)地示出圖36的一部分的放大視圖，圖38是用來描述根據(jù)本發(fā)明構(gòu)思的一些實施例的半導(dǎo)體封裝件的剖視圖。
參照圖36和圖37，第一芯片堆疊件10可以安裝在板3上。第一芯片堆疊件10可以包括多個存儲器芯片11、12、13和14。再分布層274可以形成在多個存儲器芯片11、
12、13和14中的最上面的存儲器芯片14上。多個第一再分布圖案275、多個第二再分布圖案276、多個第一再分布焊盤291、多個第二再分布焊盤292、多個第三再分布焊盤293、多個第四再分布焊盤294、多個第五再分布焊盤297和去耦電容器511可以形成在再分布層274中。邏輯芯片7可以安裝在再分布層274上。第一導(dǎo)電連接件至第五導(dǎo)電連接件241、243、246、248和249以及第十九導(dǎo)電連接件451可以設(shè)置在板3上。多個存儲器芯片11、12、13和14以及邏輯芯片7可以包括多個第一數(shù)據(jù)焊盤91、第六數(shù)據(jù)焊盤97以及多個電源焊盤92。去I禹電容器511可以包括第一電容器電極501、面向第一電容器電極501的第二電容器電極505以及形成在第一電容器電極501和第二電容器電極505之間的電容器介電層503。第一電容器焊盤521可以形成在第一電容器電極501的一端,第二電容器焊盤525可以形成在第二電容器電極505的一端。第一電容器焊盤521和第二電容器焊盤525可以經(jīng)由第十九導(dǎo)電連接件541連接到第六數(shù)據(jù)焊盤97。去耦電容器511可以經(jīng)由第十九導(dǎo)電連接件541連接到邏輯芯片7。第一電容器電極501和第二電容器電極505可以彼此平行。第一電容器電極501和第二電容器電極505中的每個可以以之字形形狀彎曲。第一電容器電極501和第二電容器電極505中的每個可以包括諸如金屬層的導(dǎo)電層。電容器介電層503可以包括氧化娃、氮化硅、氧氮化硅、高k介電層或它們的組合。第十九導(dǎo)電連接件541可以是鍵合線。去耦電容器511可以靠近于邏輯芯片7形成。在其它實施例中，去耦電容器511可以直接連接到最上面的存儲器芯片14的第一數(shù)據(jù)焊盤91。在一些實施例中，去耦電容器511可以連接到最上面的存儲器芯片14與邏輯芯片7之間的數(shù)據(jù)傳輸路徑。參照圖38，最上面的存儲器芯片14可以包括鈍化絕緣層14P。鈍化絕緣層14P可以包括氧化硅、氮化硅、氧氮化硅或它們的組合。再分布層274可以形成在鈍化絕緣層14P上。去耦電容器511可以形成在再分布層274中。例如，第一絕緣層274A可以形成在鈍化絕緣層14P上。第一絕緣層274A可以與鈍化絕緣層14P直接接觸。第一電容器電極501、第二電容器電極505、電容器介電層503、第一電容器焊盤521和第二電容器焊盤525可以形成在第一絕緣層274A上。覆蓋去耦電容器511的第二絕緣層274B可以形成在第一絕緣層274A上。第二絕緣層274B可以覆蓋第一電容器電極501和第二電容器電極505,并且可以暴露第一電容器焊盤521和第二電容器焊盤525。第十九導(dǎo)電連接件541可以形成在第一電容器焊盤521和第二電容器焊盤525上。第一電容器電極501、第二電容器電極505、電容器介電層503、第一電容器焊盤521和第二電容器焊盤525可以形成為處于同一水平面。在一些實施例中，再分布層274可以部分地形成在最上面的存儲器芯片14上。圖39是示出根據(jù)本發(fā)明構(gòu)思的一些實施例的半導(dǎo)體封裝件的一部分的透視圖，圖40是用來描述根據(jù)本發(fā)明構(gòu)思的一些實施例的半導(dǎo)體封裝件的剖視圖。參照圖39和圖40，最上面的存儲器芯片14可以包括鈍化絕緣層14P。再分布層274可以形成在鈍化絕緣層14P上。去耦電容器511A可以形成在再分布層274中。去耦電容器51IA可以包括第一電容器電極501A、設(shè)置在第一電容器電極50IA上的電容器介電層和設(shè)置在電容器介電層503A上的第二電容器電極。第一電容器焊盤521A可以形成在第一電容器電極501A的一端,第二電容器焊盤525A可以形成在第二電容器電極501A的一端。第十九導(dǎo)電連接件541可以形成在第一電容器焊盤521A和第二電容器焊盤525A上。電容器介電層503A可以覆蓋第一電容器電極501A。電容器介電層503A可以置于第一電容器電極501A和第二電容器電極505A之間。電容器介電層503A可以與第一電容器電極50IA和第二電容器電極505A接觸。圖41是用來描述根據(jù)本發(fā)明構(gòu)思的一些實施例的半導(dǎo)體封裝件的布局圖。參照圖41，第一芯片堆疊件10可以安裝在板3上。第一芯片堆疊件10可以包括多個存儲器芯片11、12、13和14。再分布層274可以形成在多個存儲器芯片11、12、13和
14中的最上面的存儲器芯片14上。多個第一再分布圖案275、多個第二再分布圖案276、多個第三再分布圖案277、多個第九再分布圖案476、多個第一再分布焊盤291、多個第二再分布焊盤292、多個第三再分布焊盤293、多個第四再分布焊盤294、多個第五再分布焊盤297、多個第六再分布焊盤298、多個第十七再分布焊盤493和第一去耦電容器511可以形成在再分布層274中。邏輯芯片7、第一緩沖芯片261、第二緩沖芯片262和IPD 407可以安裝在再分布層274上。第一導(dǎo)電連接件241、第二導(dǎo)電連接件243、第三導(dǎo)電連接件246、第四導(dǎo)電連接件248、第五導(dǎo)電連接件249、第六導(dǎo)電連接件244、第七導(dǎo)電連接件247、第十六導(dǎo)電連接件451和第十九導(dǎo)電連接件541可以形成在板3上。存儲器芯片11、12、13和14、第一緩沖芯片261、第二緩沖芯片262以及邏輯芯片7可以包括多個第一數(shù)據(jù)焊盤91、第四數(shù)據(jù)焊盤95、第六數(shù)據(jù)焊盤97以及多個功率焊盤92。第一去稱電容器511可以包括第一電容器焊盤521和第二電容器焊盤525。第一電容器焊盤521和第二電容器焊盤525可以通過第十九導(dǎo)電連接件541連接到第六數(shù)據(jù)焊盤97。第二去耦電容器406可以安裝在板3上。第二去耦電容器406可以是MLCC。第一電極指231、第二電極指233和第五電極指431可以形成在板3上。如參照圖1至圖41所描述的，再分布層274、存儲器芯片11、12、13和14、IPD 407以及去耦電容器405、406和511可以縮短信號傳輸路徑，可以提高操作速度，并且可以有效地減小尺寸。例如，存儲器芯片11、12、13和14可以經(jīng)由邏輯芯片7和再分布層274電連接到板3。由于縮短了存儲器芯片11、12、13和14與邏輯芯片7之間的信號傳輸路徑，所以可以提高半導(dǎo)體封裝件的操作速度。在板3中不需要起著在邏輯芯片與存儲器芯片11、
12、13和14之間傳輸數(shù)據(jù)信號的布線。形成在板3中的板內(nèi)部布線321、322和323可以是簡單的?？梢愿纳瓢?的供電和傳輸信號的能力。由于再分布層274的構(gòu)造，使得可以改善定位安裝邏輯芯片7、緩沖芯片261和262、IPD 407以及去耦電容器405、406和511的位置的自由度。由于再分布層274的構(gòu)造，使得可以提高用來減小半導(dǎo)體封裝件的尺寸的非常有效的裝置。在一些實施例中，可以以各種方式構(gòu)造存儲器芯片11、12、13和14、邏輯芯片7、緩沖芯片261和262、IPD 407以及去耦電容器405、406和511之間的信號傳輸路徑。例如，存儲器芯片11、12、13和14中的一些存儲器芯片或者緩沖芯片261和262可以經(jīng)由板3電連接到邏輯芯片。
圖42是示出根據(jù)本發(fā)明構(gòu)思的一些實施例的電子設(shè)備的透視圖，圖43是示出根據(jù)本發(fā)明構(gòu)思的一些實施例的電子設(shè)備的系統(tǒng)框圖。電子設(shè)備可以是諸如固態(tài)驅(qū)動器(SSD)IlOO的數(shù)據(jù)存儲設(shè)備。參照圖42和圖43，SSD 1100可以包括接口 1113、控制器1115、非易失性存儲器1118和緩沖存儲器1119。固態(tài)驅(qū)動器1100是利用半導(dǎo)體裝置存儲信息的設(shè)備。與硬盤驅(qū)動器(HDD)相比，SSD 1100的速度較快，機(jī)械延遲或故障率較小，并且產(chǎn)生的熱較少且產(chǎn)生的噪聲較小。另外，SSD 1100可以比HDD小且輕。SSD 1100可以廣泛地用在膝上型計算機(jī)、筆記本PC、臺式PC、MP3播放器或便攜式存儲裝置中?？刂破?115可以與接口 1113相鄰地形成并且電連接到接口 1113?？刂破?115可以是包括存儲控制器和緩沖控制器的微處理器。非易失性存儲器1118可以與控制器1115相鄰地形成并且電連接到控制器1115。SSD 1100的數(shù)據(jù)存儲容量可以對應(yīng)于非易失性存儲器1118的容量。緩沖存儲器1119可以靠近于控制器1115形成并且電連接到控制器 1115。接口 1113可以連接到主機(jī)1002，并且可以發(fā)送和接收諸如數(shù)據(jù)的電信號。例如，接口 1113可以是利用諸如串行高級技術(shù)附件(SATA)、電子集成驅(qū)動器(IDE)、小型計算機(jī)系統(tǒng)接口(SCSI)和/或它們的組合的標(biāo)準(zhǔn)的器件。非易失性存儲器1118可以經(jīng)由控制器1115連接到接口 1113。非易失性存儲器1118可以起著存儲通過接口 1113接收的數(shù)據(jù)的作用。即使當(dāng)對SSD 1100的供電中斷時，也可以保留存儲在非易失性存儲器1118中的數(shù)據(jù)。緩沖存儲器1119可以包括易失性存儲器。易失性存儲器可以是DRAM和或SRAM。與非易失性存儲器1118相比，緩沖存儲器1119具有相對較快的操作速度。接口 1113的數(shù)據(jù)處理速度比非易失性存儲器1118的操作速度相對較快。這里，緩沖存儲器1119可以起著臨時存儲數(shù)據(jù)的作用。通過接口 1113接收的數(shù)據(jù)可以經(jīng)由控制器1115臨時存儲在緩沖存儲器1119中，然后根據(jù)非易失性存儲器1118的數(shù)據(jù)寫入速度被永久性地存儲在非易失性存儲器1118中。另外，在存儲于非易失性存儲器1118中的數(shù)據(jù)之中被頻繁使用的項目可以被預(yù)讀取并臨時存儲在緩沖存儲器1119中。即，緩沖存儲器1119可以起著提高SSD 1100的有效操作速度和降低SSD 1100的出錯率的作用。非易失性存儲器1118、緩沖存儲器1119和控制器1115可以具有與參照圖1至圖41描述的這些部件相似的構(gòu)造。例如，非易失性存儲器1118、緩沖存儲器1119和控制器1115可以安裝在單個半導(dǎo)體封裝件中。在一些實施例中，非易失性存儲器1118和控制器1115可以安裝在第一半導(dǎo)體封裝件中，緩沖存儲器1119可以安裝在第二半導(dǎo)體封裝件中。在一些實施例中，非易失性存儲器1118可以安裝在第一半導(dǎo)體封裝件中，緩沖存儲器1119可以安裝在第二半導(dǎo)體封裝件中，控制器1115可以安裝在第三半導(dǎo)體封裝件中?？梢愿纳乒虘B(tài)驅(qū)動器1110的電學(xué)性能。圖44至圖46是示出根據(jù)本發(fā)明構(gòu)思的一些實施例的電子設(shè)備的透視圖，圖47是示出根據(jù)本發(fā)明構(gòu)思的一些實施例的電子設(shè)備的系統(tǒng)框圖。參照圖44至圖46，參照圖44至圖46描述的半導(dǎo)體封裝件可以有效地應(yīng)用于諸如嵌入式多媒體芯片(eMMC) 1200、微型SD 1300、移動電話1900、網(wǎng)絡(luò)書、筆記本或平板PC的電子系統(tǒng)。例如，參照圖44至圖46描述的半導(dǎo)體封裝件可以安裝在移動電話1900的主板上。參照圖44至圖46描述的半導(dǎo)體封裝件可以設(shè)置在諸如微SD 1300的擴(kuò)展設(shè)備以與移動電話1900結(jié)合。參照圖47，參照圖44至圖46描述的半導(dǎo)體封裝件可以應(yīng)用于電子系統(tǒng)2100。電子系統(tǒng)2100可以包括主體2110、微處理器單元2120、電源單元2130、功能單元2140和顯示控制器單元2150。主體2110可以是具有印刷電路板(PCB)的母板。微處理器單元2120、電源單元2130、功能單元2140和顯示控制器單元2150可以安裝在主體2110上。顯示器單元2160可以安裝在主體2110的內(nèi)部或外部。例如，顯示器單元2160可以設(shè)置在主體2110的表面上，以顯示通過顯示控制器單元2150處理的圖像。電源單元2130的作用可以是從外部電池等接收恒壓，將該電壓分壓為要求的電平，并且將這些電壓供應(yīng)給微處理器單元2120、功能單元2140和顯示控制器單元2150。微處理器單元2120可以接收來自電源單元2130的電壓以控制功能單元2140和顯示器單元2160。功能單元2140可以執(zhí)行各種電子系統(tǒng)2100的功能。例如，如果電子系統(tǒng)2100為蜂窩電話，則功能單元2140可以具有能夠執(zhí)行蜂窩電話的諸如撥號、通過與外部設(shè)備2170的通信向顯示器單元2160輸出視頻以及向揚聲器輸出聲音的功能的若干組件，并且如果安裝有相機(jī)，則功能單元2140可以用作相機(jī)圖像處理器。在應(yīng)用本發(fā)明構(gòu)思的實施例中，當(dāng)為了擴(kuò)大容量而將電子系統(tǒng)2100連接到存儲卡等時，功能單元2140可以是存儲卡控制器。功能單元2140可以通過有線或無線通信單元2180與外部設(shè)備2170交換信號。另外，當(dāng)為了擴(kuò)展功能，電子系統(tǒng)2100需要通用串行總線(USB)等時，功能單元2140可以用作接口控制器。功能單元2140可以包括大容量存儲裝置。與參照圖1至圖41描述的半導(dǎo)體封裝件相似的半導(dǎo)體封裝件可以應(yīng)用于微處理器單元2120或功能單元2140。例如，功能單元2140可以包括板3、緩沖芯片261和262、存儲器芯片11、12、13和14、再分布層274以及邏輯芯片7。板3可以電連接到主體2110。電子系統(tǒng)2100可以形成為輕、薄、短且小同時安裝有多個半導(dǎo)體芯片，并且由于信號傳輸路徑的縮短而表現(xiàn)出高速度操作特性。根據(jù)本發(fā)明構(gòu)思的實施例，安裝有多個存儲器芯片、無源器件和邏輯芯片的半導(dǎo)體封裝件設(shè)置在板上。再分布層可以形成在存儲器芯片中的最上面的存儲器芯片上。存儲器芯片利用諸如鍵合線的導(dǎo)電連接件經(jīng)由再分布層連接到邏輯芯片。邏輯芯片被安裝成靠近于存儲器芯片的數(shù)據(jù)焊盤?？梢钥s短邏輯芯片與存儲器芯片之間的數(shù)據(jù)傳輸路徑。主板不需要用于在邏輯芯片和存儲器芯片之間傳輸數(shù)據(jù)的布線。無源器件可以安裝成靠近于邏輯芯片且連接到邏輯芯片。在一些實施例中，安裝有緩沖芯片、支撐件、粘合層、多個存儲器芯片和邏輯芯片的半導(dǎo)體封裝件可以設(shè)置在板上。再分布層可以形成在存儲器芯片中的最上面的存儲器芯片上。可以實現(xiàn)在安裝有多個半導(dǎo)體芯片的同時有效地縮短了信號傳輸路徑、結(jié)構(gòu)穩(wěn)定且形成為輕、薄、短且小的半導(dǎo)體封裝件。上面公開的主題被認(rèn)為是說明性的而非限制性的，權(quán)利要求意圖覆蓋落在真實精神和范圍內(nèi)的所有這樣的修改、改進(jìn)和一些實施例。因此，在法律許可的最大程度上，范圍由權(quán)利要求及其等同物的允許的最寬解釋來確定，而不應(yīng)由前述詳細(xì)的描述來限制或局限該范圍。
權(quán)利要求
1.一種半導(dǎo)體封裝件，所述半導(dǎo)體封裝件包括: 多個第一半導(dǎo)體芯片，包括位于板上的最上面的第一半導(dǎo)體芯片，所述多個第一半導(dǎo)體芯片包括多個數(shù)據(jù)焊盤中的相應(yīng)的數(shù)據(jù)焊盤和多個功率焊盤中的相應(yīng)的功率焊盤，所述多個數(shù)據(jù)焊盤包括位于最上面的第一半導(dǎo)體芯片中的第一數(shù)據(jù)焊盤； 布線層，位于最上面的第一半導(dǎo)體芯片上，布線層包括再分布圖案和電連接到再分布圖案的再分布焊盤； 第二半導(dǎo)體芯片，位于最上面的第一半導(dǎo)體芯片上，第二半導(dǎo)體芯片電連接到再分布圖案； 多個第一導(dǎo)電連接件，位于所述多個數(shù)據(jù)焊盤中的兩個數(shù)據(jù)焊盤之間； 第二導(dǎo)電連接件，位于最上面的第一半導(dǎo)體芯片和第二半導(dǎo)體芯片之間； 第三導(dǎo)電連接件，位于第二半導(dǎo)體芯片和板之間， 其中，所述多個數(shù)據(jù)焊盤中的一個數(shù)據(jù)焊盤經(jīng)由第二導(dǎo)電連接件、第二半導(dǎo)體芯片、再分布圖案、再分布焊盤和第三導(dǎo)電連接件電連接到板。
2.如權(quán)利要求1所述的半導(dǎo)體封裝件，其中，再分布焊盤是多個再分布焊盤中的一個，所述多個再分布焊盤中的一個再分布焊盤直接接觸最上面的第一半導(dǎo)體芯片中的第一數(shù)據(jù)焊盤。
3.如權(quán)利要求1所述的半導(dǎo)體封裝件，其中，第二半導(dǎo)體芯片的中心離所述多個數(shù)據(jù)焊盤中的一個數(shù)據(jù)焊盤的距離比第二半導(dǎo)體芯片的中心離所述多個功率焊盤中的一個功率焊盤的距離近。
4.如權(quán)利要求1所述的半導(dǎo)體封裝件，其中，所述多個第一半導(dǎo)體芯片之一與第二半導(dǎo)體芯片之間的第一數(shù)據(jù)路徑比第二半導(dǎo)體芯片與板之間的第二數(shù)據(jù)路徑短。
5.如權(quán)利要求4所述的半導(dǎo)體封裝件，其中，再分布圖案包括位于最上面的第一半導(dǎo)體芯片與第二半導(dǎo)體芯片之間的第一再分布圖案以及位于第二半導(dǎo)體芯片與板之間的第二再分布圖案，其中，第一再分布圖案不與第二再分布圖案疊置并且第一再分布圖案比第二再分布圖案短，其中，所述多個數(shù)據(jù)焊盤中的一個數(shù)據(jù)焊盤順序地經(jīng)由第一再分布圖案、第二導(dǎo)電連接件、第二半導(dǎo)體芯片、第二再分布圖案和第三導(dǎo)電連接件電連接到板。
6.如權(quán)利要求4所述的半導(dǎo)體封裝件，其中，再分布圖案位于第二半導(dǎo)體芯片和板之間，再分布焊盤包括: 第一再分布焊盤，位于最上面的第一半導(dǎo)體芯片中的第一數(shù)據(jù)焊盤和第二半導(dǎo)體芯片之間； 第二再分布焊盤，電連接到再分布圖案； 第三再分布焊盤，電連接到再分布圖案，第三再分布焊盤與第三導(dǎo)電連接件接觸， 其中，第二半導(dǎo)體芯片離第一再分布焊盤的距離比第二半導(dǎo)體芯片離第三再分布焊盤的距離近，所述多個數(shù)據(jù)焊盤中的一個數(shù)據(jù)焊盤順序地經(jīng)由第一再分布焊盤、第二導(dǎo)電連接件、第二半導(dǎo)體芯片、第二再分布焊盤、再分布圖案、第三再分布焊盤和第三導(dǎo)電連接件電連接到板。
7.如權(quán)利要求1所述的半導(dǎo)體封裝件，其中，再分布圖案是多個再分布圖案中的一個，再分布焊盤是多個再分布焊盤中的一個，所述半導(dǎo)體封裝件還包括: 第四導(dǎo)電連接件，位于所述多個再分布焊盤中的兩個再分布焊盤之間，其中，第四導(dǎo)電連接件跨過所述多個再分布焊盤中的第一再分布焊盤同時與所述多個再分布焊盤中的所述第一再分布焊盤分隔開，并且第四導(dǎo)電連接件包括鍵合線、梁式引線或?qū)щ妿А?br> 8.如權(quán)利要求1所述的半導(dǎo)體封裝件，其中，布線層比最上面的第一半導(dǎo)體芯片小，與最上面的第一半導(dǎo)體芯片疊置并且不與第二半導(dǎo)體芯片疊置。
9.如權(quán)利要求1所述的半導(dǎo)體封裝件，其中，所述多個數(shù)據(jù)焊盤全部順序地經(jīng)由第二半導(dǎo)體芯片、再分布焊盤、再分布圖案和第三導(dǎo)電連接件電連接到板。
10.如權(quán)利要求9所述的半導(dǎo)體封裝件，其中，板包括板內(nèi)部布線，板內(nèi)部布線連接到所述多個功率焊盤中的一個功率焊盤或第二半導(dǎo)體芯片。
11.如權(quán)利要求1所述的半導(dǎo)體封裝件，其中，板不具有將所述多個數(shù)據(jù)焊盤中的一個數(shù)據(jù)焊盤和第二半導(dǎo)體芯片連接的布線。
12.如權(quán)利要求1所述的半導(dǎo)體封裝件，其中，第二半導(dǎo)體芯片的長邊與短邊之比為1.2或小于1.2。
13.如權(quán)利要求1所述的半導(dǎo)體封裝件，其中，所述多個功率焊盤中的一個功率焊盤不經(jīng)過第二半導(dǎo)體芯片而連接到板。
14.如權(quán)利要求1所述的半導(dǎo)體封裝件，所述半導(dǎo)體封裝件還包括: 緩沖芯片，電連接到第二半導(dǎo)體芯片。
15.如權(quán)利要求14所述的半導(dǎo)體封裝件，其中，緩沖芯片位于布線層上。
16.如權(quán)利要求15所述的半導(dǎo)體封裝件，其中，再分布圖案包括: 第一再分布圖案，位于最上面的第一半導(dǎo)體芯片中的第一數(shù)據(jù)焊盤和第二半導(dǎo)體芯片之間； 第二再分布圖案，位于第二半導(dǎo)體芯片和板之間； 第三再分布圖案，位于第二半導(dǎo)體芯片和緩沖芯片之間， 其中，緩沖芯片經(jīng)由第三再分布圖案連接到第二半導(dǎo)體芯片。
17.如權(quán)利要求1所述的半導(dǎo)體封裝件，其中，所述多個第一半導(dǎo)體芯片包括:第一芯片堆疊件，包括所述多個第一半導(dǎo)體芯片的沿第一方向順序地偏移式排列的第一部分；第二芯片堆疊件，包括所述多個第一半導(dǎo)體芯片的沿不同于第一方向的第二方向順序地偏移式排列的第二部分，第二芯片堆疊件位于第一芯片堆疊件和板之間， 半導(dǎo)體封裝件還包括位于第一芯片堆疊件和第二芯片堆疊件之間的中間布線層，其中，第二芯片堆疊件中的多個第一半導(dǎo)體芯片之一經(jīng)由中間布線層電連接到布線層。
18.一種半導(dǎo)體封裝件，所述半導(dǎo)體封裝件包括: 板，包括板電極； 頂部芯片，位于板上，并且包括第一頂部芯片數(shù)據(jù)焊盤和第二頂部芯片數(shù)據(jù)焊盤； 中間芯片，位于板和頂部芯片之間，中間芯片包括電連接到第一頂部芯片數(shù)據(jù)焊盤的中間芯片數(shù)據(jù)焊盤； 布線層，位于中間芯片上； 第一連接件，將第二頂部芯片數(shù)據(jù)焊盤連接到布線層的第一部分； 第二連接件，將布線層的第二部分連接到板電極， 其中，中間芯片數(shù)據(jù)焊盤經(jīng)由第一頂部芯片數(shù)據(jù)焊盤、頂部芯片、第二頂部芯片數(shù)據(jù)焊盤、第一連接件、布線層和第二連接件電連接到板電極，其中，第二頂部芯片數(shù)據(jù)焊盤、布線層的第一部分、布線層的第二部分和板電極菊花式鏈在一起。
19.如權(quán)利要求18所述的半導(dǎo)體封裝件，其中，中間芯片包括:第一中間芯片，包括電連接到第一頂部芯片數(shù)據(jù)焊盤的第一中間芯片數(shù)據(jù)焊盤；第二中間芯片，位于第一中間芯片和板之間，第二中間芯片包括第二中間芯片數(shù)據(jù)焊盤， 所述半導(dǎo)體封裝件還包括:芯片連接件，將第一中間芯片數(shù)據(jù)焊盤連接到第二中間芯片數(shù)據(jù)焊盤， 其中，第二中間芯片數(shù)據(jù)焊盤經(jīng)由芯片連接件、第一頂部芯片數(shù)據(jù)焊盤、頂部芯片、第二頂部芯片數(shù)據(jù)焊盤、第一連接件、布線層和第二連接件電連接到板電極。
20.如權(quán)利要求18所述的半導(dǎo)體封裝件，其中，布線層包括: 絕緣層； 再分布圖案，位于絕緣層中； 第一再分布焊盤和第二再分布焊盤，位于絕緣層中，第一再分布焊盤和第二再分布焊盤電連接到再分布圖案， 其中，第二頂部芯片數(shù)據(jù)焊盤、第一再分布焊盤、第二再分布焊盤和板電極菊花式鏈在一起。
21.如權(quán)利要求18所述的半導(dǎo)體封裝件，其中，布線層接觸中間芯片的與頂部芯片接觸的上表面并且不與頂部芯片疊置。
22.如權(quán)利要求18所述的半導(dǎo)體封裝件，其中，布線層的一部分位于頂部芯片和中間芯片之間并且與頂部芯片疊置。
23.如權(quán)利要求18所述的半導(dǎo)體封裝件，所述半導(dǎo)體封裝件還包括: 底部芯片，位于板和中間芯片之間，其中，底部芯片比中間芯片小并且與中間芯片疊置； 支撐件，位于板和中間芯片之間，其中，支撐件與中間芯片疊置且不與底部芯片疊置，并且支撐件被構(gòu)造為支撐中間芯片以減小中間芯片朝向板的偏斜。
24.如權(quán)利要求23所述的半導(dǎo)體封裝件，其中，底部芯片包括動態(tài)隨機(jī)存取存儲器或靜態(tài)隨機(jī)存取存儲器。
25.如權(quán)利要求23所述的半導(dǎo)體封裝件，所述半導(dǎo)體封裝件還包括位于底部芯片和中間芯片之間的粘合層。
26.如權(quán)利要求25所述的半導(dǎo)體封裝件，所述半導(dǎo)體封裝件還包括將底部芯片連接到板的第三連接件，其中，第三連接件的一部分位于粘合層中。
27.如權(quán)利要求18所述的半導(dǎo)體封裝件，所述半導(dǎo)體封裝件還包括位于中間芯片的設(shè)置有頂部芯片的第一表面上的無源器件，其中，無源器件電連接到頂部芯片并且不與頂部芯片疊置。
28.如權(quán)利要求27所述的半導(dǎo)體封裝件，其中，無源器件包括多層陶瓷電容器、集成無源器件或它們的組合。
29.如權(quán)利要求27所述的半導(dǎo)體封裝件，其中，布線層包括再分布圖案，無源器件經(jīng)由再分布圖案電連接到頂部芯片。
30.如權(quán)利要求18所述的半導(dǎo)體封裝件，其中，布線層包括電連接到頂部芯片的去耦電容器。
全文摘要
提供了一種包括堆疊半導(dǎo)體芯片的半導(dǎo)體封裝件。半導(dǎo)體封裝件可以包括順序地堆疊在板上的第一半導(dǎo)體芯片和第二半導(dǎo)體芯片。半導(dǎo)體封裝件還可以包括位于第一半導(dǎo)體芯片上的布線層，布線層可以包括再分布圖案和再分布焊盤。每個第一半導(dǎo)體芯片可以包括數(shù)據(jù)焊盤。第一半導(dǎo)體芯片的數(shù)據(jù)焊盤可以經(jīng)由第二半導(dǎo)體芯片、一些再分布圖案和一些再分布焊盤電連接到板。
文檔編號H01L23/31GK103178054SQ201210560798
公開日2013年6月26日 申請日期2012年12月21日 優(yōu)先權(quán)日2011年12月22日
發(fā)明者田成勛, 金慧真, 安相鎬, 金敬萬, 李碩燦 申請人:三星電子株式會社