兩步式淺溝槽隔離（sti）工藝的制作方法
【專利摘要】一種集成電路器件和一種用于制造集成電路器件的工藝。該集成電路器件包括具有在其中形成溝槽的襯底，占據(jù)溝槽的第一隔離材料層，形成在第一隔離材料層上的第二隔離材料層，位于襯底上并且水平地與第二隔離材料層相鄰的外延生長硅層，以及形成在外延生長硅層上的柵極結(jié)構(gòu)，其中柵極結(jié)構(gòu)限定溝道。本發(fā)明還公開一種兩步式淺溝槽隔離(STI)工藝。
【專利說明】 兩步式淺溝槽隔離(ST I)工藝
【技術(shù)領(lǐng)域】
[0001]本發(fā)明總的來說涉及半導(dǎo)體領(lǐng)域，更具體地，涉及一種兩步式淺溝槽隔離(STI)工藝。
【背景技術(shù)】
[0002]半導(dǎo)體器件用于諸如計(jì)算機(jī)、手機(jī)等的大量電子設(shè)備。半導(dǎo)體器件包括形成在半導(dǎo)體晶圓上的集成電路，通過在半導(dǎo)體晶圓上方沉積許多類型的材料薄膜并且圖案化這些材料薄膜以形成集成電路。集成電路包括諸如金屬氧化物半導(dǎo)體(MOS)晶體管的場效應(yīng)晶體管(FET)。
[0003]半導(dǎo)體產(chǎn)業(yè)的一個(gè)目標(biāo)是繼續(xù)縮減單獨(dú)FET的尺寸并且提高單獨(dú)FET的速度。然而，這對FET(具有65nm以下晶體管節(jié)點(diǎn))中的隔離器件提出挑戰(zhàn)。例如，蝕刻淺溝槽隔離(STI)區(qū)溝槽和用絕緣材料填充STI溝槽變得更加困難。
[0004]一種克服這些挑戰(zhàn)的嘗試涉及使用正硅酸乙酯(TEOS)作為隔離材料。然而，TEOS的使用可能導(dǎo)致不想要的濕度吸收問題。在更先進(jìn)的FET技術(shù)中，使用用于器件隔離的高縱橫比工藝(HAPP)或旋涂式玻璃(SOG)工藝在STI溝槽中沉積氧化物。然而，為了取得成功，這些方法可能需要特定的溝槽輪廓。例如，STI溝槽的縱橫比(即，深度與寬度的比)可能相對較高(例如，5或以上)。此外，溝槽的傾斜度可能限于例如87度或以下。
[0005]除了上述以外，當(dāng)使用HAPP工藝用絕緣材料填充STI溝槽時(shí)，在FET的溝道中引起拉伸應(yīng)力，并且FET事實(shí)上只適合用作NMOS器件。另一方面，當(dāng)使用高密度等離子體(HDP)工藝填充STI溝槽時(shí)，在FET的溝道中引起壓縮壓力，并且FET事實(shí)上只適合用作PMOS器件。

【發(fā)明內(nèi)容】

[0006]根據(jù)本發(fā)明的第一方面，提供一種集成電路器件，包括:襯底，具有形成在所述襯底中的溝槽；第一隔離材料層，占據(jù)所述溝槽；第二隔離材料層，形成在所述第一隔離材料層上方；外延生長硅層，位于所述襯底上并且水平地與所述第二隔離材料層相鄰；以及柵極結(jié)構(gòu)，形成在所述外延生長硅上，所述柵極結(jié)構(gòu)限定溝道。
[0007]優(yōu)選地，所述第一隔離材料層是高密度等離子體氧化物。
[0008]優(yōu)選地，所述第二隔離材料層是高密度等離子體氧化物。
[0009]優(yōu)選地，所述第二隔離材料層覆蓋所述第一隔離材料層。
[0010]優(yōu)選地，所述第二隔離材料層鄰接所述襯底。
[0011]優(yōu)選地，所述第一隔離材料層突出到所述襯底的表面上方。
[0012]優(yōu)選地，所述外延生長硅層包括硅鍺。
[0013]優(yōu)選地，所述外延生長硅層包括摻雜II1-V半導(dǎo)體材料。
[0014]優(yōu)選地，所述外延生長硅層具有〈100〉晶體結(jié)構(gòu)、〈110〉晶體結(jié)構(gòu)以及〈111〉晶體結(jié)構(gòu)中的一種。[0015]優(yōu)選地，所述第二隔離材料層的底面鄰接所述第一隔離材料層的頂面和所述襯底的頂面。
[0016]優(yōu)選地，所述第二隔離材料層的側(cè)壁鄰接所述外延生長硅層。
[0017]優(yōu)選地，所述第二隔離材料層的寬度大于在任何深度下測量的所述第一隔離材料層的覽度。
[0018]優(yōu)選地，所述襯底由硅形成。
[0019]根據(jù)本發(fā)明的第二方面，，提供一種集成電路器件，包括:硅襯底，具有形成在所述硅襯底中的溝槽；兩部分式隔離結(jié)構(gòu)，由所述襯底支撐，所述兩部分式隔離結(jié)構(gòu)包括第一氧化物層和第二氧化物層，所述第一氧化物層填充所述溝槽并且突出到所述硅襯底上方，所述第二氧化物層覆蓋所述第一氧化物層；外延生長硅層，位于所述硅襯底上并且水平地與所述兩部分式隔離結(jié)構(gòu)相鄰；以及柵極結(jié)構(gòu)，形成在所述外延生長硅上，所述柵極結(jié)構(gòu)限定溝道。
[0020]優(yōu)選地，所述第一氧化物層和所述第二氧化物層由高密度等離子體氧化物形成。
[0021]優(yōu)選地，所述外延生長硅層包括硅鍺和摻雜II1-V半導(dǎo)體材料中的一種。
[0022]優(yōu)選地，所述外延生長硅層具有〈100〉晶體結(jié)構(gòu)、〈110〉晶體結(jié)構(gòu)和〈111〉晶體結(jié)構(gòu)中的一種。
[0023]優(yōu)選地，所述第二氧化物層的寬度大于在任何深度下測量的所述第一氧化物層的覽度。
[0024]根據(jù)本發(fā)明的又一方面，提供一種形成集成電路器件的方法，包括:在硅襯底中蝕刻溝槽；在所述溝槽中沉積第一隔離材料層，所述第一隔離材料層突出到所述硅襯底的表面上方；通過沉積第二隔離材料層覆蓋所述第一隔離材料層；在所述硅襯底上外延生長硅層，所述硅層水平地與所述第二隔離材料層相鄰；以及在所述硅層上形成柵極結(jié)構(gòu)，所述柵極結(jié)構(gòu)限定溝道。
[0025]優(yōu)選地，所述第一隔離材料層和所述第二隔離材料層通過高密度氧化物沉積工藝形成。
【專利附圖】

【附圖說明】
[0026]為了更完整地理解本發(fā)明及其優(yōu)點(diǎn)，現(xiàn)在將參考結(jié)合附圖所進(jìn)行的以下描述，其中:
[0027]圖1是具有兩步式STI區(qū)的FET器件的實(shí)施例的截面圖；
[0028]圖2至圖17共同示出形成圖1的FET器件的方法；
[0029]除非另有說明，不同附圖中的相應(yīng)標(biāo)號和符號通常指相應(yīng)部件。將附圖繪制成清楚地示出實(shí)施例的相關(guān)方面而不必須成比例繪制。
【具體實(shí)施方式】
[0030]在下面詳細(xì)討論實(shí)施例的制造和使用。然而，應(yīng)該理解，本發(fā)明提供了許多可以在各種具體環(huán)境中實(shí)現(xiàn)的可應(yīng)用的發(fā)明構(gòu)思。所討論的具體實(shí)施例僅僅是示例性的，而不用于限制本發(fā)明的范圍。
[0031]將就具體環(huán)境中的實(shí)施例描述本發(fā)明，也就是金屬氧化物半導(dǎo)體(MOS)場效應(yīng)晶體管(FET)。然而，本發(fā)明構(gòu)思還可以應(yīng)用到其他集成電路和電子結(jié)構(gòu)中。
[0032]現(xiàn)參考圖1，示出FET器件10的實(shí)施例。正如以下更詳細(xì)地闡述的，F(xiàn)ET器件10包括使用兩步式工藝形成的隔離區(qū)。這樣，可允許FET器件10的隔離區(qū)具有相對較低的縱橫比(例如，約為3或更小)并且不存在限制性STI溝槽輪廓要求。而且，隔離區(qū)可以通過高密度等離子體(HDP)形成，并且還可以使用N90或者N65HDP-STI工藝。事實(shí)上，還可以使用COll HDP-STI工藝。
[0033]仍參考圖1，F(xiàn)ET器件10通常包括襯底12、溝槽14、第一隔離材料層16、第二隔離材料層18、外延生長硅層20以及柵極結(jié)構(gòu)22。在實(shí)施例中，襯底12可以由諸如硅的各種合適的半導(dǎo)體材料形成。
[0034]如圖1所示，第一隔離材料層16占據(jù)或填充溝槽14。在實(shí)施例中，第一隔離材料層16突出到襯底12的頂面24上方。在實(shí)施例中，第一隔離材料層16是使用HDP工藝沉積的高密度等離子體(HDP)氧化物。
[0035]第二隔離材料層18通常形成在第一隔離材料層16上方。如圖1所示，第二隔離材料層18垂直設(shè)置在第一隔離材料層16上方。在實(shí)施例中，第二隔離材料層18覆蓋第一隔離材料層16。換句話說，第二隔離材料層18將第一隔離材料層16的上部封裝。在實(shí)施例中，第二隔離材料層18是使用HDP工藝沉積的高密度等離子體(HDP)氧化物。
[0036]如圖1所示，第二隔離材料層18可以具有底面26，底面26鄰接或者位于襯底12的頂面24和第一隔離材料層16的頂面28上。此外，第二隔離材料層18的側(cè)壁30可以鄰接外延生長硅層20。在實(shí)施例中，不管在哪兒測量第一隔離材料層的寬度，第二隔離材料層18的寬度32都大于第一隔離材料層16的寬度34。在其他實(shí)施例中,在第一隔離材料層16任意深度36處，第二隔離材料層18的寬度32大于第一隔離材料層16的寬度34。
[0037]第一隔離材料層16和第二隔離材料層18共同形成兩部分式隔離結(jié)構(gòu)38。通常使用該兩部分式隔離結(jié)構(gòu)38將FET器件10彼此電隔離。當(dāng)然，該兩部分式隔離結(jié)構(gòu)38通常形成并且可以稱為淺溝槽隔離(STI)區(qū)。
[0038]仍參考圖1，外延生長硅層20通常生長在襯底12上。如圖所示，在實(shí)施例中，外延生長硅層20水平地與第二隔離材料層18相鄰。在實(shí)施例中，外延生長硅層包括硅鍺(SiGe)或摻雜II1-V半導(dǎo)體材料。在實(shí)施例中，外延生長硅層20具有〈100〉晶體結(jié)構(gòu)、<110>晶體結(jié)構(gòu)或者〈111〉晶體結(jié)構(gòu)。還可以使用具有其他晶體結(jié)構(gòu)的其他半導(dǎo)體材料。
[0039]在實(shí)施例中，柵極結(jié)構(gòu)22 (即，柵極疊層)包括例如設(shè)置在柵極介電層42之上的多晶硅層40。柵極結(jié)構(gòu)22還可以制造成包括諸如間隔件、金屬層等的其他部件。為便于說明，圖1中并沒有清楚地描述這些部件。
[0040]現(xiàn)參考圖2至圖17，共同示出形成圖1的FET器件10的方法的實(shí)施例。關(guān)于圖2，該方法開始于硅襯底12的清洗。之后，如圖3所示，氮化物層44沉積在硅襯底12上。如圖4所示，光刻膠46設(shè)置在部分氮化物層44之上以限定出用于淺溝槽隔離(STI)蝕刻的圖案。
[0041]現(xiàn)參考圖4至圖5，實(shí)施蝕刻工藝以去除氮化物層44和硅襯底12的未被光刻膠46保護(hù)的選擇部分，從而形成溝槽14。在實(shí)施例中，溝槽14具有小于3的縱橫比。轉(zhuǎn)向圖6，用第一隔離材料層16 (例如，通過HDP氧化物沉積工藝沉積的HDP氧化物)填充溝槽14。之后，如圖7所示，實(shí)施化學(xué)機(jī)械拋光(CMP)工藝以去除部分第一隔離材料層16。確實(shí)，如圖7所示，在CMP工藝之后，占據(jù)溝槽14的第一隔離材料層16和氮化物層44通常是共面的。
[0042]現(xiàn)參考圖7至圖8，去除氮化物層44。如圖所示，氮化物層44的去除使得第一隔離材料層16突出到硅襯底12的頂面24上方。接下來，如圖9所示，第二隔離材料層18 (例如，通過HDP氧化物沉積工藝沉積的HDP氧化物)覆蓋沉積在第一隔離材料層16和硅襯底12的上方。此后，如圖10所示，額外的氮化物層44形成在第二隔離材料18層上方。
[0043]如圖11所示，另一光刻膠46設(shè)置在該額外的氮化物層44上以限定出用于形成兩部分式STI結(jié)構(gòu)38 (見圖1)的圖案?，F(xiàn)參考圖11至圖12，實(shí)施蝕刻工藝以去除氮化物層44和第二隔離材料層18的未被光刻膠46保護(hù)的部分以限定出位于額外的氮化物層44的剩余部分下方的兩部分式STI結(jié)構(gòu)38。
[0044]現(xiàn)參考圖13，硅層20外延生長在相鄰的兩部分式STI結(jié)構(gòu)38之間的硅襯底12上。此后，如圖14所示，實(shí)施另一 CMP工藝以去除部分外延生長的硅層20和剩余在第一隔離材料層16上方的氮化物層44。如圖14所示，在CMP工藝之后，外延生長的硅層20和第二隔離材料層18通常是共面的。此后，實(shí)施氫退火工藝以修復(fù)和釋放外延生長層20。如上所述，取決于FET器件10(見圖1)期望的性能特點(diǎn)，可以提供〈100〉晶體結(jié)構(gòu)、〈110〉晶體結(jié)構(gòu)或者〈111〉晶體結(jié)構(gòu)的外延生長硅層20。
[0045]現(xiàn)參考圖15，實(shí)施柵極材料清洗和沉積工藝。如圖所示，在該工藝期間柵極介電層42和多晶硅層40以及其他部件可以形成在兩部分式STI結(jié)構(gòu)38的上方。此后，如圖16所示，另一光刻膠46設(shè)置在多晶硅層40上以限定出用于形成柵極結(jié)構(gòu)22(見圖1)的圖案?，F(xiàn)參考圖16至圖17，實(shí)施蝕刻工藝以去除多晶硅層40和柵極介電層42的未被光刻膠46保護(hù)的部分進(jìn)而限定出位于外延生長硅層20上方的柵極結(jié)構(gòu)22，從而形成圖1的FET器件
10。應(yīng)該理解，可以實(shí)施進(jìn)一步或額外的生產(chǎn)或制造步驟或工藝以形成或增加圖1的FET器件10。然而，為簡潔起見在此省略這些額外的步驟或工藝。
[0046]圖1和圖17的FET器件10相對于傳統(tǒng)的或已知的FET器件具有數(shù)個(gè)優(yōu)點(diǎn)。例如，F(xiàn)ET器件10減輕或消除了 STI溝槽蝕刻和絕緣材料空隙填充的難度。FET器件10還可以包括在40nm節(jié)點(diǎn)以下使用HDP氧化物和HDP氧化物工藝形成的STI區(qū)。
[0047]除以上所述之外，F(xiàn)ET器件10具有較低的縱橫比(例如，約為3)，而傳統(tǒng)的FET器件要求較高的縱橫比(例如，約為5)。而且，F(xiàn)ET器件10并不局限于傳統(tǒng)的STI溝槽輪廓要求。此外，F(xiàn)ET器件10在設(shè)置在柵極結(jié)構(gòu)22下方的溝道48 (見圖17)中產(chǎn)生較小的壓力，這使得FET器件10適合于PMOS和NMOS的應(yīng)用。確實(shí)，F(xiàn)ET器件10避免對溝道48的STI壓力影響以及引起的漏極飽和電流(Idsat)的性能損失。
[0048]在實(shí)施例中，集成電路器件包括:襯底，其中形成有溝槽；占據(jù)該溝槽的第一隔離材料層；形成在第一隔離材料層上的第二隔離材料層；位于襯底上并且水平地與第二隔離材料層相鄰的外延生長硅層；以及形成在外延生長硅層上的柵極結(jié)構(gòu)(其限定溝道)。
[0049]在實(shí)施例中，集成電路器件包括:硅襯底，其中形成有溝槽；由該襯底支撐的兩部分式隔離結(jié)構(gòu)，其包括第一氧化層和第二氧化層，第一氧化層填充該溝槽并且突出到硅襯底上方，第二氧化層覆蓋第一氧化層；位于硅襯底上并且水平鄰接兩部分式隔離結(jié)構(gòu)的外延生長硅層；以及形成在外延生長硅層上的柵極結(jié)構(gòu)(其限定溝道)。
[0050]在實(shí)施例中，一種形成集成電路器件的方法包括:在硅襯底中蝕刻溝槽；在該溝槽中沉積第一隔離材料層，第一隔離材料層突出到硅襯底的表面上方；通過沉積第二隔離材料層覆蓋第一隔離材料層；在硅襯底上外延生長硅層，硅層水平鄰接第二隔離材料層；以及在硅層上形成柵極結(jié)構(gòu)(其限定溝道)。
[0051]盡管本發(fā)明提供示例性實(shí)施例，但并旨在對說明書作限制性解釋。對本領(lǐng)域普通技術(shù)人員來說，在參考本說明書的基礎(chǔ)上，示例性實(shí)施例的各種修改和組合以及其他的實(shí)施例將是顯而易見的。因此，所附權(quán)利要求包括任何這樣的修改或?qū)嵤├?br> 【權(quán)利要求】
1.一種集成電路器件，包括: 襯底，具有形成在所述襯底中的溝槽； 第一隔離材料層，占據(jù)所述溝槽； 第二隔離材料層，形成在所述第一隔離材料層上方； 外延生長硅層，位于所述襯底上并且水平地與所述第二隔離材料層相鄰；以及 柵極結(jié)構(gòu)，形成在所述外延生長硅上，所述柵極結(jié)構(gòu)限定溝道。
2.根據(jù)權(quán)利要求1所述的集成電路器件，其中，所述第一隔離材料層是高密度等離子體氧化物。
3.根據(jù)權(quán)利要求1所述的集成電路器件，其中，所述第二隔離材料層是高密度等離子體氧化物。
4.根據(jù)權(quán)利要求1所述的集成電路器件，其中，所述第二隔離材料層覆蓋所述第一隔離材料層。
5.根據(jù)權(quán)利要求1所述的集成電路器件，其中，所述第二隔離材料層鄰接所述襯底。
6.根據(jù)權(quán)利要求1所述的集成電路器件，其中，所述第一隔離材料層突出到所述襯底的表面上方。
7.根據(jù)權(quán)利要求1所述的集成電路器件，其中，所述外延生長硅層包括硅鍺。
8.根據(jù)權(quán)利要求1所述的集成電路器件，其中，所述外延生長硅層包括摻雜II1-V半導(dǎo)體材料。
9.一種集成電路器件，包括: 硅襯底，具有形成在所述硅襯底中的溝槽； 兩部分式隔離結(jié)構(gòu)，由所述襯底支撐，所述兩部分式隔離結(jié)構(gòu)包括第一氧化物層和第二氧化物層，所述第一氧化物層填充所述溝槽并且突出到所述硅襯底上方，所述第二氧化物層覆蓋所述第一氧化物層； 外延生長硅層，位于所述硅襯底上并且水平地與所述兩部分式隔離結(jié)構(gòu)相鄰；以及 柵極結(jié)構(gòu)，形成在所述外延生長硅上，所述柵極結(jié)構(gòu)限定溝道。
10.一種形成集成電路器件的方法，包括: 在硅襯底中蝕刻溝槽； 在所述溝槽中沉積第一隔離材料層，所述第一隔離材料層突出到所述硅襯底的表面上方； 通過沉積第二隔離材料層覆蓋所述第一隔離材料層； 在所述硅襯底上外延生長硅層，所述硅層水平地與所述第二隔離材料層相鄰；以及 在所述硅層上形成柵極結(jié)構(gòu)，所述柵極結(jié)構(gòu)限定溝道。
【文檔編號】H01L29/78GK103633140SQ201210540747
【公開日】2014年3月12日 申請日期:2012年12月13日 優(yōu)先權(quán)日:2012年8月24日
【發(fā)明者】洪敏皓, 周友華, 李志聰, 張簡旭珂, 廖茂成, 葛翔翔, 黃振銘 申請人:臺灣積體電路制造股份有限公司