半導(dǎo)體器件的制作方法
【專利摘要】本發(fā)明公開(kāi)一種半導(dǎo)體器件，該半導(dǎo)體器件允許檢測(cè)晶片水平上的硅穿孔（TSV）的連接狀態(tài)。該半導(dǎo)體器件包括：第一線，其形成在TSV上方；第二線，其形成在第一線上方；以及第一電力線和第二電力線，其形成在與第二線相同的層上。因此，該半導(dǎo)體器件不僅可以檢測(cè)封裝完成之后的芯片對(duì)芯片連接狀態(tài)，而且可以檢測(cè)晶片水平上的TSV與芯片之間的連接狀態(tài)，從而減少因封裝缺陷芯片所要耗費(fèi)的不必要的成本和時(shí)間。
【專利說(shuō)明】半導(dǎo)體器件
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體器件，更具體地說(shuō)，涉及允許檢測(cè)晶片水平上的硅穿孔(TSV)的缺陷狀態(tài)的技術(shù)。
【背景技術(shù)】
[0002]為了提高半導(dǎo)體器件的集成度，最近開(kāi)發(fā)了三維(3D)半導(dǎo)體器件，其中，多個(gè)芯片層疊并封裝在單個(gè)封裝中。3D半導(dǎo)體器件通過(guò)豎直地層疊兩個(gè)或更多個(gè)芯片而形成，從而可以在相同的空間中獲得高集成度。
[0003]具體地說(shuō)，最近使用了硅穿孔(TSV)方案，通過(guò)允許多個(gè)層疊的芯片被硅孔貫穿而將多個(gè)芯片電互連。使用TSV的半導(dǎo)體器件允許各芯片被豎直地貫穿，以便將各芯片電互連，從而與構(gòu)造成利用位于邊緣的線(或配線)來(lái)將多個(gè)芯片互連的其它半導(dǎo)體器件相比，可以減小封裝面積。
[0004]圖1是示出常規(guī)的半導(dǎo)體器件的剖視圖。
[0005]參考圖1，當(dāng)使用TSV時(shí)，層疊具有相同結(jié)構(gòu)的多個(gè)芯片，從而可以構(gòu)造單個(gè)半導(dǎo)體器件。
[0006]單個(gè)半導(dǎo)體器件可以包括:一個(gè)主芯片，其用于控制半導(dǎo)體器件的整體操作；以及多個(gè)從芯片，其用于存儲(chǔ)數(shù)據(jù)。
[0007]根據(jù)圖1所示的半導(dǎo)體器件，在TSV上形成有第一金屬M(fèi)1，并經(jīng)由金屬觸點(diǎn)在第一金屬M(fèi)l上方形成有第二金屬M(fèi)2。
[0008]經(jīng)由金屬觸點(diǎn)在第二金屬M(fèi)2上方形成有第三金屬M(fèi)3。
[0009]常規(guī)的半導(dǎo)體器件將芯片形成在晶片上，并在完成切割工序之后執(zhí)行層疊工序，從而形成封裝。
[0010]然而，常規(guī)的半導(dǎo)體器件在完成封裝之后檢驗(yàn)芯片對(duì)芯片TSV連接(chip-to-chip TSV connection),因而不能檢測(cè)晶片水平上的缺陷性TSV連接。
[0011]在圖1中，附圖標(biāo)記(A)示出對(duì)應(yīng)于缺陷TSV的在TSV與第一金屬M(fèi) I之間的缺陷界面。
[0012]圖2示出在圖1所示的TSV結(jié)構(gòu)中遇到的問(wèn)題。
[0013]在用于多芯片封裝的TSV結(jié)構(gòu)中，填充在TSV中的銅(Cu)材料經(jīng)過(guò)后續(xù)的加熱工序而膨脹。
[0014]因此，Cu材料的膨脹導(dǎo)致裂紋出現(xiàn)，從而出現(xiàn)如(A)所示的TSV不與上方的金屬墊相連的缺陷界面。
[0015]如果如(A)所示的TSV墊中出現(xiàn)缺陷部分，則在芯片層疊期間會(huì)出現(xiàn)芯片對(duì)芯片缺陷性連接。
[0016]當(dāng)測(cè)試晶片時(shí)檢測(cè)到缺陷TSV墊，則必須使制造工序延長(zhǎng)至后續(xù)的封裝步驟。
[0017]然而，當(dāng)在現(xiàn)有TSV結(jié)構(gòu)中測(cè)試晶片時(shí)，沒(méi)有檢測(cè)到缺陷TSV，則只能在封裝之后檢測(cè)故障TSV操作。[0018]因此，產(chǎn)生了因封裝缺陷材料而造成的不必要的成本。
[0019]圖3a和圖3b示出用于圖1所示的TSV結(jié)構(gòu)的有缺陷的金屬線。
[0020]圖3a是示出形成在TSV上方的第二金屬線M2的平面圖。
[0021]參考圖3a，當(dāng)沒(méi)有出現(xiàn)缺陷TSV時(shí)，正常地形成第二金屬線M2。
[0022]另一方面，圖3b示出TSV中出現(xiàn)的缺陷界面。
[0023]參考圖3b，如(B)所示，形成在TSV上方的有缺陷的第二金屬線M2與相鄰的金屬線不必要地相連。
[0024]TSV結(jié)構(gòu)要求高速度、高容量的DRAM操作。
[0025]在對(duì)TSV中的內(nèi)部線路制造(inline fabrication)不做較大的改變情況下,構(gòu)造成不耗費(fèi)高成本的中間水平結(jié)構(gòu)可以檢查完成這種層疊之后其自身的連接性。
[0026]因此，當(dāng)在晶片處理中出現(xiàn)缺陷性TSV連接時(shí)，常規(guī)的半導(dǎo)體器件難以檢測(cè)出缺陷性TSV連接，因而當(dāng)封裝缺陷芯片時(shí)會(huì)耗費(fèi)不必要的成本。

【發(fā)明內(nèi)容】

[0027]本發(fā)明旨在提供如下半導(dǎo)體器件:該半導(dǎo)體器件基本解決了由于現(xiàn)有技術(shù)的限制或缺點(diǎn)而導(dǎo)致的一個(gè)或多個(gè)問(wèn)題。
[0028]本發(fā)明涉及如下的半導(dǎo)體器件:其構(gòu)造成預(yù)檢測(cè)TSV連接性，從而可以減少因封裝缺陷芯片而造成的不必要的成本和時(shí)間的消耗。
[0029]根據(jù)一個(gè)實(shí)施例，一種半導(dǎo)體器件包括:第一線，其與硅穿孔(TSV)電連接，并形成在所述TSV上方；第二線，其與所述第一線電連接，并形成在所述第一線上方；以及第一電力線和第二電力線，其形成在所述TSV上，使得所述第一電力線和所述第二電力線覆蓋所述TSV。
[0030]所述第一電力線和所述第二電力線可以彼此相鄰。
[0031]當(dāng)所述TSV中存在缺陷部分時(shí)，所述第一電力線和所述第二電力線可以彼此電連接。
[0032]所述第一電力線和所述第二電力線可以形成在與所述第二線相同的層上。
[0033]所述第一電力線和所述第二電力線可以形成在所述TSV的上部的中部上方。
[0034]所述第一電力線和所述第二電力線可以構(gòu)造成狹縫的形式。
[0035]所述第一電力線和所述第二電力線可以與不同的電源電連接。
[0036]所述第一電力線可以與電源線相連。
[0037]所述第二電力線可以與接地電壓線相連。
[0038]所述第一電力線和所述第二電力線可以形成線圖案。
[0039]所述第一電力線和所述第二電力線可以不與所述TSV電連接。
[0040]所述第一電力線和所述第二電力線均可以具有與所述第二線的高度相同的高度。
[0041]所述第一電力線和所述第二電力線均可以具有比所述第二線的臨界尺寸小的臨界尺寸(⑶)。
[0042]所述第一線和所述第二線均包括金屬。
[0043]所述第一線和所述第二線可以經(jīng)由金屬觸點(diǎn)而彼此電連接。
[0044]根據(jù)另一個(gè)實(shí)施例，一種半導(dǎo)體器件包括:第一線，其與硅穿孔(TSV)電連接，并形成在所述TSV上方；第二線，其與所述第一線電連接，并形成在所述第一線上方；第一電力線和第二電力線，其形成在所述TSV上，使得所述第一電力線和所述第二電力線覆蓋所述TSV;以及測(cè)試單元，其構(gòu)造成檢測(cè)所述第一電力線和所述第二電力線之間流動(dòng)的電流。
[0045]所述測(cè)試單元可以包括用于選擇所述第一電力線和所述第二電力線的選擇單元，并且可以在正常測(cè)試模式期間選擇主芯片電源。
[0046]當(dāng)所述TSV中存在缺陷部分時(shí)，所述第一電力線和所述第二電力線可以彼此電連接。
[0047]應(yīng)該理解的是，上文的概括性描述和下文的詳細(xì)描述都是示例性的和解釋性的，并且是為了提供進(jìn)一步的解釋。
【專利附圖】

【附圖說(shuō)明】
[0048]圖1是示出常規(guī)的半導(dǎo)體器件的剖視圖。
[0049]圖2是示出在圖1所示的TSV結(jié)構(gòu)中遇到的問(wèn)題的剖視圖。
[0050]圖3a和圖3b示出用于圖1所示的TSV結(jié)構(gòu)的有缺陷的金屬線。
[0051]圖4是根據(jù)實(shí)施例的半導(dǎo)體器件的平面圖。
[0052]圖5是示出根據(jù)實(shí)施例的半導(dǎo)體器件的剖視圖。
[0053]圖6是示出用于測(cè)試根據(jù)實(shí)施例的電力線中流動(dòng)的電流的測(cè)試單元的框圖?！揪唧w實(shí)施方式】
[0054]下面詳細(xì)描述本發(fā)明的實(shí)施例，附圖示出本發(fā)明的實(shí)例。在全部附圖中盡量以相同的附圖標(biāo)記表示相同或相似的部分。
[0055]圖4是示出根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體器件的平面圖。
[0056]參考圖4，在半導(dǎo)體器件的最下層形成硅穿孔(TSV)。
[0057]為了制成高容量和高速度的半導(dǎo)體器件，可以層疊多個(gè)DRAM芯片，以便采用芯片對(duì)芯片連接(chip-to-chip connection)以及芯片對(duì)基板連接(chip-to-subconnection)。
[0058]為了實(shí)現(xiàn)該目的，TSV形成為芯片中的電極，以使所得的TSV穿過(guò)DRAM芯片。
[0059]在這種情況下，TSV包括具有良好導(dǎo)電性的造價(jià)低的銅(Cu)材料。
[0060]在TSV上方形成有用作墊的多根第二金屬線M2。
[0061]多根第二金屬線M2具有如平面圖中所示的線圖案。
[0062]第一電力線Vl和第二電力線V2形成為覆蓋TSV的上部的中部。
[0063]在這種情況下，第一電力線Vl和第二電力線V2彼此鄰近(例如，相鄰)，并且第一電力線Vl和第二電力線V2各自都具有線圖案。
[0064]另外，第一電力線Vl與電源電壓(VDD)線相連，第二電力線V2與接地電壓(VSS)線相連。
[0065]根據(jù)本發(fā)明的實(shí)施例，第一電力線Vl具有電源電壓(VDD)水平，第二電力線V2具有接地電壓(VSS)水平。
[0066]然而，實(shí)施例的范圍和精神不限于此，第一電力線Vl可以具有電位差高的高電源電壓VCC，第二電力線V2可以具有接地電壓(GND)或其它電壓水平。[0067]也就是說(shuō)，電源電壓與接地電壓之間的電位差越高，第一電力線Vl與第二電力線V2之間產(chǎn)生的電流就越大。結(jié)果，電流越大，檢測(cè)到缺陷狀態(tài)的可能性就越高。
[0068]另外，第一電力線Vl和第二電力線V2形成在第二金屬線M2之間，以將第二金屬線M2彼此隔開(kāi)。
[0069]圖5是示出根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體器件的剖視圖。
[0070]更具體地說(shuō)，圖5是示出沿著圖4所示的Y軸方向截取的半導(dǎo)體器件的剖視圖。
[0071]第一金屬線Ml形成在圖5所示的半導(dǎo)體器件的TSV上方。
[0072]與金屬觸點(diǎn)MCl相連的第二金屬線M2形成在第一金屬線Ml上方。
[0073]與金屬觸點(diǎn)MC2相連的第三金屬線M3形成在第二金屬線M2上方。
[0074]上述半導(dǎo)體器件將芯片形成在晶片上，并在完成切割工序之后執(zhí)行層疊工序，從而可以形成封裝。
[0075]第一電力線Vl和第二電力線V2形成為覆蓋第二金屬線M2的中部。
[0076]在這種情況下，第一電力線Vl和第二電力線V2形成在與第二金屬線M2相同的層
(O)上。
[0077]第一電力線Vl和第二電力線V2形成為如半導(dǎo)體器件的剖視圖所示的狹縫。
[0078]第二金屬線M2經(jīng)由金屬觸點(diǎn)MCl和第一金屬線Ml而與下面的TSV電連接。
[0079]然而，第一電力線Vl和第二電力線V2不與下面的TSV電連接。
[0080]第一電力線Vl和第二電力線V2各自都具有與第二金屬線M2的高度相同的高度，并與第二金屬線M2相比具有較小的臨界尺寸(⑶)。
[0081]構(gòu)造成使TSV及芯片互連的第二金屬線M2受銅(Cu)的遷移特性的影響。
[0082]因此，如果TSV中出現(xiàn)缺陷部分，則在形成于TSV上方的第一金屬線Ml中出現(xiàn)缺陷界面。
[0083]在第一金屬線Ml上方出現(xiàn)缺陷輪廓。
[0084]換句話說(shuō)，如果第一金屬線Ml的界面處出現(xiàn)缺陷部分，則氧化物層(O)的形成在第一金屬線Ml與第二金屬線M2之間的表面不平坦，結(jié)果形成不平坦的氧化物層。
[0085]因此，當(dāng)形成第二金屬線M2時(shí)，會(huì)獲得不精確的光掩模處理。
[0086]因而，第二金屬線M2的圖案被扭曲，使得第二金屬線M2不是以期望的方式被圖案化。
[0087]因此，在形成于第一金屬線Ml上方的第一電力線Vl與第二電力線V2之間產(chǎn)生橋接。
[0088]第一電力線Vl和第二電力線V2以出現(xiàn)缺陷性連接的方式彼此電連接。
[0089]在這種情況下，具有電源電壓(VDD)水平的第一電力線Vl與具有接地電壓(VSS)水平的第二電力線V2相連，從而不可避免地出現(xiàn)電流(IDD)。
[0090]如果在測(cè)試晶片水平時(shí)由于第一電力線Vl和第二電力線V2而在芯片中出現(xiàn)電流，則表明TSV中存在缺陷部分。
[0091]為了允許TSV中產(chǎn)生的缺陷部分以在第一電力線Vl與第二電力線V2之間形成橋接的方式施加到第一電力線Vl和第二電力線V2上，在TSV上方形成用于形成第一電力線Vl和第二電力線V2的特定圖案。
[0092]因此，本發(fā)明的實(shí)施例可以檢查完成封裝之后的芯片對(duì)芯片連接狀態(tài)，同時(shí)甚至可以檢驗(yàn)晶片水平上的TSV 100與芯片之間的連接狀態(tài)。
[0093]本發(fā)明的上述實(shí)施例可以應(yīng)用到TSV上從而以高容量、高速度的DRAM能實(shí)現(xiàn)的方式指示芯片對(duì)芯片連接。
[0094]換句話說(shuō)，在使半導(dǎo)體芯片互連期間，可以在封裝步驟之前的步驟中檢查T(mén)SV與芯片之間的連接。
[0095]圖6是示出根據(jù)本發(fā)明的實(shí)施例的用于測(cè)試第一電力線Vl或第二電力線V2中流動(dòng)的電流的測(cè)試單元100的框圖。
[0096]參考圖6，如果第一電力線Vl與第二電力線V2之間存在橋接而出現(xiàn)使第一電力線Vl與第二電力線V2相連的缺陷部分，則第一電力線Vl與第二電力線V2之間的電連接會(huì)引起電流出現(xiàn)。
[0097]測(cè)試單元100與第一電力線Vl及第二電力線V2相連。
[0098]測(cè)試單元100判斷第一電力線Vl與第二電力線V2之間是否存在電流，從而可以檢測(cè)是否存在缺陷TSV。
[0099]測(cè)試單元100不僅與主芯片電源相連，而且與第一電力線Vl及第二電力線V2相連。
[0100]測(cè)試單元100可以使用選擇單元110來(lái)選擇主芯片電源，或者可以選擇第一電力線Vl或第二電力線V2。
[0101]因此，測(cè)試單元100可以根據(jù)選擇結(jié)果判斷芯片或TSV中是否存在缺陷部分。
[0102]換句話說(shuō)，在TSV測(cè)試模式期間，選擇單元110阻止與主芯片電源連接并選擇第一電力線Vl和第二電力線V2。
[0103]如果在TSV測(cè)試模式中不阻止與主芯片電源連接，則難以獨(dú)立地測(cè)試用于測(cè)試TSV的電源，并且主芯片電源可能被用作噪聲。
[0104]結(jié)果，在TSV測(cè)試模式中阻止了與主芯片電源連接，從而可以正確地執(zhí)行TSV測(cè)試。
[0105]因此，本發(fā)明的實(shí)施例可以在TSV測(cè)試模式期間測(cè)試是否存在缺陷界面。
[0106]另一方面，在正常測(cè)試模式期間，選擇單元110阻止第一電力線Vl與第二電力線V2之間的連接并選擇半導(dǎo)體器件的主芯片電源，從而可以識(shí)別是否存在缺陷電源。
[0107]根據(jù)實(shí)施例的選擇單元110可以包括開(kāi)關(guān)元件。
[0108]根據(jù)上述描述可以顯而易見(jiàn)地看出，根據(jù)實(shí)施例的半導(dǎo)體器件不僅可以檢測(cè)芯片對(duì)芯片的連接性，而且可以檢測(cè)TSV與芯片之間在晶片水平上的連接性。因此，可以降低因封裝缺陷芯片而造成的不必要的成本和時(shí)間的耗費(fèi)。
[0109]本領(lǐng)域技術(shù)人員將理解到，可以在不脫離精神和本質(zhì)特征的情況下以與本文所公開(kāi)的方式不同的其它具體方式來(lái)實(shí)施實(shí)施例。因此，上述示例性實(shí)施例被認(rèn)為是示例性的，而不是限制性的。本發(fā)明的范圍應(yīng)該由所附權(quán)利要求書(shū)及其合法的等同內(nèi)容來(lái)確定，而不是由上述描述來(lái)確定，并且本發(fā)明意圖涵蓋落入所附權(quán)利要求書(shū)的含義及等同范圍內(nèi)的全部修改。另外，在提交本申請(qǐng)之后，通過(guò)后續(xù)的修改，可以使所附權(quán)利要求書(shū)中彼此沒(méi)有明確引用的權(quán)利要求組合成示例性實(shí)施例，或者被包含在新的權(quán)利要求中。
[0110]盡管以上描述了多個(gè)示例性實(shí)施例，但應(yīng)該理解的是，本領(lǐng)域的技術(shù)人員可以設(shè)想出多種其它變型例和實(shí)施例，這些變型例和實(shí)施例落入以上所公開(kāi)的主旨的精神和范圍內(nèi)。具體地說(shuō)，可以在上述公開(kāi)、附圖和所附權(quán)利要求書(shū)的范圍內(nèi)對(duì)部件和/或布置進(jìn)行多種修改和變型。除了對(duì)部件和/或布置進(jìn)行多種修改和變型之外，對(duì)于本領(lǐng)域技術(shù)人員而言，顯然還可以選擇性地使用。
[0111]本申請(qǐng)要求2012年8月29日提交的韓國(guó)專利申請(qǐng)N0.10-2012-0094990的優(yōu)先權(quán)，該韓國(guó)專利申請(qǐng)的全部?jī)?nèi)容以引用的方式并入本文。
【權(quán)利要求】
1.一種半導(dǎo)體器件，包括: 第一線，其與娃穿孔電連接，并形成在所述娃穿孔上； 第二線，其與所述第一線電連接，并形成在所述第一線上方；以及第一電力線和第二電力線，其形成在所述硅穿孔上方，使得所述第一電力線和所述第二電力線覆蓋所述硅穿孔。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中， 所述第一電力線和所述第二電力線彼此相鄰。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中， 當(dāng)所述硅穿孔中存在缺陷部分時(shí)，所述第一電力線和所述第二電力線彼此電連接。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中， 所述第一電力線和所述第二電力線形成在與所述第二線相同的層上。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中， 所述第一電力線和所述第二電力線形成在所述硅穿孔的上部的中部上方。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中， 所述第一電力線和所述第二電力線構(gòu)造成狹縫的形式。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中， 所述第一電力線和所述第二電力線與不同的電源電連接。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體器件，其中， 所述第一電力線與電源線相連。
9.根據(jù)權(quán)利要求7所述的半導(dǎo)體器件，其中， 所述第二電力線與接地電壓線相連。
10.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中， 所述第一電力線和所述第二電力線形成線圖案。
11.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中， 所述第一電力線和所述第二電力線不與所述硅穿孔電連接。
12.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中， 所述第一電力線和所述第二電力線均具有與所述第二線的高度相同的高度。
13.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中， 所述第一電力線和所述第二電力線均具有比所述第二線的臨界尺寸小的臨界尺寸。
14.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中， 所述第一線和所述第二線均包括金屬。
15.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中， 所述第一線和所述第二線經(jīng)由金屬觸點(diǎn)而彼此電連接。
16.一種半導(dǎo)體器件，包括: 第一線，其與娃穿孔電連接，并形成在所述娃穿孔上方； 第二線，其與所述第一線電連接，并形成在所述第一線上方； 第一電力線和第二電力線，其形成在所述硅穿孔上方，使得所述第一電力線和所述第二電力線覆蓋所述硅穿孔；以及 測(cè)試單元，其構(gòu)造成檢測(cè)所述第一電力線和所述第二電力線之間流動(dòng)的電流。
17.根據(jù)權(quán)利要求16所述的半導(dǎo)體器件，其中， 所述測(cè)試單元包括用于選擇所述第一電力線和所述第二電力線的選擇單元，并且在正常測(cè)試模式期間選擇主芯片電源。
18.根據(jù)權(quán)利要求16所述的半導(dǎo)體器件，其中， 所述第一電力線和所述第二電力線彼此相鄰。
19.根據(jù)權(quán)利要求16所述的半導(dǎo)體器件，其中， 當(dāng)所述硅穿孔中存在缺陷部分時(shí)，所述第一電力線和所述第二電力線彼此電連接。
20.根據(jù)權(quán)利要求16所述的半導(dǎo)體器件，其中， 所述第一電力線和所述第二電力線形成在與所述第二線相同的層上。
21.根據(jù)權(quán)利要求16所述的半導(dǎo)體器件，其中， 所述第一電力線和所述第二電力線形成在所述硅穿孔的上部的中部上方。
22.根據(jù)權(quán)利要求16所述的半導(dǎo)體器件，其中， 所述第一電力線和所述第二電力線構(gòu)造成狹縫的形式。
23.根據(jù)權(quán)利要求16所述的半導(dǎo)體器件，其中， 所述第一電力線和所述第二電力線與不同的電源相連。
24.根據(jù)權(quán)利要求23所述的半導(dǎo)體器件，其中， 所述第一電力線與電源線相連。
25.根據(jù)權(quán)利要求23所述的半導(dǎo)體器件，其中， 所述第二電力線與接地電壓線相連。
26.根據(jù)權(quán)利要求16所述的半導(dǎo)體器件，其中， 所述第一電力線和所述第二電力線形成線圖案。
27.根據(jù)權(quán)利要求16所述的半導(dǎo)體器件，其中， 所述第一電力線和所述第二電力線不與所述硅穿孔電連接。
28.根據(jù)權(quán)利要求16所述的半導(dǎo)體器件，其中， 所述第一電力線和所述第二電力線均具有與所述第二線的高度相同的高度。
29.根據(jù)權(quán)利要求16所述的半導(dǎo)體器件，其中， 所述第一電力線和所述第二電力線均具有比所述第二線的臨界尺寸小的臨界尺寸。
30.根據(jù)權(quán)利要求16所述的半導(dǎo)體器件，其中， 所述第一線和所述第二線均包括金屬。
31.根據(jù)權(quán)利要求16所述的半導(dǎo)體器件，其中， 所述第一線和所述第二線經(jīng)由金屬觸點(diǎn)而彼此電連接。
【文檔編號(hào)】H01L23/48GK103681548SQ201210536785
【公開(kāi)日】2014年3月26日 申請(qǐng)日期:2012年12月12日 優(yōu)先權(quán)日:2012年8月29日
【發(fā)明者】禹卓均 申請(qǐng)人:愛(ài)思開(kāi)海力士有限公司