半導體器件及其制造方法
【專利摘要】本發(fā)明公開了一種半導體器件制造方法，包括：在襯底上形成沿第一方向延伸的多個鰭片；在鰭片頂部形成蓋層；在鰭片和蓋層上形成沿第二方向延伸的假柵極堆疊結(jié)構(gòu)；在假柵極堆疊結(jié)構(gòu)沿第一方向的兩側(cè)形成柵極側(cè)墻，位于蓋層上；去除假柵極堆疊結(jié)構(gòu)，形成柵極溝槽；在柵極溝槽中形成柵極堆疊結(jié)構(gòu)。依照本發(fā)明的半導體器件及其制造方法，在鰭片形成之后額外增添了較厚的蓋層以避免在后續(xù)刻蝕過程中受到損傷，有效提高了器件的性能和可靠性。
【專利說明】半導體器件及其制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種半導體器件及其制造方法，特別是涉及一種能避免硅鰭片刻蝕損傷的三維多柵FinFET及其制造方法。
【背景技術(shù)】
[0002]在當前的亞20nm技術(shù)中，三維多柵器件(FinFET或Tr1-gate)是主要的器件結(jié)構(gòu)，這種結(jié)構(gòu)增強了柵極控制能力、抑制了漏電與短溝道效應(yīng)。
[0003]例如，雙柵SOI結(jié)構(gòu)的MOSFET與傳統(tǒng)的單柵體Si或者SOI MOSFET相比，能夠抑制短溝道效應(yīng)(SCE)以及漏致感應(yīng)勢壘降低(DIBL)效應(yīng)，具有更低的結(jié)電容，能夠?qū)崿F(xiàn)溝道輕摻雜，可以通過設(shè)置金屬柵極的功函數(shù)來調(diào)節(jié)閾值電壓，能夠得到約2倍的驅(qū)動電流，降低了對于有效柵氧厚度(EOT)的要求。而三柵器件與雙柵器件相比，柵極包圍了溝道區(qū)頂面以及兩個側(cè)面，柵極控制能力更強。進一步地，全環(huán)繞納米線多柵器件更具有優(yōu)勢。
[0004]現(xiàn)有的FinFET結(jié)構(gòu)以及制造方法通常包括:在體Si或者SOI襯底中刻蝕形成多個平行的沿第一方向延伸的鰭片和溝槽；在溝槽中填充絕緣材料形成淺溝槽隔離(STI)；在鰭片頂部以及側(cè)壁沉積通常為氧化硅的較薄(例如僅I?2nm)假柵極絕緣層，在假柵極絕緣層上沉積通常為多晶硅、非晶硅的假柵極層；刻蝕假柵極層和假柵極絕緣層，形成沿第二方向延伸的假柵極堆疊，其中第二方向優(yōu)選地垂直于第一方向；在假柵極堆疊的沿第一方向的兩側(cè)沉積并刻蝕形成柵極側(cè)墻；刻蝕柵極側(cè)墻的沿第一方向的兩側(cè)的鰭片形成源漏溝槽，并在源漏溝槽中外延形成源漏區(qū)；在晶片上沉積層間介質(zhì)層(ILD);刻蝕去除假柵極堆疊，在ILD中留下柵極溝槽；在柵極溝槽中沉積高k材料的柵極絕緣層以及金屬/金屬合金/金屬氮化物的柵極導電層。
[0005]值得注意的是，在上述三維多柵FinFET中，由于鰭片頂部無較厚的SiO2或其它絕緣層保護，在隨后的刻蝕工藝中，包括假柵條刻蝕、側(cè)墻刻蝕等工藝中，由于需要大量的過刻步驟以消除硅Fin兩側(cè)寄生的假柵或側(cè)墻，這些工藝將在硅Fin頂部產(chǎn)生刻蝕損傷，超薄的假柵絕緣層無法對超量的過刻工藝進行刻蝕選擇保護。這些損傷將影響器件溝道區(qū)的性能，降低器件的整體性能和可靠性。

【發(fā)明內(nèi)容】

[0006]由上所述，本發(fā)明的目的在于克服上述技術(shù)困難，提出一種新的FinFET結(jié)構(gòu)及其制造方法，能有效避免鰭片頂部在刻蝕過程中受損傷，提高了器件的性能和可靠性。
[0007]為此，本發(fā)明提供了一種半導體器件制造方法，包括:在襯底上形成沿第一方向延伸的多個鰭片；在鰭片頂部形成蓋層；在鰭片和蓋層上形成沿第二方向延伸的假柵極堆疊結(jié)構(gòu)；在假柵極堆疊結(jié)構(gòu)沿第一方向的兩側(cè)形成柵極側(cè)墻，位于蓋層上；去除假柵極堆疊結(jié)構(gòu)，形成柵極溝槽；在柵極溝槽中形成柵極堆疊結(jié)構(gòu)。
[0008]其中，在襯底上形成沿第一方向延伸的多個鰭片的步驟進一步包括:刻蝕襯底形成沿第一方向延伸的多個溝槽，溝槽之間的襯底剩余部分構(gòu)成多個鰭片；在溝槽中填充絕緣材料構(gòu)成淺溝槽隔離。
[0009]其中，蓋層包括氧化硅、氮化硅、氮氧化硅、非晶碳、類金剛石無定形碳(DLC)及其組合。
[0010]其中，蓋層厚度為2?30nm。
[0011]其中，形成假柵極堆疊結(jié)構(gòu)的步驟進一步包括:在鰭片和蓋層上形成假柵極絕緣層和假柵極層；平坦化假柵極層；圖案化假柵極層和假柵極絕緣層，直至暴露蓋層，形成沿第二方向延伸的假柵極堆疊結(jié)構(gòu)。
[0012]其中，形成柵極側(cè)墻的同時，還減薄了蓋層。
[0013]其中，形成柵極側(cè)墻之后，進一步包括:以柵極側(cè)墻為掩模，刻蝕鰭片，形成源漏溝槽；在源漏溝槽中外延生長形成抬升源漏區(qū)。
[0014]其中，形成柵極溝槽步驟中，去除假柵極堆疊結(jié)構(gòu)之后進一步包括完全或者部分去除蓋層。
[0015]其中，去除蓋層之后進一步包括在柵極溝槽中形成界面層。
[0016]本發(fā)明還提供了一種半導體器件，包括:襯底上沿第一方向延伸的多個鰭片，沿第二方向延伸并且跨越了每個鰭片的柵極，位于柵極兩側(cè)的鰭片上的源漏區(qū)以及柵極側(cè)墻，其中，柵極側(cè)墻與鰭片之間還具有蓋層。
[0017]依照本發(fā)明的半導體器件及其制造方法，在鰭片形成之后額外增添了較厚的蓋層以避免在后續(xù)刻蝕過程中受到損傷，有效提高了器件的性能和可靠性。
【專利附圖】

【附圖說明】
[0018]以下參照附圖來詳細說明本發(fā)明的技術(shù)方案，其中:
[0019]圖1A和圖1B為依照本發(fā)明的FinFET制造方法步驟的剖面示意圖；
[0020]圖2A和圖2B為依照本發(fā)明的FinFET制造方法步驟的剖面示意圖；
[0021]圖3A和圖3B為依照本發(fā)明的FinFET制造方法步驟的剖面示意圖；
[0022]圖4A和圖4B為依照本發(fā)明的FinFET制造方法步驟的剖面示意圖；
[0023]圖5A和圖5B為依照本發(fā)明的FinFET制造方法步驟的剖面示意圖；
[0024]圖6A和圖6B為依照本發(fā)明的FinFET制造方法步驟的剖面示意圖；
[0025]圖7A和圖7B為依照本發(fā)明的FinFET制造方法步驟的剖面示意圖；
[0026]圖8A和圖8B為依照本發(fā)明的FinFET制造方法步驟的剖面示意圖；以及
[0027]圖9A和圖9B為依照本發(fā)明的FinFET制造方法步驟的剖面示意圖。
【具體實施方式】
[0028]以下參照附圖并結(jié)合示意性的實施例來詳細說明本發(fā)明技術(shù)方案的特征及其技術(shù)效果，公開了有效避免鰭片頂部在刻蝕過程中受損傷、提高了器件的性能和可靠性的三維多柵FinFET及其制造方法。需要指出的是，類似的附圖標記表示類似的結(jié)構(gòu)，本申請中所用的術(shù)語“第一”、“第二”、“上”、“下”等等可用于修飾各種器件結(jié)構(gòu)或制造工序。這些修飾除非特別說明并非暗示所修飾器件結(jié)構(gòu)或制造工序的空間、次序或?qū)蛹夑P(guān)系。
[0029]值得注意的是，以下某圖A是沿垂直于溝道方向(沿第二方向)的剖視圖，某圖B是沿平行于溝道方向(沿第一方向)的剖視圖。[0030]參照圖1A以及圖1B，形成沿第一方向延伸的多個鰭片結(jié)構(gòu)，其中第一方向為未來器件溝道區(qū)延伸方向。提供襯底1，襯底I依照器件用途需要而合理選擇，可包括單晶體硅(Si)、單晶體鍺(Ge)、應(yīng)變娃(Strained Si)、鍺娃(SiGe),或是化合物半導體材料,例如氮化鎵(GaN)、砷化鎵(GaAs)、磷化銦(InP)、銻化銦(InSb)，以及碳基半導體例如石墨烯、SiC、碳納管等等。出于與CMOS工藝兼容的考慮，襯底I優(yōu)選地為體Si。光刻/刻蝕襯底1，在襯底I中形成多個沿第一方向平行分布的溝槽IG以及溝槽IG之間剩余的襯底I材料所構(gòu)成的鰭片1F。溝槽IG的深寬比優(yōu)選地大于5: I。在鰭片IF之間的溝槽IG中通過PECVD、HDPCVD, RTO (快速熱氧化)等工藝沉積填充材質(zhì)例如為氧化硅、氮氧化硅的絕緣隔離介質(zhì)層，從而構(gòu)成了淺溝槽隔離(STI)2。此外，在鰭片IF的頂部通過LPCVD、PECVD、HDPCVD, RT0, MBE、ALD等方法形成材質(zhì)例如為氧化硅、氮化硅、氮氧化硅、非晶碳、類金剛石無定形碳(DLC)等材質(zhì)的蓋層3，用于在后續(xù)刻蝕過程中保護鰭片IF的頂部。蓋層3可以與STI2采用同樣的材質(zhì)而同時形成，也可以在形成STI2之后或者之前采用不同的材質(zhì)而單獨形成。在本發(fā)明一個實施例中，蓋層3與STI2均為氧化硅，同時形成。蓋層3的厚度要大于現(xiàn)有技術(shù)的假柵極絕緣層(稍后的層4)，蓋層3的厚度例如為2?30nm并優(yōu)選5?15nm。
[0031]參照圖2A以及圖2B，在晶片襯底上沉積假柵極絕緣層4和假柵極層5。通過LPCVD、PECVD、HDPCVD、RTO、MBE、ALD、MOCVD、蒸發(fā)、濺射等常規(guī)方法，依次在襯底I上沉積假柵極絕緣層4和假柵極層5，使得假柵極絕緣層4覆蓋了 STI2的頂部、鰭片IF上蓋層3的頂部、鰭片IF的側(cè)壁，假柵極層5覆蓋假柵極絕緣層4并在蓋層3上具有相應(yīng)的突起。假柵極絕緣層4厚度例如僅I?5nm并優(yōu)選I?3nm,其材質(zhì)例如是氧化娃。假柵極層5材質(zhì)例如是多晶硅、非晶硅、非晶鍺、非晶碳、SiGe、Si: C及其組合，其厚度例如為20?500nm。此外，以上各層的厚度不必按照圖示的比例，而是根據(jù)具體的器件尺寸以及電學性能需求而合理設(shè)定
[0032]參照圖3A以及圖3B，平坦化假柵極層5。采用化學機械拋光(CMP)或者回刻(etch-back)技術(shù)，平坦化假柵極層5，消除蓋層3頂部的突起。
[0033]參照圖4A以及圖4B，圖案化假柵極層5和假柵極絕緣層4，形成假柵極堆疊。可以在假柵極層5上涂覆光刻膠形成軟掩模、或者沉積并刻蝕形成氮化硅等材質(zhì)的硬掩模(均未示出)，以軟/硬掩模為掩模，刻蝕假柵極層5和假柵極絕緣層4，形成沿第二方向延伸的假柵極堆疊5/4。其中，刻蝕可以是濕法刻蝕，例如采用TMAH針對硅材質(zhì)的假柵極層5、稀釋的緩釋刻蝕劑(dBOE)或者稀釋氫氟酸(dHF)針對氧化硅材質(zhì)的假柵極絕緣層4 ;刻蝕也可以是干法刻蝕，例如采用等離子體刻蝕、反應(yīng)離子刻蝕(RIE)，刻蝕氣體可以是碳氟基氣體、氯基氣體，并且可以增加氧氣等氧化性氣體以及惰性氣體以調(diào)節(jié)刻蝕速率?？涛g停止在蓋層3上，蓋層3的頂部基本不受或者僅受少量刻蝕(過刻蝕比例小于5%，也即蓋層3厚度損失小于5% )。由于蓋層3的保護，鰭片IF的頂部在此過程中并未受到刻蝕劑的影響，確保了性能穩(wěn)定。
[0034]參照圖5A以及圖5B，在假柵極堆疊5/4沿第一方向的兩側(cè)形成柵極側(cè)墻6。在假柵極堆疊以及蓋層3上，通過LPCVD、PECVD、HDPCVD、MOCVD、MBE、ALD等方法沉積氮化硅、非晶碳、DLC等材料及其組合，并采用濕法或者干法刻蝕，形成柵極側(cè)墻6。在本發(fā)明一個實施例中，刻蝕方法是RIE。值得注意的是，由于蓋層3在圖4所示步驟中已經(jīng)受了第一次刻蝕，而在圖5所示步驟中再次經(jīng)受形成柵極側(cè)墻6的第二次刻蝕，在柵極側(cè)墻6下方以外區(qū)域的蓋層3的厚度可以略微減少，例如僅為原始厚度的2/3?1/4，但是仍保留了 1/4以上的厚度，以便繼續(xù)保護鰭片IF頂部。而柵極側(cè)墻6下方區(qū)域的蓋層3由于受到柵極側(cè)墻6的保護，在第二次刻蝕過程中保持相對完整，也即其厚度基本等于原始厚度，例如2?30nm并優(yōu)選5?15nm。由此,如圖5B所不,蓋層3在沿第一方向的剖面上顯不為中間厚、兩側(cè)薄的倒T型結(jié)構(gòu)。
[0035]參照圖6A以及圖6B，以柵極側(cè)墻6為掩模，刻蝕鰭片IF形成源漏溝槽，并在源漏溝槽中外延生長形成抬升的源漏區(qū)IS與1D。在本發(fā)明一個實施例中，采用各向異性的刻蝕方法沿柵極側(cè)墻6的兩側(cè)向下刻蝕完全去除柵極側(cè)墻6下方區(qū)域之外的蓋層3以及繼續(xù)刻蝕下方的鰭片1F，直至抵達鰭片IF與襯底I之間的界面，也即STI2的底部，形成具有垂直側(cè)壁的源漏區(qū)凹槽(未示出)。在本發(fā)明的其他實施例中，可以繼續(xù)采用各向同性的刻蝕方法橫向刻蝕源漏區(qū)凹槽的垂直側(cè)壁，在鰭片IF的頂部的側(cè)面以及下方形成朝向溝道區(qū)凹進的源漏區(qū)凹槽，優(yōu)選地互相穿通從而使得鰭片IF的頂部部分地或者完全與襯底I分離，從而提供良好絕緣隔離。橫向凹進的源漏區(qū)凹槽的截面形狀依照需要可以是Σ形(多段折線構(gòu)成)、梯形、倒梯形、三角形、D形(曲面的一半，曲面例如為圓球面、橢圓球面、雙曲面、馬鞍面等等)、C形(曲面的大部分，超過曲面的一半，其中曲面例如為圓球面、橢圓球面、雙曲面、馬鞍面等等)、矩形等。在上述形成的垂直或者具有凹進部分的源漏溝槽中，通過UHVCVD、MOCVD, ALD、MBE、常壓外延等外延生長工藝，在上述源漏凹槽中外延生長了嵌入式的源漏區(qū)IS和1D，源漏區(qū)1S/1D之間(沿第一方向)的鰭片IF的頂部構(gòu)成器件的溝道區(qū)。對于PMOS而言，源漏區(qū)13/10可以是5166、51511、66511、51等及其組合，從而向溝道區(qū)施加壓應(yīng)力，提高空穴遷移率；而對于NMOS而言，源漏區(qū)1S/1D可以是S1: C、S1: H、SiGe: C、Si等及其組合，從而向溝道區(qū)施加張應(yīng)力，提高電子遷移率。其中，如圖6B所示，源漏區(qū)1S/1D頂部高于鰭片IF的溝道區(qū)(因此構(gòu)成提升源漏，可以有效降低接觸電阻)并且低于假柵極層5的頂部，這種配置僅出于示意目的，因此頂部高度差可以任意設(shè)定。優(yōu)選地，在外延生長源漏區(qū)的同時可以進行原位摻雜，以改變源漏區(qū)導電類型和濃度。此外，可以在外延生長之后進行源漏離子注入。摻雜方法為外延之后的離子注入、多角度離子注入，等離子體摻雜，分子層或者原子層沉積摻雜。摻雜深度可以是包覆源漏鰭片的表面摻雜，也可以是體摻雜。依照MOSFET類型而調(diào)整源漏區(qū)的導電類型，例如對于NMOS而言摻雜磷P、砷As、銻Sb等，對于PMOS而言摻雜硼B(yǎng)、鋁Al、鎵Ga、銦In等。隨后可以退火以激活上述各種摻雜劑。優(yōu)選地，在源漏區(qū)頂部形成金屬硅化物以降低源漏接觸電阻。
[0036]參照圖7A和圖7B，在晶片襯底上形成層間介質(zhì)層(ILD) 7。ILD7的材質(zhì)例如是氧化硅、氮氧化硅或低k材料，低k材料包括但不限于有機低k材料(例如含芳基或者多元環(huán)的有機聚合物)、無機低k材料(例如無定形碳氮薄膜、多晶硼氮薄膜、氟娃玻璃、BSG、PSG、BPSG)、多孔低k材料(例如二硅三氧烷(SSQ)基多孔低k材料、多孔二氧化硅、多孔SiOCH、摻C 二氧化硅、摻F多孔無定形碳、多孔金剛石、多孔有機聚合物)，形成方法包括旋涂、噴涂、絲網(wǎng)印刷、CVD沉積等方法。
[0037]參照圖8A和圖SB，采用刻蝕工藝去除假柵極堆疊5/4，在ILD 7中留下柵極溝槽7G。其中，刻蝕可以是濕法刻蝕，例如采用TMAH針對硅材質(zhì)的假柵極層5、稀釋的緩釋刻蝕劑(dBOE)或者稀釋氫氟酸(dHF)針對氧化硅材質(zhì)的假柵極絕緣層4 ;刻蝕也可以是干法刻蝕，例如采用等離子體刻蝕、反應(yīng)離子刻蝕(RIE)，刻蝕氣體可以是碳氟基氣體、氯基氣體，并且可以增加氧氣等氧化性氣體以及惰性氣體以調(diào)節(jié)刻蝕速率?？涛g假柵極層5時，停止在假柵極絕緣層4上?？涛g假柵極絕緣層4時，停止在蓋層3上。之后，進一步向下刻蝕未被柵極側(cè)墻6覆蓋的蓋層3，直至暴露鰭片1F。依照蓋層3的材質(zhì)，刻蝕可以是dBOE、dHF的濕法腐蝕，也可以是RIE等干法刻蝕。此時，假柵極絕緣層4下方的較厚的蓋層3剩余的厚度足夠保護鰭片IF頂部不受過刻蝕損傷，可以通過控制刻蝕時間來選擇刻蝕終點。優(yōu)選地，可以不用完全刻蝕去除蓋層3，而是在鰭片IF柵極溝槽底部保留極薄(例如I?3nm)的氧化硅的蓋層3部分(未示出)以便減小鰭片IF頂部溝道區(qū)與高k材料的柵極絕緣層(稍后的層8)之間的界面態(tài)，從而增強器件可靠性?；蛘?，也可以在完全去除蓋層3之后，采用化學氧化方法(例如在含有IOppm臭氧的去離子水中浸泡20s)以生成極薄的界面層。
[0038]參照圖9A和圖9B，在柵極溝槽中形成柵極堆疊。在柵極溝槽中依次沉積高k材料的柵極絕緣層8以及金屬/金屬合金/金屬氮化物材料的柵極導電層9，構(gòu)成柵極堆疊結(jié)構(gòu)。之后，可以采用現(xiàn)有工藝完成器件制造，例如包括:CMP平坦化柵極堆疊結(jié)構(gòu)直至暴露ILD 7 ;在ILD 7中刻蝕源漏接觸孔(未示出)直達源漏區(qū)1S/1D，在源漏接觸孔中沉積金屬氮化物的阻擋層以及金屬材料的導電層，形成源漏接觸塞(未示出)。
[0039]最后形成的器件結(jié)構(gòu)的立體圖如圖9A和9B所示，包括:襯底上沿第一方向延伸的多個鰭片，沿第二方向延伸(與第一方向相交并且優(yōu)選地垂直)并且跨越了每個鰭片的柵極，位于柵極兩側(cè)的鰭片上的源漏區(qū)以及柵極側(cè)墻，其中，柵極側(cè)墻與鰭片之間還具有蓋層。上述這些結(jié)構(gòu)的材料和幾何形狀已在方法描述中詳述，因此在此不再贅述。
[0040]依照本發(fā)明的半導體器件及其制造方法，在鰭片形成之后額外增添了較厚的蓋層以避免在后續(xù)刻蝕過程中受到損傷，有效提高了器件的性能和可靠性。
[0041]盡管已參照一個或多個示例性實施例說明本發(fā)明，本領(lǐng)域技術(shù)人員可以知曉無需脫離本發(fā)明范圍而對器件結(jié)構(gòu)做出各種合適的改變和等價方式。此外，由所公開的教導可做出許多可能適于特定情形或材料的修改而不脫離本發(fā)明范圍。因此，本發(fā)明的目的不在于限定在作為用于實現(xiàn)本發(fā)明的最佳實施方式而公開的特定實施例，而所公開的器件結(jié)構(gòu)及其制造方法將包括落入本發(fā)明范圍內(nèi)的所有實施例。
【權(quán)利要求】
1.一種半導體器件制造方法，包括: 在襯底上形成沿第一方向延伸的多個鰭片； 在鰭片頂部形成蓋層； 在鰭片和蓋層上形成沿第二方向延伸的假柵極堆疊結(jié)構(gòu)； 在假柵極堆疊結(jié)構(gòu)沿第一方向的兩側(cè)形成柵極側(cè)墻，位于蓋層上； 去除假柵極堆疊結(jié)構(gòu)，形成柵極溝槽； 在柵極溝槽中形成柵極堆疊結(jié)構(gòu)。
2.如權(quán)利要求1的方法，其中，在襯底上形成沿第一方向延伸的多個鰭片的步驟進一步包括:刻蝕襯底形成沿第一方向延伸的多個溝槽，溝槽之間的襯底剩余部分構(gòu)成多個鰭片；在溝槽中填充絕緣材料構(gòu)成淺溝槽隔離。
3.如權(quán)利要求1的方法，其中，蓋層包括氧化硅、氮化硅、氮氧化硅、非晶碳、類金剛石無定形碳(DLC)及其組合。
4.如權(quán)利要求1的方法，其中，蓋層厚度為2?30nm。
5.如權(quán)利要求1的方法，其中，形成假柵極堆疊結(jié)構(gòu)的步驟進一步包括: 在鰭片和蓋層上形成假柵極絕緣層和假柵極層； 平坦化假柵極層； 圖案化假柵極層和假柵極絕緣層，直至暴露蓋層，形成沿第二方向延伸的假柵極堆疊結(jié)構(gòu)。
6.如權(quán)利要求1的方法，其中，形成柵極側(cè)墻的同時，還減薄了蓋層。
7.如權(quán)利要求1的方法，其中，形成柵極側(cè)墻之后，進一步包括: 以柵極側(cè)墻為掩模，刻蝕鰭片，形成源漏溝槽； 在源漏溝槽中外延生長形成抬升源漏區(qū)。
8.如權(quán)利要求1的方法，其中，形成柵極溝槽步驟中，去除假柵極堆疊結(jié)構(gòu)之后進一步包括完全或者部分去除蓋層。
9.如權(quán)利要求8的方法，其中，去除蓋層之后進一步包括在柵極溝槽中形成界面層。
10.一種半導體器件，包括:襯底上沿第一方向延伸的多個鰭片，沿第二方向延伸并且跨越了每個鰭片的柵極，位于柵極兩側(cè)的鰭片上的源漏區(qū)以及柵極側(cè)墻，其中，柵極側(cè)墻與鰭片之間還具有蓋層。
【文檔編號】H01L29/78GK103839819SQ201210488155
【公開日】2014年6月4日 申請日期:2012年11月25日 優(yōu)先權(quán)日:2012年11月25日
【發(fā)明者】殷華湘, 朱慧瓏, 鐘匯才 申請人:中國科學院微電子研究所