用于硅襯底上的iii-v族氮化物層的梯度氮化鋁鎵和超晶格緩沖層的制作方法
【專利摘要】本發(fā)明涉及集成電路以及用于制造集成電路的方法。集成電路包括晶格匹配結(jié)構(gòu)。晶格匹配結(jié)構(gòu)可以包括第一緩沖區(qū)、第二緩沖區(qū)和由AlxGa1-xN/AlyGa1-yN層對形成的超晶格結(jié)構(gòu)。本發(fā)明提供了用于硅襯底上的III-V族氮化物層的梯度氮化鋁鎵和超晶格緩沖層。
【專利說明】用于硅襯底上的111-V族氮化物層的梯度氮化鋁鎵和超晶格緩沖層
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及集成電路以及用于制造集成電路的方法，具體而言，涉及在晶格匹配結(jié)構(gòu)及其制造方法。
【背景技術(shù)】
[0002]在硅襯底上難以沉積氮化鎵(GaN)膜，因為兩種材料之間具有大的熱膨脹系數(shù)不匹配。大多數(shù)沉積技術(shù)涉及沉積具有與襯底和GaN顯著不同的組成的緩沖層或應(yīng)力釋放層。這些技術(shù)產(chǎn)生在室溫下處于拉伸應(yīng)力下的GaN膜。拉伸應(yīng)力傾向于在GaN中形成宏觀裂紋，其對在GaN上制造的器件產(chǎn)生不利的影響。

【發(fā)明內(nèi)容】

[0003]為了解決上述技術(shù)問題，一方面，本發(fā)明提供了一種集成電路，包括:硅襯底，具有第一晶格結(jié)構(gòu)；ΠΙ族氮化物層，上覆所述硅襯底并且具有第二晶格結(jié)構(gòu)；晶格匹配結(jié)構(gòu)，布置在所述硅襯底和所述III族氮化物層之間，所述晶格匹配結(jié)構(gòu)被配置成在所述第一晶格結(jié)構(gòu)和所述第二晶格結(jié)構(gòu)之間提供界面，所述晶格匹配結(jié)構(gòu)包括:第一緩沖區(qū)；第二緩沖區(qū)；以及超晶格結(jié)構(gòu)，包括AlxGahNAlyGahN重復(fù)層對。
[0004]在所述的集成電路中，所述晶格匹配結(jié)構(gòu)的第一緩沖區(qū)包括形成的厚度為約20nm至約80nm的第一 AlN層和形成的厚度為約50nm至約200nm的第二氮化招層。
[0005]在所述的集成電路中，所述晶格匹配結(jié)構(gòu)的第二緩沖區(qū)包括多個梯度AlxGapxN層。
[0006]在所述的集成電路中，所述晶格匹配結(jié)構(gòu)的第二緩沖區(qū)包括多個梯度AlxGapxN層，其中，X從第一梯度AlxGahN層到后續(xù)的梯度AlxGahN層不斷降低。
[0007]在所述的集成電路中，所述晶格匹配結(jié)構(gòu)的第二緩沖區(qū)包括多個梯度AlxGapxN層，其中，所述多個梯度AlxGahN層包括三個層。
[0008]在所述的集成電路中，所述晶格匹配結(jié)構(gòu)的第二緩沖區(qū)包括多個梯度AlxGapxN層，其中，所述多個梯度AlxGahN層包括三個層，其中，在第一層中X為約0.9至約0.7，在第二層中X為約0.4至約0.6，而在第三層中X為約0.15至約0.2。
[0009]在所述的集成電路中，所述晶格匹配結(jié)構(gòu)的第二緩沖區(qū)包括多個梯度AlxGapxN層，其中，在第一層中X為約0.9至約0.7，在第二層中X為約0.4至約0.6，而在第三層中X為約0.15至約0.2,其中，所述第一層的厚度為約50nm至約200nm,所述第二層的厚度為約150nm至約250nm,而所述第三層的厚度為約350nm至約600nm。
[0010]在所述的集成電路中，所述超晶格結(jié)構(gòu)包括約20對至約100對AlxGahNAlyGapyN層對。
[0011 ] 在所述的集成電路中，所述超晶格結(jié)構(gòu)包括約20對至約100對AlxGahNAlyGapyN層對，其中，X和I在層對之間保持不變。[0012]在所述的集成電路中，所述超晶格結(jié)構(gòu)包括約20對至約100對AlxGahNAlyGapyN層對，其中，X和y在層對之間保持不變，其中，所述AlxGahNAlyGahN層對中的AlxGa1J層的X為約0.8至約1.0,而所述AlxGanNAlyGahN層對中的AlyGa^N層的y為約0.1至約0.3。
[0013]在所述的集成電路中，所述超晶格結(jié)構(gòu)包括約20對至約100對AlxGahNAlyGapyN層對，其中，X和y在層對之間保持不變，其中，所述AlxGa^NAlyGahN層對中的AlxGa1J層的X為約0.8至約1.0,而所述AlxGahNAlyGapyN層對中的AlyGa^N層的y為約0.1至約0.3，其中，所述AlxGahNAlyGa^yN層對中的AlxGa^xN層的厚度為約4nm至約8nm，而所述AlxGa1JVAlyGahyN層對中的AlyGahyN層的厚度為約15nm至約40nm。
[0014]在所述的集成電路中，所述III族氮化物層包含GaN。
[0015]在所述的集成電路中，所述III族氮化物層包含GaN，其中，所述GaN層的厚度為約0.2 μ m至約5 μ m。
[0016]另一方面，本發(fā)明提供了一種制造半導(dǎo)體結(jié)構(gòu)的方法，包括:提供硅襯底；在所述硅襯底上形成晶格匹配結(jié)構(gòu)，所述晶格匹配結(jié)構(gòu)包括第一緩沖區(qū)、第二緩沖區(qū)和包含AlxGahNAlyGapyN重復(fù)層對的超晶格結(jié)構(gòu)；以及形成上覆所述晶格匹配結(jié)構(gòu)的III族氮化
物層 。
[0017]在所述的方法中，形成所述晶格匹配結(jié)構(gòu)包括通過在約900°C至約1000°C的溫度下形成第一 AlN層以及在約1000°C至約1300°C的第二溫度下形成第二 AlN層來形成所述
第一緩沖區(qū)。
[0018]在所述的方法中，形成所述晶格匹配結(jié)構(gòu)包括通過在約900°C至約1000°C的溫度下形成第一 AlN層以及在約1000°C至約1300°C的第二溫度下形成第二 AlN層來形成所述第一緩沖區(qū)，其中，形成所述晶格匹配結(jié)構(gòu)包括通過在約1000°C至約1200°C的溫度下形成多個梯度AlxGahN層來形成所述第二緩沖區(qū)。
[0019]在所述的方法中，形成所述晶格匹配結(jié)構(gòu)包括形成約20對至約100對AlxGapxN/AlyGa1J 層對。
[0020]在所述的方法中，形成所述III族氮化物層包括形成GaN層。
[0021]所述的方法還包括形成上覆所述III族氮化物層的有源層，其中，所述有源層包括 AlN/AlxGai_xN 層。
[0022]所述的方法還包括形成上覆所述III族氮化物層的有源層，其中，所述有源層包括AlN/AlxGai_xN層，其中，所述AlN/AlxGai_xN層的x為約0.1至約0.3。
【專利附圖】

【附圖說明】
[0023]圖1A和圖1B示出根據(jù)本發(fā)明的集成電路的實施例的部分截面圖。
[0024]圖2示出描述在硅襯底上異質(zhì)外延生長GaN時所誘導(dǎo)的壓縮應(yīng)力的圖。
[0025]圖3A至圖3G是示出形成圖1A的實施例的步驟的部分截面圖。
[0026]圖4示出根據(jù)本發(fā)明用于制造集成電路的方法的一些實施例的流程圖。
【具體實施方式】
[0027]參照附圖描述本說明書，在整個說明書中相似的參考標(biāo)號通常用于表示相似的元件，并且其中各個結(jié)構(gòu)不必成比例繪制。在下面的描述中，為了解釋說明的目的，闡述許多具體細(xì)節(jié)以便于理解。但是，對本領(lǐng)域的普通技術(shù)人員顯而易見的是，可以使用這些具體細(xì)節(jié)中的一部分來實踐本文中描述的一個或多個方面。在其他情況下，以框圖形式示出已知結(jié)構(gòu)和器件以便于理解。
[0028]II1-V族氮化物材料(諸如GaN)是具有使其用于許多微電子應(yīng)用中的許多吸引人的性質(zhì)的半導(dǎo)體化合物。通常，它們在合適的襯底上作為單晶(外延)層生長，其中襯底影響外延生長機制。難以識別適合促進氮化鎵的異質(zhì)外延生長的襯底。
[0029]藍寶石(Al2O3)、碳化硅和硅都已用作氮化鎵沉積的襯底，但是襯底的相應(yīng)性質(zhì)的差異可以限制得到的II1-V族氮化物層的質(zhì)量。GaN具有不同于上述襯底的熱膨脹系數(shù)，因此，當(dāng)加工之后冷卻時，GaN層由于較厚的襯底層對它們所產(chǎn)生的約束而具有碎裂的傾向。氮化鎵層的碎裂嚴(yán)重限制了它們的最終應(yīng)用。
[0030]難以外延生長的另一相關(guān)問題是襯底和GaN的晶格參數(shù)必須相同或相當(dāng)?shù)亟咏Ｒr底表面結(jié)構(gòu)和取向強烈地影響了得到的GaN層的質(zhì)量，并且如果不具有良好的晶格參數(shù)匹配，這將導(dǎo)致形成許多位錯并且導(dǎo)致喪失GaN結(jié)構(gòu)的精細(xì)控制。這些缺陷的形成對得到的單晶的電學(xué)和/或光學(xué)性質(zhì)產(chǎn)生不利的影響并且再次限制最終應(yīng)用。
[0031]已經(jīng)開發(fā)用于阻止碎裂形成和缺陷形成的當(dāng)前技術(shù)包括涉及應(yīng)用過渡層或緩沖層的技術(shù)。用于減少異質(zhì)外延系統(tǒng)中的穿透位錯的一個策略是使用非晶或多晶緩沖層。而且還表明使用具有梯度或階梯式組成的過渡層或緩沖層可以用于實現(xiàn)高質(zhì)量的異質(zhì)外延結(jié)構(gòu)。梯度或階梯式層的作用是逐漸地引入應(yīng)力，并因此提供移動位錯的機會。這反過來通過延伸每一個失配位錯的長度以及促進其穿透段(threading segments)的相消,減少穿透層表面的位錯的數(shù)量。采用過渡層進行在硅上直接外延生長氮化鎵材料的各種技術(shù)已經(jīng)使用在組成上包括梯度的Al和In合金的GaN層，但成效甚微。
[0032]因此，參照圖1A，本發(fā)明涉及集成電路100及其制造方法。集成電路100包括配置成為硅襯底102的第一晶格結(jié)構(gòu)和III族氮化物層120的第二晶格結(jié)構(gòu)提供界面的晶格匹配結(jié)構(gòu)130。晶格匹配結(jié)構(gòu)130包括上覆襯底102的第一緩沖區(qū)104和上覆第一緩沖區(qū)104的第二緩沖區(qū)108。晶格匹配結(jié)構(gòu)130還包括由AlxGa1JVAlyGahN層對(layer pairs)形成的超晶格結(jié)構(gòu)116。上覆晶格匹配結(jié)構(gòu)130的超晶格結(jié)構(gòu)116的III族氮化物層120可以是GaN。
[0033]第一緩沖區(qū)104包括在第一溫度下形成的第一氮化鋁(AlN)層104(a)和在高于第一溫度的第二溫度下形成的第二 AlN層104(b)。第二緩沖區(qū)108包括多個梯度AlxGahN層。
[0034]超晶格結(jié)構(gòu)116由具有不同帶隙的兩種半導(dǎo)體材料制成。如圖1B所不，超晶格結(jié)構(gòu)116中的兩種不同的半導(dǎo)體材料相互交替沉積以在生長方向115 (例如,垂直于上表面116(a))上形成周期性結(jié)構(gòu)。在一些實施例中，超晶格結(jié)構(gòu)116包括AlxGa1J和AlyGa1J的交替層，其中可以將兩個鄰近的AlxGa1J和AlyGa1J層稱為“層對”。
[0035]參照圖2，示出描述在硅襯底上異質(zhì)外延生長GaN時所誘導(dǎo)的壓縮應(yīng)力的圖200。因為硅和GaN之間的熱失配，在襯底的加熱和后續(xù)冷卻期間發(fā)生晶圓變形。但是，本發(fā)明的晶格匹配結(jié)構(gòu)130和超晶格結(jié)構(gòu)116(表示為“SLS”)緩解壓縮應(yīng)力，使得晶圓變形小到幾乎為零。[0036]圖3A至圖3G示出描述根據(jù)本發(fā)明形成集成電路300的制造方法的多個部分截面圖。在圖3A中，提供具有第一晶格結(jié)構(gòu)的襯底302。當(dāng)襯底302包括硅襯底時，其優(yōu)選具有(111)表面取向，但是也可以使用具有其他表面取向諸如(100)和(110)的硅襯底。在一個實施例中，襯底厚約800nm(納米)至約2000nm。
[0037]可以理解，本文中所提及的“半導(dǎo)體襯底”可以包含包括塊狀硅晶圓的任何類型的半導(dǎo)體材料。此外，術(shù)語半導(dǎo)體襯底還可以包括含有非半導(dǎo)體材料(尤其是諸如絕緣體上硅(SOI)、部分SOI襯底中的氧化物；多晶硅；非晶硅或有機材料)的結(jié)構(gòu)。在一些實施例中，半導(dǎo)體襯底還可以包括堆疊或者以其他方式粘附在一起的多個晶圓或管芯。半導(dǎo)體襯底可以包括從硅錠切割的晶圓，和/或在下面的襯底上形成的任何其他類型的半導(dǎo)體/非半導(dǎo)體和/或沉積或生長(例如，外延)層。
[0038]然后實施沉積工藝306以形成晶格匹配結(jié)構(gòu)(圖3D中的330)的第一緩沖區(qū)304。第一緩沖區(qū)304包括在第一溫度下形成的第一 AlN層304(a)。因此，在一個實施例中，第一 AlN層304 (a)可以是低溫AlN (LT-AlN)，其可以在約900 V直至約1000 V的溫度下形成。在一個實施例中，將形成厚度為約20nm至約80nm的LT-A1N304 (a)。在一個實施例中，沉積工藝306可以包括金屬有機化學(xué)汽相沉積(MOCVD)工藝。
[0039]然后通過沉積工藝(未示出)在第一層304 (a)上方形成第二 AlN層304 (b)以完成晶格匹配結(jié)構(gòu)的第一緩沖區(qū)304的形成，如圖3A所示。在高于形成第一層304(a)的第一溫度的第二溫度下形成第二 AlN層304(b)。因此，在一個實施例中，第二 AlN層304(b)可以是高溫AlN(HT-AlN)，其可以在約1000°C至約1300°C的溫度下形成，并且在一個實施例中，其具有約50nm至約200nm的厚度。
[0040]然后在圖3B中開始通過工藝310形成第二緩沖區(qū)(圖3C中的308)，其中形成上覆第一緩沖區(qū)304的多個梯度AlxGahN層。在一個實施例中，多個梯度AlxGa1J層包括約三個層。第一梯度AlxGahN層308(a)在圖3B中示出。第一層308(a)的總厚度為約50nm至約200nm，并且可以通過例如MOCV`D工藝在約1000°C至約1200°C的溫度下形成。
[0041]通過工藝312形成如圖3C中示出的第二梯度AlxGa1J層308 (b)和第三梯度AlxGahN層308 (c)。在一個實施例中，可以在約1000°C至約1200°C的溫度下形成第二層308(b)，并且其具有約150nm至約250nm的總厚度。在一個實施例中，可以在約1000°C至約1200 0C的溫度下形成第三層308 (c)，并且其具有約350nm至約600nm的總厚度。
[0042]“梯度” AlxGahN第二緩沖區(qū)308意為在整個緩沖層的總厚度中，相應(yīng)的鋁含量的相對量將隨著在第二緩沖區(qū)中的深度而變化。相對量可以隨著遠離硅襯底的距離而逐漸變化以降低晶格參數(shù)，從而使得相對濃度逐漸變化。因此，在一個實施例中，其中使用三個AlxGahN層，在第一層308(a)中，x可以包含約0.9至約0.7的值。在第二 AlxGa1^N層308(b)中，X可以包含約0.4至約0.6的值。在第三AlxGa1J層308 (c)中，x可以包含約
0.15至0.3的值。
[0043]如圖3D所示，然后通過工藝314形成上覆第二緩沖區(qū)308的超晶格結(jié)構(gòu)316?？梢杂葾lxGahNAlyGapyN的重復(fù)層對來形成超晶格結(jié)構(gòu)316。在一個實施例中，超晶格結(jié)構(gòu)將包括約20對至約100對AlxGahNAlyGaht可以在約950°C至約1150°C的溫度下形成重復(fù)層對。重復(fù)層對的兩個不同層相互交替沉積從而在生長方向上形成周期性結(jié)構(gòu)。在一個實施例中，AlxGapxN層的厚度為約4nm至約8nm，而在一個實施例中，重復(fù)層對的AlyG&1_yN層的厚度可以是約15nm至約40nm。重復(fù)層對的鋁含量可以是梯度鋁含量。因此，在一個實施例中，AlxGa1J層的X可以是約0.8至約1，而AlyGa1J層的y可以是約0.1至約0.3。
[0044]在形成超晶格結(jié)構(gòu)316之后，如圖3E所示，可以形成上覆超晶格結(jié)構(gòu)316的III族氮化物層320。在一個實施例中，可以通過沉積工藝318諸如MOCVD形成III族氮化物層320。在一個實施例中，III族氮化物層320可以是GaN層并且可以在約1000°C至約1200°C的溫度下形成。GaN層的厚度可以為約0.2 μ m至約5 μ m。
[0045]如圖3F所示，然后可以通過工藝324形成上覆III族氮化物層320的有源層322。在一個實施例中，有源層322可以包括AlN/AlxGai_xN層。在一個實施例中，可以在約1000°C至約1200°C的溫度下形成厚度為約0.5nm至約1.5nm的AlN有源層322?？梢孕纬珊穸葹榧sIOnm至約40nm的AlxGa1J有源層322，其中x包含約0.1至約0.3的值。
[0046]圖3G示出高電子遷移率晶體管器件(HEMT)的形成，該HEMT可以應(yīng)用于集成電路300上用于一些技術(shù)?？梢圆捎媒饘俪练e、光刻圖案化和蝕刻工藝形成柵極區(qū)328。形成源極區(qū)324金屬接觸件和漏極區(qū)326金屬接觸件。這通?？梢酝ㄟ^包括金屬沉積、光刻圖案化和蝕刻工藝的一個或多個工藝來完成。通常在形成之后對源極324和漏極326區(qū)域的材料進行退火。
[0047]圖4示出根據(jù)本發(fā)明的實施例用于形成半導(dǎo)體結(jié)構(gòu)的方法400的一些實施例的流程圖。雖然在下文示出方法400并將其描述為一系列動作或行為，但可以理解，所示出的這些動作或行為的次序并不以限制意義進行解釋。例如，一些動作可以以不同的次序進行和/或與除了本文示出和/或描述的動作或行為以外的其他動作或行為同時進行。此外，不是所有示出的動作都為實施本文描述的一個或多個方面或?qū)嵤├匦璧?。并且，本文描述的一個或多個動作可以以一個或多個分開的動作和/或階段進行實施。
[0048]在步驟402中，提供硅襯底。然后在步驟404中，通過形成第一緩沖區(qū)在襯底上方形成晶格匹配結(jié)構(gòu)。
[0049]在步驟406中，形成上覆第一緩沖區(qū)的晶格匹配結(jié)構(gòu)的第二緩沖區(qū)。
[0050]然后在步驟408中，形成上覆第二緩沖區(qū)的超晶格結(jié)構(gòu)，接著在步驟410中，形成上覆超晶格結(jié)構(gòu)的III族氮化物層。
[0051 ] 然后在步驟412中，在III族氮化物層上方形成有源層。然后在步驟414中，形成源極和漏極區(qū)域以及柵極結(jié)構(gòu)。還可以形成互連層以將器件互連起來，如其他工藝步驟也能實現(xiàn)的那樣，但是為了簡明省略了這些步驟。然后方法結(jié)束。
[0052]應(yīng)當(dāng)理解，根據(jù)對說明書和附圖的閱讀和/或理解，本領(lǐng)域的普通技術(shù)人員可以想到等效的替換和/或修改。本發(fā)明包括所有這些修改和替換，因而通常預(yù)期并不用于限制。此外，特定部件或方面可能僅參照若干實施方案中的一種進行公開，這樣的部件或方面可以與可能期望的其他實施方案的一個或多個其他部件和/或方面相結(jié)合。并且，就在本文中使用的術(shù)語“包含”、“具有”、“與”和/或它們的變型方面來說，這些術(shù)語旨在包含在如“包括”的意思中。而且，“示例性”僅意味著是實例，而不是最好的。還可以理解，為了簡明和易于理解的目的，本文中描述的部件、層和/或元件用相對于另一部件、層和/或元件的具體尺寸和/或方向示出，并且實際的尺寸和/或方向可以與本文中示出的顯著不同。
[0053]因此，本發(fā)明涉及一種集成電路，該集成電路包括具有第一晶格結(jié)構(gòu)的硅襯底。該集成電路還包括上覆硅襯底的具有第二晶格結(jié)構(gòu)的III族氮化物層。在硅襯底和III族氮化物層之間布置晶格匹配結(jié)構(gòu)，其在硅襯底的第一晶格結(jié)構(gòu)和III族氮化物層的第二晶格結(jié)構(gòu)之間提供界面。晶格匹配結(jié)構(gòu)包括第一緩沖區(qū)、第二緩沖區(qū)和具有AlxGahN/AlyGa1J重復(fù)層對的超晶格結(jié)構(gòu)。
[0054]在另一實施例中，本發(fā)明涉及用于制造半導(dǎo)體結(jié)構(gòu)的方法。該方法包括提供硅襯底。該方法還包括在硅襯底上形成晶格匹配結(jié)構(gòu)，晶格匹配結(jié)構(gòu)包括第一緩沖區(qū)、第二緩沖區(qū)，以及包含AlxGahNAlyGapyN重復(fù)層對的超晶格結(jié)構(gòu)。該方法還包括形成上覆晶格匹配結(jié)構(gòu)的III族氮化物層。
【權(quán)利要求】
1.一種集成電路，包括: 娃襯底，具有第一晶格結(jié)構(gòu)； III族氮化物層，上覆所述硅襯底并且具有第二晶格結(jié)構(gòu)； 晶格匹配結(jié)構(gòu)，布置在所述硅襯底和所述III族氮化物層之間，所述晶格匹配結(jié)構(gòu)被配置成在所述第一晶格結(jié)構(gòu)和所述第二晶格結(jié)構(gòu)之間提供界面，所述晶格匹配結(jié)構(gòu)包括:第一緩沖區(qū)； 第二緩沖區(qū)；以及 超晶格結(jié)構(gòu)，包括AlxGahNAlyGapyN重復(fù)層對。
2.根據(jù)權(quán)利要求1所述的集成電路，其中，所述晶格匹配結(jié)構(gòu)的第一緩沖區(qū)包括形成的厚度為約20nm至約80nm的第一 AlN層和形成的厚度為約50nm至約200nm的第二氮化鋁層。
3.根據(jù)權(quán)利要求1所述的集成電路，其中，所述晶格匹配結(jié)構(gòu)的第二緩沖區(qū)包括多個梯度AlxGa^xN層。
4.根據(jù)權(quán)利要求3所述的集成電路，其中，X從第一梯度AlxGahN層到后續(xù)的梯度AlxGa1^xN層不斷降低。
5.根據(jù)權(quán)利要求3所述的集成電路，其中，所述多個梯度AlxGahN層包括三個層。
6.根據(jù)權(quán)利要求5所述的集成電路，其中，在第一層中X為約0.9至約0.7，在第二層中X為約0.4至約0.6，而在第三層中X為約0.15至約0.2。
7.根據(jù)權(quán)利要求6所述的集成電路，其中，所述第一層的厚度為約50nm至約200nm，所述第二層的厚度為約150nm至約250nm,而所述第三層的厚度為約350nm至約600nm。
8.根據(jù)權(quán)利要求1所述的集成電路，其中，所述超晶格結(jié)構(gòu)包括約20對至約100對AlxGa^N/AlyGahN 層對。
9.一種制造半導(dǎo)體結(jié)構(gòu)的方法，包括: 提供娃襯底； 在所述硅襯底上形成晶格匹配結(jié)構(gòu)，所述晶格匹配結(jié)構(gòu)包括第一緩沖區(qū)、第二緩沖區(qū)和包含AlxGahNAlyGanN重復(fù)層對的超晶格結(jié)構(gòu)；以及形成上覆所述晶格匹配結(jié)構(gòu)的III族氮化物層。
10.根據(jù)權(quán)利要求9所述的方法，其中，形成所述晶格匹配結(jié)構(gòu)包括: 通過在約900°C至約1000°C的溫度下形成第一 AlN層以及在約1000°C至約1300°C的第二溫度下形成第二 AlN層來形成所述第一緩沖區(qū)；或者` 通過在約1000°C至約1200°C的溫度下形成多個梯度AlxGahN層來形成所述第二緩沖區(qū)。
【文檔編號】H01L29/778GK103515419SQ201210487729
【公開日】2014年1月15日 申請日期:2012年11月26日 優(yōu)先權(quán)日:2012年6月27日
【發(fā)明者】陳祈銘, 劉柏均, 喻中一 申請人:臺灣積體電路制造股份有限公司