專利名稱：半導(dǎo)體存儲器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲器件，更具體地，涉及當(dāng)應(yīng)用到包括SRAM的半導(dǎo)體存儲器件時有效的技術(shù)。
背景技術(shù)：
SRAM (靜態(tài)隨機存取存儲器)是一種半導(dǎo)體器件，其通過使用觸發(fā)器存儲數(shù)據(jù)。例如，在SRAM中，數(shù)據(jù)(“I”或“O”)被存儲在由四個晶體管構(gòu)成的、兩個交叉耦合的CMOS反相器中。因為為了讀取和寫入存取，額外需要兩個晶體管，所以由六個晶體管構(gòu)成典型SRAM的存儲單元。例如，以下引用的專利文獻(xiàn)I (PCT國際公開N0.2006-527897的
公開日語譯文)公開了 一種非易失性靜態(tài)存儲單元，其中，非易失性單元(14、16)交叉耦合到靜態(tài)存儲單元的內(nèi)部節(jié)點(A、B)。兩個非易失性單元中的一個非易失性單元(14)具有與B耦合的控制柵極和與A耦合的源極，并且另一個非易失性單元(16)具有與A耦合的控制柵極和與B耦合的源極。以下引用的專利文獻(xiàn)2(公開的日本未經(jīng)審查的專利申請N0.平7(1995)-226088)公開了一種半導(dǎo)體存儲器件，其可以實現(xiàn)非易失性特性同時維持靜態(tài)存儲器(SRAM)的高速。這種半導(dǎo)體存儲器件具有SRAM存儲單元I和非易失性存儲單元3。SRAM存儲單元I是通過將第一選擇晶體管T7和第二選擇晶體管T8耦合到兩個晶體管Tl和T2來構(gòu)成的，這兩個晶體管Tl和T2各自的源極接地并且各自的漏極耦合到彼此的柵極。非易失性存儲單元3由非易失性晶體管T3和T4構(gòu)成，非易失性晶體管T3和T4設(shè)置有兩個柵極:懸浮柵極和控制柵極，以及與電源線耦合的漏極，從而存儲SRAM存儲單元I的狀態(tài)。專利文獻(xiàn)3 (PCT國際公開N0.2003-511809的
公開日語譯文)公開了一種非易失性MOSRAM單元，其由第一和第二反相器以及電容器(Gl、G2)構(gòu)成，電容器(G1、G2)每個都串聯(lián)耦合到第一和第二反相器中的每一個的控制電極。以下引用的專利文獻(xiàn)4 (公開的日本未經(jīng)審查的專利申請N0.2007-157183)公開了一種非易失性存儲器，其由觸發(fā)器構(gòu)成，該觸發(fā)器包括以靜態(tài)鎖存模式耦合的一對負(fù)載晶體管和存儲器靜態(tài)的串聯(lián)電路。這個非易失性存儲器設(shè)置有漏電流截止元件(T16、T26)，漏電流截止元件(Τ16、Τ26)耦合在寫入和擦除時漏電流經(jīng)由負(fù)載晶體管流入觸發(fā)器電源側(cè)所經(jīng)過的電流路徑。以下引用的專利文獻(xiàn)5 (公開的日本未經(jīng)審查的專利申請N0.平6(1994)-76582)公開了一種非易失性存儲器，其通過改變用作存儲單元的一對觸發(fā)器的場效應(yīng)晶體管(RMmn (o+)、RMmn (ο-))的閾值電壓來存儲信息。
以下引用的專利文獻(xiàn)6(公開的日本未經(jīng)審查的專利申請N0.平7(1995)-183401)公開了一種非易失性存儲器，其包括作為負(fù)載元件的四個N溝道MOS晶體管和兩個P溝道TFT。TFT具有層疊結(jié)構(gòu)，該層疊結(jié)構(gòu)由下層的第一 TFT柵電極9、TFT柵極絕緣膜10、形成TFT的溝道的主體層(半導(dǎo)體層)13、具有鐵電性的第二柵極絕緣膜22和第二 TFT柵電極23組成。以下引用的專利文獻(xiàn)7 (公開的日本未經(jīng)審查的專利申請N0.2004-207282)公開了一種非易失性SRAM單元，其包括一對的兩個交叉耦合的CMOS反相器Cl和c2和鐵電電容器fcl和fc2。鐵電電容器fcl和fc2分別由下電極BELl和BLE2、鐵電膜FERl和FER2和上電極TELl和TEL2形成，下電極BELl和BLE2分別耦合到包括在兩個CMOS反相器中的對應(yīng)的反相器中的漏極擴散區(qū)。以下引用的非專利文獻(xiàn)I公開了一種非易失性單元，其具有耦合在SRAM的兩個存儲節(jié)點和控制線(ctrI)之間的NVM器件(XRl、XR2 )。以下引用的非專利文獻(xiàn)2公開了一種非易失性SRAM，其用兩個SONOS晶體管作為存儲器件。SONOS晶體管分別耦合在SRAM的兩個存儲節(jié)點和VCCT線之間。(專利文獻(xiàn)I)PCT國際公開N0.2006-527897的
公開日語譯文(專利文獻(xiàn)2)公開的日本未經(jīng)審查的專利申請N0.平7(1995)-226088)(專利文獻(xiàn)3)PCT國際公開N0.2003-511809的
公開日語譯文(專利文獻(xiàn)4)公開的日本未經(jīng)審查的專利申請N0.2007-157183(專利文獻(xiàn)5)公開的日本未經(jīng)審查的專利申請N0.平6(1994)-76582(專利文獻(xiàn)6)公開的日本未經(jīng)審查的專利申請N0.平7(1995)-183401(專利文獻(xiàn)7)公開的日本未經(jīng)審查的專利申請N0.2004-207282(非專利文獻(xiàn)l)Wei Wang 等人的 “Nonvolatile SRAM Cell (非易失性 SRAM 單元)”，l-4244-0439-8/06/$20.00(c)2006IEEE(非專利文獻(xiàn)2) Michael Fliesler 等人的 “A 15ns 4Mb NVSRAMin 0.13u SONOSTechnology (0.13u S0N0S 技術(shù)中的 15ns 4MbNVSRAM)，，，987-1-4244-1547_2/08/$25.00 (c)2008IEEE PP.83-8
發(fā)明內(nèi)容
因為上述的SRAM是易失性的，所以當(dāng)切斷提供的電源時，SRAM中存儲的內(nèi)容將丟失。在SRAM的正常操作狀態(tài)下，總是向構(gòu)成SRAM的CMOS反相器施加電源電勢，因此，電流消耗大。因此，需要實現(xiàn)一種存儲器件，即使當(dāng)切斷為SRAM存儲單元提供的電源時，該存儲器件也可以保持所存儲的數(shù)據(jù)。根據(jù)本說明書的描述和附圖，本發(fā)明的以上和其它主題和新特征將變得清楚。根據(jù)本申請中公開的本發(fā)明的典型實施例的半導(dǎo)體存儲器件包括(al)第一晶體管，其耦合在電源節(jié)點和第一節(jié)點之間，和(a2)第二晶體管，其耦合在第一節(jié)點和低電勢節(jié)點之間；(a3)第三晶體管，其耦合在電源節(jié)點和第二節(jié)點之間，和(a4)第四晶體管，其耦合在第二節(jié)點和低電勢節(jié)點之間；和(&5)第五晶體管，其一端耦合到第一節(jié)點，和(a6)第六晶體管，其一端耦合到第二節(jié)點。半導(dǎo)體存儲器件還包括(bl)第一電阻變化層，其耦合在第五晶體管的另一端和第一位線之間，和(b2)第二電阻變化層，其耦合在第六晶體管的另一端和第二位線之間。根據(jù)本申請中公開的本發(fā)明的典型實施例的半導(dǎo)體存儲器件包括(al)第一晶體管，其耦合在電源節(jié)點和第一節(jié)點之間，和(a2)第二晶體管，其耦合在第一節(jié)點和低電勢節(jié)點之間；(a3)第三晶體管，其耦合在電源節(jié)點和第二節(jié)點之間，和(a4)第四晶體管，其耦合在第二節(jié)點和低電勢節(jié)點之間；和(&5)第五晶體管，其一端耦合到第一節(jié)點，和(a6)第六晶體管，其一端耦合到第二節(jié)點。半導(dǎo)體存儲器件還包括(bl)第一電阻變化層，其耦合在第五晶體管的另一端和第一位線之間，和(b2)第二電阻變化層，其耦合在第六晶體管的另一端和第二位線之間。第一電阻變化層布置在第五晶體管的源-漏區(qū)上的第一連接部上，并且第一位線布置在第一電阻變化層上。根據(jù)按照下述典型實施例的半導(dǎo)體存儲器件，能夠提高半導(dǎo)體存儲器件的性能。


圖1是示出根據(jù)本實施例的半導(dǎo)體存儲器件的存儲單元構(gòu)造的等效電路圖；圖2A和圖2B是示出ReRAM單元的操作的電路圖； 圖3是示出SRAM操作的電路圖；圖4是示出根據(jù)本實施例的半導(dǎo)體存儲器件的操作的流程圖；圖5是示出將SRAM的保留的數(shù)據(jù)寫入到ReRAM單元的操作實例的電路圖；圖6A和圖6B是示出在寫入ReRAM單元時所施加的電壓的橫截面示意圖；圖7是示出在斷電狀態(tài)下每個部分的電勢的電路圖；圖8是示出從斷電狀態(tài)變?yōu)橥姞顟B(tài)時的電勢變化的電路圖；圖9是示出ReRAM單元中的數(shù)據(jù)讀取操作(數(shù)據(jù)確定操作)的第一狀態(tài)的電路圖；圖10是示出ReRAM單元中的數(shù)據(jù)讀取操作(數(shù)據(jù)確定操作)的第二狀態(tài)的電路圖；圖11是示出ReRAM單元中的數(shù)據(jù)讀取操作(數(shù)據(jù)確定操作)的第三狀態(tài)的電路圖；圖12是示出ReRAM單元的保留的數(shù)據(jù)到SRAM的寫入操作實例的電路圖；圖13A和圖13B是示出在重新設(shè)置ReRAM單元時所施加的電壓的橫截面示意圖；圖14是示出根據(jù)本實施例的半導(dǎo)體存儲器件的存儲單元構(gòu)造的平面圖；圖15是示出根據(jù)本實施例的半導(dǎo)體存儲器件的存儲單元構(gòu)造的平面圖；圖16是示出根據(jù)本實施例的半導(dǎo)體存儲器件的存儲單元構(gòu)造的平面圖；圖17是示出根據(jù)本實施例的半導(dǎo)體存儲器件的存儲單元構(gòu)造的平面圖；圖18是示出根據(jù)本實施例的半導(dǎo)體存儲器件的存儲單元構(gòu)造的截面圖；圖19是示出根據(jù)本實施例的半導(dǎo)體存儲器件的存儲單元構(gòu)造的截面圖；圖20是示出根據(jù)本實施例的半導(dǎo)體存儲器件的制造過程的截面圖；圖21是示出根據(jù)本實施例的半導(dǎo)體存儲器件的制造過程的截面圖；圖22是示出根據(jù)本實施例的半導(dǎo)體存儲器件的制造過程的截面圖，其繼續(xù)了圖20中示出的截面圖；圖23是示出根據(jù)本實施例的半導(dǎo)體存儲器件的制造過程的截面圖，其繼續(xù)了圖21中示出的截面圖；圖24是示出根據(jù)本實施例的半導(dǎo)體存儲器件的制造過程的截面圖，其繼續(xù)了圖22中示出的截面圖；圖25是示出根據(jù)本實施例的半導(dǎo)體存儲器件的制造過程的截面圖，其繼續(xù)了圖23中示出的截面圖；圖26是示出根據(jù)本實施例的半導(dǎo)體存儲器件的制造過程的截面圖，其繼續(xù)了圖24中示出的截面圖；圖27是示出根據(jù)本實施例的半導(dǎo)體存儲器件的制造過程的截面圖，其繼續(xù)了圖25中示出的截面圖。
具體實施例方式在下面的實施例中，當(dāng)出于方便的需要時，說明將被分成多個部分或多個實施例。然而，除非另外指明，否則它們相互不相關(guān)，但它們滿足以下關(guān)系:一個是其它的一部分或全部的修改實例、應(yīng)用、詳細(xì)說明和補充說明。在下面的實施例中，當(dāng)涉及元件等的數(shù)目(包括數(shù)字、數(shù)值、數(shù)量、范圍等)時，元件的數(shù)目可能不限于特定數(shù)目，但可能大于或小于該特定數(shù)目，除了原則上具體指明或清楚地限于特定數(shù)目的情況之外。在下面的實施例中，所涉及的組件(包括元件間隔等)不總是必須的，除了原則上具體指明或清楚地被視為必須的情況之外。類似地，在下面的實施例中，當(dāng)涉及組件等的形狀、位置關(guān)系等時，應(yīng)該包括與形狀、位置關(guān)系等相似或基本類似的形狀、位置關(guān)系等，除了原則上具體指明或清楚地未被視為如此的情況之外。對于上述的元件數(shù)目(包括數(shù)字、數(shù)值、數(shù)量、范圍等)，同樣如此。下文中，將參照附圖詳細(xì)說明本發(fā)明的實施例。在用于說明本發(fā)明的實施例的所有附圖中，為具有相同功能的構(gòu)件賦予相同或相關(guān)的符號，并且省略對其的重復(fù)說明。當(dāng)存在多個類似構(gòu)件(區(qū)域)時，可以通過為通用名稱的符號加上標(biāo)記來指示單個或特定區(qū)域。在下面的實施例中，除了特別必須時，原則上省略對相同或類似部件的重復(fù)說明。在實施例中采用的附圖中，即使是截面圖，為了更容易觀察附圖，也可以省略陰影。即使附圖是平面圖，為了更容易觀察附圖，相反地也可以添加陰影。在截面圖和平面圖中，每個區(qū)域的尺寸沒有準(zhǔn)確對應(yīng)于實際器件，并且為了更容易觀察附圖，可以相對更大地顯示特定區(qū)域。即使當(dāng)平面圖和截面圖彼此對應(yīng)時，也可以按不同尺寸顯示每個區(qū)域。(實施例)《電路構(gòu)造》圖1是示出根據(jù)本實施例的半導(dǎo)體存儲器件(也稱為半導(dǎo)體器件、半導(dǎo)體集成電路器件)的存儲單元構(gòu)造的等效電路圖。如圖所示，根據(jù)本實施例的半導(dǎo)體存儲器件是將數(shù)據(jù)存儲在觸發(fā)器單元(也稱為FF單元或鎖存單元)中的SRAM。觸發(fā)器單元包括由四個晶體管構(gòu)成的兩個交叉耦合的CMOS反相器。將數(shù)據(jù)(“I”和“O”)存儲在CMOS反相器的輸入/輸出部分中?！癈MOS”是“互補金屬氧化物半導(dǎo)體”的縮寫。在本實施例中，ReRAM單元(非易失性單元)RMl和RM2經(jīng)由存取晶體管設(shè)置在CMOS反相器的輸入/輸出部分中。“ReRAM”是“電阻隨機存取存儲器”的縮寫，并且表示利用電阻隨施加電壓而變化的存儲器。它也被稱為“電阻變化存儲器”。以此方式，根據(jù)本實施例的半導(dǎo)體存儲器件具有SRAM的構(gòu)造和ReRAM單元(非易失性存儲單元)。因此，本半導(dǎo)體存儲器件還可以被稱為“非易失性SRAM”或“具有內(nèi)置非易失性存儲單元的SRAM”。下面將參照圖1詳細(xì)說明存儲單元構(gòu)造。如圖所示，存儲單元布置在一對位線(位線BL和位線/BL (在后面的附圖中具有上橫線的“BL”))和字線WL的交叉點處。這個存儲單元包括一對負(fù)載晶體管(也稱為負(fù)載MOS、作為負(fù)載的晶體管、作為負(fù)載的MISFET )Lo I和Lo2、一對存取晶體管(也稱為存取MOS、用于存取的晶體管、存取MISFET、用于傳遞的晶體管)Acc I和Acc2以及一對驅(qū)動晶體管(也稱為驅(qū)動MOS、用于驅(qū)動的晶體管、用于驅(qū)動的MISFET ) Drl和Dr2。在構(gòu)成存儲單元的六個晶體管之中，負(fù)載晶體管(Lol、Lo2)是P型(p溝道型)晶體管，并且存取晶體管(Accl、Acc2)和驅(qū)動晶體管(Drl、Dr2)是η型(η溝道型)晶體管?！癕ISFET”是“金屬絕緣半導(dǎo)體場效應(yīng)晶體管”的縮寫并且可以被稱為M0S。下文中，負(fù)載晶體管、存取晶體管和驅(qū)動晶體管可以被簡稱為“晶體管”?？梢灾煌ㄟ^每個晶體管的符號(Lol、Lo2、Accl、Acc2、DrI> Dr2)表不每個晶體管。在構(gòu)成存儲單元的六個晶體管之中，Lol和Accl構(gòu)成一個CMOS反相器，并且Lo2和Acc2構(gòu)成另一個CMOS反相器。這些成對的CMOS反相器的輸入/輸出部分(存儲節(jié)點A、B)相互交叉耦合，并且構(gòu)成觸發(fā)器單元(FF單元)，作為存儲I位信息的信息存儲單元。下面說明構(gòu)成SRAM存儲單元的六個晶體管的耦合關(guān)系的全部細(xì)節(jié)。Lol耦合在電源電勢節(jié)點(電源節(jié)點)NVcc和存儲節(jié)點(第一節(jié)點)A之間，Drl耦合在存儲節(jié)點A和基準(zhǔn)電勢節(jié)點(低電勢節(jié)點)NVss之間，并且Lol和Drl的柵電極耦合到存儲節(jié)點(第二節(jié)點)B。在隨后將描述的SRAM的正常操作時間段內(nèi)向電源電勢節(jié)點NVcc施加第一電源電勢Vcc,并且在隨后將描述的待機時間段之前和之后向電源電勢節(jié)點NVcc施加第二電源電勢Vcc2和第三電源電勢Vcc3。向基準(zhǔn)電勢節(jié)點NVss施加比第一、第二和第三電源電勢(Vccl、Vcc2、Vcc3)低的電勢，在當(dāng)前情況下，即基準(zhǔn)電勢(也稱為0V、地電勢、地)。例如，第一電源電勢Vcc是1.5V。第二電源電勢Vcc2是比第一電源電勢Vcc高的電勢，例如，是2.0V0第三電源電勢Vcc3是比第二電源電勢Vcc2高的電勢，例如，是3.5V。Lo2耦合在電源電勢節(jié)點NVcc和存儲節(jié)點B之間，Dr2耦合在存儲節(jié)點B和基準(zhǔn)電勢節(jié)點NVss之間，并且Lo2和Dr2的柵電極耦合到存儲節(jié)點A。Accl稱合到存儲節(jié)點A,Acc2稱合到存儲節(jié)點B,并且Accl和Acc2的柵電極I禹合到字線WL (它們用作字線)。例如，字線WL的驅(qū)動電勢是第一電源電勢Vcc (例如，1.5V)。這里，根據(jù)本實施例，ReRAM單元RMl和RM2設(shè)置在SRAM存儲單元中。ReRAM單元(RMU RM2)具有電阻變化層(也稱為存儲器層、存儲單元、狀態(tài)變化層、電阻變化層、可變電阻層、相變層、磁性變化層)R0電阻變化層R具有第一端和第二端，并且電極部分E設(shè)置在第一端。ReRAM單元RMl的第一端(在電極部分E側(cè)上)耦合到Accl (在存儲節(jié)點A的相對側(cè)上的端部)，并且第二端耦合到位線BL。ReRAM單元RM2的第一端(在電極部分E側(cè)上)耦合到Acc2 (在存儲節(jié)點B的相對側(cè)上的端部)，并且第二端耦合到位線/BL?！峨娐凡僮鳌方又?，說明ReRAM單元和SRAM的操作。〈ReRAM單元的操作 > 圖2是示出ReRAM單元的操作的電路圖。當(dāng)在第一端和第二端之間產(chǎn)生比預(yù)定電勢(也稱為特定電勢、第一電勢)高的電勢差時，電阻變化層R改變其電阻。具體地，如圖2A中所示，當(dāng)向電阻變化層R的第二端施加第二電源電勢Vcc2(2.0V)并且向電阻變化層R的第一端(在電極部分E側(cè)上)施加比第二電源電勢Vcc2低預(yù)定電勢(這里，基準(zhǔn)電勢0V)的電勢時，電阻變化層R變成低電阻狀態(tài)。例如，預(yù)定電勢是
2.0V。如圖2A中所示，在第一端和第二端之間產(chǎn)生比預(yù)定電勢大的電勢差并且施加到第二端的電勢更高的情況被稱為“正向偏置”。以此方式，當(dāng)向電阻變化層R應(yīng)用正向偏置時，電阻變化層R變成低電阻狀態(tài)并且轉(zhuǎn)為導(dǎo)通狀態(tài)(0N)。也就是說，電流流過電阻變化層R。另一方面，如圖2B中所示，當(dāng)向電阻變化層R的第一端(在電極部分E側(cè)上)施加第二電源電勢Vcc2 (2.0V)，向電阻變化層R的第二端施加比第二電源電勢Vcc2低預(yù)定電勢(這里，基準(zhǔn)電勢0V)的電勢時，電阻變化層R變成高電阻狀態(tài)。例如，預(yù)定電勢是2.0V。如圖2B中所示，在第一端和第二端之間產(chǎn)生比預(yù)定電勢大的電勢差并且施加到第一端的電勢更高的情況被稱為“反向偏置”。以此方式，當(dāng)向電阻變化層R應(yīng)用反向偏置時，電阻變化層R變成高電阻狀態(tài)并且轉(zhuǎn)為截止?fàn)顟B(tài)(OFF)。也就是說，電流幾乎沒有流過電阻變化層R0當(dāng)電阻變化層R的第一端和第二端之間的電勢差小于預(yù)定電勢時，沒有產(chǎn)生電阻變化并且維持直到該時刻(導(dǎo)通狀態(tài)或截止?fàn)顟B(tài))之前的狀態(tài)。〈SRAM的操作XSRAM的正常操作)接著，說明SRAM的正常操作。圖3是示出SRAM操作的電路圖。在SRAM的正常操作時間段(第一時間段)內(nèi)，ReRAM單元RMl和RM2兩者都保持在導(dǎo)通狀態(tài)(ON)，使得ReRAM單元RMl和RM2不會妨礙SRAM的操作。也就是說，當(dāng)CMOS反相器的存儲節(jié)點B是高電勢(H電平、第二電平、H=L 5V)時，Drl處于導(dǎo)通狀態(tài)；因此，另一個CMOS反相器的存儲節(jié)點A變成低電勢(L電平、第一電平、L=0V)。因此，Lo2變成導(dǎo)通狀態(tài)并且保持存儲節(jié)點B的高電勢(H=l.5V)。也就是說，通過由一對交叉耦合的CMOS反相器構(gòu)成的觸發(fā)器單元將存儲節(jié)點A和B的狀態(tài)相互保持，并且存儲(保留)數(shù)據(jù)(信息)。另一方面，字線WL耦合到Accl和Acc2的柵電極中的每一個。也就是說，當(dāng)字線WL處于高電勢(H=l.5V)時，Accl和Acc2處于導(dǎo)通狀態(tài)并且觸發(fā)器電路和位線(BL和/BL)電耦合。因此，存儲節(jié)點A和B的電勢狀態(tài)(H和L的組合或L和H的組合)出現(xiàn)在位線BL和/BL中并且被讀取作為存儲單元的數(shù)據(jù)。當(dāng)將信息寫入存儲單元時，字線WL被設(shè)置成高電勢(H=l.5V)，并且Accl和Acc2被控制成導(dǎo)通狀態(tài)；因此，觸發(fā)器電路和位線(BL和/BL)電耦合，并且位線BL和/B的信息(H和L的組合或L和H的組合)被傳遞(寫入)到存儲節(jié)點A和B，從而如上所述地存儲數(shù)據(jù)。(待機操作)接著，說明從SRAM的正常操作時間段之后的待機時間段(第二時間段)直至SRAM的另一個正常操作時間段(第三時間段)的流程。圖4是示出根據(jù)本實施例的半導(dǎo)體存儲器件的操作的流程圖。在上述的SRAM的正常操作時間段STl中，執(zhí)行SRAM的正常操作、數(shù)據(jù)存儲、讀取、寫入等。在這種情況下，如上所述，ReRAM單元RMl和RM2兩者都處于導(dǎo)通狀態(tài)，并且ReRAM單元RMl和RM2沒有妨礙SRAM的操作。
此后，響應(yīng)于CPU (中央處理單元)的指令，例如，響應(yīng)于待機信號的上升，SRAM進(jìn)入待機狀態(tài)(ST2)。響應(yīng)于待機信號的上升，設(shè)置ReRAM單元RMl和RM2 (ST3)。具體地，在SRAM的正常操作時間段STl的結(jié)束時間，例如，在待機信號的上升時間，將SRAM保留的數(shù)據(jù)(存儲節(jié)點A和B的電勢狀態(tài)、存儲節(jié)點A和B的H和L的組合)寫入ReRAM單元RMl和RM2。換言之，關(guān)于兩個ReRAM單元RMl和RM2的狀態(tài)(導(dǎo)通狀態(tài)和截止?fàn)顟B(tài)的組合)存儲存儲節(jié)點A和B的電勢狀態(tài)。圖5是示出將SRAM的保留的數(shù)據(jù)寫入ReRAM單元的操作實例的電路圖。在SRAM的正常操作時間段STl的結(jié)束時間，例如，當(dāng)在存儲節(jié)點A處保持低電勢(L=OV)并且在存儲節(jié)點B處保持高電勢(H=l.5V)時，如參照圖3說明的，ReRAM單元RMl被設(shè)置成導(dǎo)通狀態(tài)(ON)并且ReRAM單元RM2被設(shè)置成截止?fàn)顟B(tài)(OFF)。如上所述，ReRAM單元RMl和RM2兩者都已處于導(dǎo)通狀態(tài)(0N)，因此，ReRAM單元RMl維持導(dǎo)通狀態(tài)(ON)并且ReRAM單元RM2從導(dǎo)通狀態(tài)(ON)轉(zhuǎn)變?yōu)榻刂範(fàn)顟B(tài)(OFF)。具體地，如圖5中所示，為了將ReRAM單元RM2從導(dǎo)通狀態(tài)變?yōu)榻刂範(fàn)顟B(tài)，〈1>施加到電源電勢節(jié)點NVcc的電勢從第一電源電勢Vcc( 1.5V)改變?yōu)榈诙娫措妱軻cc2( 2.0V)。因此，<2>存儲節(jié)點B的電勢從1.5V上升為2.0V。在這種情況下，因為字線WL處于第一電源電勢Vcc (1.5V)，所以第二電源電勢Vcc2 (2.0V)經(jīng)由Acc2施加到電阻變化層R的第一端(在電極部分E側(cè)上)。另一方面，因為位線/BL仍處于低電勢(0V)，所以將OV施加到電阻變化層R的第二端。因此，<3>在電阻變化層R的第一端和第二端之間產(chǎn)生大于預(yù)定電勢(2.0V)的電勢差，并且出現(xiàn)施加到第一端的電勢高的所謂“反向偏置”的狀態(tài)。因此，電阻變化層R轉(zhuǎn)變成高電阻狀態(tài)，并且ReRAM單元RM2從導(dǎo)通狀態(tài)(ON)變成截止?fàn)顟B(tài)(OFF)(ReRAM單元RM2被重新寫入)。以此方式，通過比第一電源電勢Vcc (1.5V)高的預(yù)定電勢(2.0V)執(zhí)行重新寫入。換言之，通過采用僅利用比第一電源電勢Vcc (1.5V)高的預(yù)定電勢(2.0V)而表現(xiàn)電阻變化的ReRAM單元(電阻變化層R)，能夠防止在SRAM正常操作時發(fā)生重新寫入，然而，在必要時，能夠執(zhí)行將SRAM保留的數(shù)據(jù)寫入到ReRAM單元。在ReRAM單元RMl中，即使當(dāng)?shù)谝浑娫措妱軻cc (1.5V)施加到字線WL并且Accl處于導(dǎo)通狀態(tài)時，位線BL處于低電勢(OV)并且存儲節(jié)點A維持在低電勢(L=0V)。因此，在電阻變化層R的第一端和第二端之間沒有產(chǎn)生電勢差。因此，ReRAM單元RMl沒有被重新寫入，而是維持導(dǎo)通狀態(tài)(0N)。圖6A和圖6B是示出在寫入到ReRAM單元時所施加的電壓的橫截面示意圖。圖6A對應(yīng)于圖5所示的ReRAM單元RMl，并且圖6B對應(yīng)于圖5所示的ReRAM單元RM2。因為如圖6A中所示的字線WL (柵電極)是1.5V，所以存儲節(jié)點A的電勢(OV)經(jīng)由處于導(dǎo)通狀態(tài)的Accl施加到ReRAM單元RMl的電阻變化層R的第一端(在電極部分E側(cè)上)。因為位線BL的電勢是0V，所以O(shè)V施加到電阻變化層R的第二端。以此方式，在第一端和第二端之間沒有產(chǎn)生電勢差；因此，沒有發(fā)生重新寫入并且ReRAM單元RMl維持導(dǎo)通狀態(tài)(0N)。因為如圖6B中所示的字線WL (柵電極)是1.5V，所以存儲節(jié)點B的電勢(2.0V)經(jīng)由處于導(dǎo)通狀態(tài)的Acc2施加到ReRAM單元RM2的電阻變化層R的第一端(在電極部分E側(cè)上)。因為位線/BL的電勢是0V，所以O(shè)V施加到電阻變化層R的第二端。以此方式，在將OV施加到第二端，2.0V施加到第一端并且施加到第一端的電勢高的狀態(tài)下，產(chǎn)生電阻變化所需的電勢差。因此，電阻變化層R變成高電阻狀態(tài)。因此，ReRAM單元RM2被重新寫入并且從導(dǎo)通狀態(tài)(ON)轉(zhuǎn)變成截止?fàn)顟B(tài)(OFF)。在完成對ReRAM單元RMl和RM2的寫入操作(設(shè)置)之后，施加到電源電勢節(jié)點NVcc的電勢被設(shè)置成低電勢(0V)，從而進(jìn)入斷電狀態(tài)(待機時間段)(ST4，圖4)。圖7是示出斷電狀態(tài)下每個部分的電勢的電路圖。如圖7中所示，施加到電源電勢節(jié)點NVcc的電勢從2.0V變成OV。在這種情況下，字線WL的電勢也被無效。也就是說，字線WL的電勢從1.5V變成0V，并且Accl和Acc2轉(zhuǎn)變?yōu)榻刂範(fàn)顟B(tài)。通過使電源電勢節(jié)點NVcc無效，存儲節(jié)點A和B的保留電勢(數(shù)據(jù))消失，并且存儲節(jié)點A和B的電勢變成例如0V。然而，對應(yīng)的數(shù)據(jù)被存儲(保留)作為兩個ReRAM單元RMl和RM2的狀態(tài)(導(dǎo)通狀態(tài)和截止?fàn)顟B(tài)的組合)。在本情況下，ReRAM單元RMl被設(shè)置成導(dǎo)通狀態(tài)(ON)并且ReRAM單元RM2被設(shè)置成截止?fàn)顟B(tài)(OFF);從而存儲(保留)存儲節(jié)點A和B恰好在斷電(A=L且B=H)之前的電勢。接著，下面說明SRAM再次從待機時間段轉(zhuǎn)變成正常操作的情況。例如，通過來自CPU的指令，響應(yīng)于待機信號的下降，取消待機狀態(tài)(ST5，圖4)。在這種情況下，響應(yīng)于待機信號的下降，施加到電源電勢節(jié)點NVcc的電勢從OV變成1.5V。也就是說，狀態(tài)變成通電狀態(tài)(ST6，圖4)。圖8是示出從斷電狀態(tài)變?yōu)橥姞顟B(tài)時的電勢變化的電路圖。如圖8中所示，施加到電源電勢節(jié)點NVcc的電勢從OV上升為1.5V。在這種情況下，除了電源電勢節(jié)點NVcc之外的每個區(qū)域的電勢狀態(tài)與圖7所示的情況相同，并且存儲節(jié)點A和B的電勢仍為OVo接著，響應(yīng)于待機信號的下降，讀取ReRAM單元RMl和RM2的數(shù)據(jù)(ST7，圖4)，并且對應(yīng)的數(shù)據(jù)被寫入回存儲節(jié)點A和B。然后，ReRAM單元RMl和RM2都被設(shè)置成導(dǎo)通狀態(tài)(重新設(shè)置)(ST8，圖4)。圖9是示出ReRAM單元中的數(shù)據(jù)讀取操作(數(shù)據(jù)確定操作)的第一狀態(tài)的電路圖。如圖9中所示，將字線WL從OV設(shè)置成驅(qū)動電勢(1.5V)，并且將位線BL和/BL兩者都從OV設(shè)置成高電勢(1.5V=H)ο在這種情況下，因為ReRAM單元RMl處于導(dǎo)通狀態(tài)(0N)，所以存儲節(jié)點A被設(shè)置成H( 1.5V)并且Dr2被設(shè)置成導(dǎo)通狀態(tài)。因此，存儲節(jié)點B被設(shè)置成L(0V)。以此方式，通過將位線BL和/BL兩者都設(shè)置成高電勢(1.5V=H)，H被寫入(存儲)到在處于導(dǎo)通狀態(tài)(ON)的ReRAM單元(這里，RMl)側(cè)上的存儲節(jié)點(這里，A)，并且在處于截止?fàn)顟B(tài)(OFF)的ReRAM單元(這里，RM2)側(cè)上的存儲節(jié)點(這里，B)被設(shè)置成L。以此方式，僅通過將位線BL和/BL兩者從OV激活為高電勢(1.5V=H)，可以以自匹配方式(自動地)執(zhí)行ReRAM單元的數(shù)據(jù)傳遞。也就是說，響應(yīng)于在ReRAM單元RMl和RMl中寫入的數(shù)據(jù)(這里，導(dǎo)通和截止的組合)，存儲節(jié)點A和B的電勢改變(這里，變成A=H且B=L)。電勢的當(dāng)前狀態(tài)(A=H且B=L)與恰好在斷電之前的存儲節(jié)點A和B的電勢狀態(tài)(A=L且B=H)相反。接著，使字線WL和位線BL和/BL失效。圖10是示出ReRAM單元中的數(shù)據(jù)讀取操作(數(shù)據(jù)確定操作)的第二狀態(tài)的電路圖。如圖10中所示，字線WL和位線BL和/BL失效，從1.5V到0V。以此方式，即使當(dāng)字線WL和位線BL和/BL失效時，與ReRAM單元RMl和RM2中寫入的數(shù)據(jù)對應(yīng)的電勢維持在存儲節(jié)點A和B中。接著，將字線WL從OV激活為1.5V，并且存儲節(jié)點A和B的電勢經(jīng)由Accl和Acc2被傳遞到位線BL和/BL。也就是說，讀取ReRAM單元的數(shù)據(jù)。圖11是示出ReRAM單元中的數(shù)據(jù)讀取操作(數(shù)據(jù)確定操作)的第三狀態(tài)的電路圖。如圖11中所示，響應(yīng)于字線WL的激活，位線BL和/BL的電勢改變。在本情況下，位線BL從OV變成1.5V (H)并且位線/BL維持0V。通過位線的電勢變化，已證明，存儲節(jié)點A已經(jīng)為H并且在存儲節(jié)點A側(cè)上的ReRAM單元RMl已處于導(dǎo)通狀態(tài)。以此方式，能夠基于位線BL和/BL中出現(xiàn)的電勢，確定(讀取)ReRAM單元RMl和RM2中的哪一個已處于導(dǎo)通狀態(tài)。換言之，當(dāng)位線BL和/BL的電勢是H和L的組合時，已證明，在位線BL側(cè)上的ReRAM單元RMl已處于導(dǎo)通狀態(tài)，也就是說，恰好在斷電之前，存儲節(jié)點A已處于L狀態(tài)。相反地，當(dāng)位線BL和/BL的電勢是L和H的組合時，已證明，在位線/BL側(cè)上的ReRAM單元RM2已處于導(dǎo)通狀態(tài)，也就是說，恰好在斷電之前，存儲節(jié)點B已處于L狀態(tài)。以此方式，通過讀取ReRAM單元RMl和RM2的數(shù)據(jù)，能夠確定恰好在斷電之前存儲節(jié)點A和B的電勢狀態(tài)(ST7)。接著，將從ReRAM單元RMl和RM2讀取的數(shù)據(jù)寫入回存儲節(jié)點A和B(ST8)。換言之，基于恰好在斷電之前存儲節(jié)點A和B的電勢確定(這里，A=L且B=H)的數(shù)據(jù)被寫入回存儲節(jié)點A和B。圖12是示出ReRAM單元的保留的數(shù)據(jù)到SRAM的寫入操作(數(shù)據(jù)恢復(fù)操作)實例的電路圖。如圖12中所示，基于恰好在斷電之前存儲節(jié)點A和B的電勢確定(這里，A=L且B=H),OV被施加到位線BL并且第三電源電勢(3.5V)被施加到位線/BL。具體地，在施加到電源電勢節(jié)點NVcc的電勢是1.5V的通電狀態(tài)下，[I]在已處于截止?fàn)顟B(tài)(OFF)的ReRAM單元(這里，RM2)側(cè)上的位線/BL，換言之，在恰好在斷電之前已被保持為“H”的存儲節(jié)點B側(cè)上的位線/BL，上升為第三電源電勢(3.5V)。第三電源電勢Vcc3是比第一電源電勢Vcc(這里，1.5V)高預(yù)定電勢(這里，2.0V)的電勢，并且是比第二電源電勢Vcc2高的電勢。另一方面,在已處于導(dǎo)通狀態(tài)(ON)的ReRAM單元(這里，RMl)側(cè)上的位線BL，換言之，在恰好在斷電之前已被保持為“L”的存儲節(jié)點A側(cè)上的位線BL，被設(shè)置成低電勢(0V)。此時，字線WL已上升為1.5V。[2]ReRAM單元(這里，RMl)處于導(dǎo)通狀態(tài)(0N)，因此，位線BL的電勢(OV)被傳遞到存儲節(jié)點A，并且存儲節(jié)點A的電勢從1.5V變成OV (L)。由此，[3]Lo2變成導(dǎo)通狀態(tài)，因此，[4]存儲節(jié)點B從OV變成1.5V (H)。以此方式，存儲節(jié)點A被設(shè)置成L，存儲節(jié)點B被設(shè)置成H，并且所保留的數(shù)據(jù)(也就是說，恰好在斷電之前存儲節(jié)點A和B的電勢)被寫入回存儲節(jié)點A和B。此外，存儲節(jié)點B的電勢(1.5V)被施加到電阻變化層R的第一端(在電極部分E側(cè)上)。另一方面，位線/BL的電勢(3.5V)被施加到電阻變化層R的第二端，并且在電阻變化層R中，在施加到第一端的電勢較低的狀態(tài)下產(chǎn)生電阻變化所需的電勢差。因此，電阻變化層R變成低電阻狀態(tài)。因此，[5]ReRAM單元RM2被重新寫入并且其狀態(tài)從截止?fàn)顟B(tài)(OFF)轉(zhuǎn)變成導(dǎo)通狀態(tài)(ON)。因此，數(shù)據(jù)被寫入回SRAM，并且同時，ReRAM單元RMl和RM2兩者都變成導(dǎo)通狀態(tài)(0N)，也就是說，兩者都被重新設(shè)置。在這個時刻之后，SRAM的正常操作成為可能。也就是說，SRAM的正常操作、數(shù)據(jù)保持、讀取、寫入等成為可能，并且SRAM將返回到上述的正常操作時間段STl。圖13A和圖13B是示出在重新設(shè)置ReRAM單元時所施加的電壓的橫截面示意圖。圖13A對應(yīng)于圖12所示的ReRAM單元RMl，并且圖13B對應(yīng)于圖12所示的ReRAM單元RM2。如圖13A中所示，因為字線WL (柵電極)是1.5V，所以存儲節(jié)點A的電勢(OV)經(jīng)由處于導(dǎo)通狀態(tài)的Accl施加到ReRAM單元RMl的電阻變化層R的第一端(在電極部分E側(cè)上)。因為位線BL的電勢是OV，所以O(shè)V被施加到電阻變化層R的第二端。以此方式，在第一端和第二端之間沒有產(chǎn)生電勢差；因此，沒有發(fā)生重新寫入并且ReRAM單元RMl維持導(dǎo)通狀態(tài)(ON)。如圖13B中所示，因為字線WL (柵電極)是1.5V，所以存儲節(jié)點B的電勢(1.5V)經(jīng)由處于導(dǎo)通狀態(tài)的Acc2施加到ReRAM單元RM2的電阻變化層R的第一端(在電極部分E側(cè)上)。因為位線BL的電勢是3.5V，所以3.5V被施加到電阻變化層R的第二端。以此方式，在3.5V被施加到第二端，1.5V被施加到第一端并且施加到第一端的電勢較低的狀態(tài)下,產(chǎn)生電阻變化所需的電勢差。因此，電阻變化層R變成低電阻狀態(tài)。因此，ReRAM單元RM2被重新寫入并且其狀態(tài)從截止?fàn)顟B(tài)(OFF)轉(zhuǎn)變成導(dǎo)通狀態(tài)(0N)。以此方式，根據(jù)本實施例，通過在SRAM中設(shè)置ReRAM單元，能夠繼續(xù)存儲在處于斷電狀態(tài)(待機狀態(tài))的SRAM的觸發(fā)器單元中保持的數(shù)據(jù)。相反地，通過使ReRAM單元存儲在SRAM的觸發(fā)器單元中保持的數(shù)據(jù)，變得容易切斷SRAM的電源，從而導(dǎo)致消耗電流的減小。也就是說，因為SRAM是易失性存儲器，所以必須繼續(xù)提供電力，以繼續(xù)保持?jǐn)?shù)據(jù)。然而，當(dāng)不使用SRAM功能時，例如，當(dāng)主要操作其它存儲器時，能夠使所關(guān)注的SRAM進(jìn)入待機狀態(tài)并且可以實現(xiàn)器件的低功耗。《器件結(jié)構(gòu)》接著，參照截面圖和平面圖，說明根據(jù)本實施例的半導(dǎo)體存儲器件的結(jié)構(gòu)。圖14至圖17是示出根據(jù)本實施例的半導(dǎo)體存儲器件的存儲單元構(gòu)造的平面圖。圖18和圖19是示出根據(jù)本實施例的半導(dǎo)體存儲器件的存儲單元構(gòu)造的截面圖。圖18對應(yīng)于圖14的A-A橫截面，并且圖19對應(yīng)于圖14的B-B橫截面。在平面圖中，參照存儲單元區(qū)MCA，通過重疊每個圖，將使每個圖中顯示的圖案的位置關(guān)系變得清楚。在本說明書中，為了使圖簡化，只示出隨后將描述的有源區(qū)AcPl和AcNl的截面圖。然而，與有源區(qū)AcP2和AcN2對應(yīng)的橫截面也具有類似結(jié)構(gòu)。如圖18和圖19中所示，在半導(dǎo)體襯底I上形成根據(jù)本實施例的半導(dǎo)體存儲器件(具有內(nèi)置ReRAM單元的SRAM)的存儲單元。元件隔離區(qū)STl布置在半導(dǎo)體襯底I上，并且被元件隔離區(qū)STl劃分的區(qū)域用作有源區(qū)(也稱為元件形成區(qū)、半導(dǎo)體區(qū))Ac。圖14中示出的利用虛線圍繞的大致矩形區(qū)域是一個(I位)存儲單元區(qū)。如圖中所示，四個有源區(qū)(AcP1、AcNl、AcN2、AcP2 )沿著X方向順序布置。這里，在指示有源區(qū)的符號“Ac”上加上標(biāo)記，以識別各個區(qū)域。這些有源區(qū)(Ac)之間的區(qū)域是元件隔離區(qū)(STI)。換言之，如上所述，有源區(qū)(Ac)被元件隔離區(qū)(STI)分開。阱(半導(dǎo)體區(qū)，nW、pW)布置在有源區(qū)(Ac)的半導(dǎo)體襯底I中(參照圖18和圖19)。換言之，有源區(qū)(Ac)對應(yīng)于阱被暴露的區(qū)域。阱(nW、pff)的P型阱pW布置在兩個有源區(qū)(AcPl、AcP2)各自的下部，并且η型阱nW布置在兩個有源區(qū)(AcNl、AcN2)相應(yīng)的下部。如圖14中所示，有源區(qū)AcPl具有在Y方向上延伸的線的形式。具體地，線的形式在隨后描述的驅(qū)動晶體管Drl的布置部分中具有的X方向?qū)挾缺却嫒【w管Accl的布置部分中的X方向?qū)挾雀鼘?。在圖14中，線的形式在上部具有更寬的寬度。P型阱pW布置在有源區(qū)AcP I的下部(參照圖18)。有源區(qū)AcNl具有矩形的形式，該矩形具有Y方向上的長邊(圖14)。η型阱nW布置在有源區(qū)AcNl的下部(參照圖19)。
有源區(qū)AcN2具有矩形的形式，該矩形具有Y方向上的長邊(圖14)。η型阱nW布置在有源區(qū)AcN2的下部(參照圖19)。有源區(qū)AcP2具有在Y方向上延伸的線的形式。具體地，線的形式在隨后描述的驅(qū)動晶體管Dr2的布置部分中具有的X方向?qū)挾缺仍诖嫒【w管Acc2的布置部分中的X方向?qū)挾雀鼘挕Ｔ趫D14中，線的形式在下部具有更寬的寬度。P型阱pW布置在有源區(qū)AcP2的下部(參照圖18)。如圖14中所示，在四個有源區(qū)(AcPl、AcNl、AcN2、AcP2)上，經(jīng)由柵極絕緣膜(G0，參照圖18、圖19等)，柵電極(柵極布線)G (G1-G4)在X方向上延伸并跨越每個有源區(qū)，因此形成在上述“電路構(gòu)造”中說明的六個晶體管。在柵電極G兩側(cè)上的有源區(qū)(Ac)用作晶體管的源-漏區(qū)(參照圖18、圖19等)。具體地，公共柵電極Gl被布置成跨越有源區(qū)AcPl和AcNl。因此，Drl被布置在有源區(qū)AcPl上并且Lol被布置在有源區(qū)AcNl上，并且這些柵電極(G)耦合在一起。這個公共柵電極Gl延伸到有源區(qū)AcN2附近并且通過隨后將描述的共用插塞SPl耦合到Lo2的源-漏區(qū)(參照圖19)。在有源區(qū)AcPl上，柵電極G2平行于上述的公共柵電極Gl布置。因此，在有源區(qū)AcPl上，布置Accl并且Drl的源-漏區(qū)和Accl的源-漏區(qū)耦合(公用)。公共柵電極G3被布置成跨越有源區(qū)AcP2和AcN2。因此，Dr2被布置在有源區(qū)AcP2上并且Lo2被布置在有源區(qū)AcN2上，并且這些柵電極(G)耦合在一起。這個公共柵電極G3延伸到有源區(qū)AcNl附近并且通過隨后將描述的共用插塞SPl耦合到Lo2的源-漏區(qū)。在有源區(qū)AcP2上，柵電極G4平行于上述的公共柵電極G3布置。因此，在有源區(qū)AcP2上，布置Acc2并且Dr2的源-漏區(qū)和Acc2的源-漏區(qū)耦合(公用)。四個柵電極G1-G4按2X2的方式布置在同一線上(對齊)。具體地，跨越有源區(qū)AcPl和AcNl的公共柵電極Gl和有源區(qū)AcP2上的柵電極G4布置在沿著X方向延伸的同一線上?？缭接性磪^(qū)AcP2和AcN2的公共柵電極G3和有源區(qū)AcPl上的柵電極G2布置在沿著X方向延伸的同一線上。在六個晶體管(Drl、Accl、Lol、Lo2、Acc2、Dr2)的源-漏區(qū)域上，布置第一插塞Pl(Pla-Plh)(圖14)。第一插塞(稱合部)Pl是與隨后描述的第一層布線Ml稱合的插塞。第一插塞Pl還布置在四個柵電極(G1-G4)上。因為柵電極Gl和G3上的第一插塞Pl是構(gòu)成“共用插塞”的第一插塞，所以它們被指示為如上所述的“SP1”。柵電極G2和G4上的第一插塞Pl分別被指示為Pli和Plj。第一層布線Ml布置在第一插塞Pl (Pla_Plj，SPl)上(參照圖15)。多布線層進(jìn)一步布置在第一層布線Ml上。例如，第二插塞P2和第二層布線M2布置在第一層布線Ml上(參照圖16)，并且第三插塞P3、第三層布線M3等布置在第二層布線M2上(參照圖17)。經(jīng)由這些布線實現(xiàn)第一插塞Pl之間的電耦合，并且實現(xiàn)圖1所示晶體管之間的電耦合。在本實施例中，如圖15中所示，ReRAM單元RMl和RM2分別布置在第一插塞Plc和Plf上。第一插塞Plc對應(yīng)于Accl的一端(源-漏區(qū))。Accl的另一端稱合到如隨后描述的與存儲節(jié)點A相關(guān)的第一層布線M1A。也就是說，ReRAM單元RMl布置在位線BL和Accl的另一端(源-漏區(qū)，具體是隨后描述的第二插塞P2ca)之間，Accl的一端(源-漏區(qū))耦合到存儲節(jié)點A。
第一插塞Plf對應(yīng)于Acc2的一端(源-漏區(qū))。Acc2的另一端稱合到如隨后描述的與存儲節(jié)點B相關(guān)的第一層布線M1B。也就是說，ReRAM單元RM2布置在位線/BL和kcc2的另一端(源-漏區(qū)，具體是隨后描述的第二插塞P2fa)之間，Acc2的一端(源-漏區(qū))耦合到存儲節(jié)點B。只要實現(xiàn)了圖1所示晶體管之間的耦合狀態(tài)，第一插塞Pl之間的具體耦合形式，例如，在第一層布線Ml、第二插塞P2、第二層布線M2、第三插塞P3、第三層布線M3等的布局不受限制。下面說明布局的實例。如圖15中所示，第一層布線Ml被布置成將在Lo2和Dr2的公共柵電極G3上的共用插塞(共用接觸)SPl耦合到在Drl和Accl的公共源-漏區(qū)上的第一插塞Plb。因為本第一層布線Ml可以與圖1的存儲節(jié)點A相關(guān)，所以本第一層布線Ml被標(biāo)注為M1A。第一層布線Ml被布置成將Lol和Drl的公共柵電極Gl上的共用插塞(共用接觸)SPl耦合到Dr2和Acc2的公共源-漏區(qū)上的第一插塞Plb。因為本第一層布線Ml可以與圖1的存儲節(jié)點B相關(guān)，所以本第一層布線Ml被標(biāo)注為M1B。第一層布線(焊盤區(qū))Ml布置在第一插塞Pla、Plc、Pld、Ple、Plf、Plh、Pli和Pl j中的每一個上。第二插塞P2 (P2a、P2c、P2d、P2e、P2f、P2h和兩個P2w)布置在每個第一層布線Ml上(圖15、圖16)。這里，由P2ca和P2cb形成第二插塞P2c，ReRAM單元RMl布置在P2ca和P2cb之間。具體地，第二插塞P2ca布置在位于第一插塞Plc上的第一層布線Ml上，并且在第二插塞P2ca上布置形成ReRAM單元RMl的電極部分E和上部電阻變化層R，此外第二插塞P2cb布置在電阻變化層R上(參照圖15、圖16和圖18)。由P2fa和P2fb形成第二插塞P2f，ReRAM單元RM2布置在P2fa和P2fb之間。具體地，第二插塞P2fa布置在位于第一插塞Plf上的第一層布線Ml上，并且在第二插塞P2fa上，布置形成ReRAM單元RM2的電極部分E和上部電阻變化層R，此外第二插塞P2fb布置在電阻變化層R上(參照圖15和圖16)。如圖16中所示，第二層布線M2布置在兩個第二插塞P2i和P2j之間，并在X方向上延伸。該第二層布線M2用作字線WL。第二層布線(焊盤區(qū))M2布置在其它第二插塞P2 (P2a、P2cb、P2d、P2e、P2fb、P2h)中的每一個上。如圖17中所示，第三插塞P3 (P3a、P3c、P3d、P3e、P3f、P3h)布置在相應(yīng)的第二層布線M2上。第三層布線M3布置在與第一插塞Pld和Ple稱合的第三插塞P3d和P3e之間，并在Y方向上延伸。該第三層布線M3用作電源電勢線(VccL)。電源電勢線(VccL)耦合到電源電勢節(jié)點NVcc并且被供應(yīng)有第一、第二和第三電源電勢。第三層布線M3布置在與第一插塞Pla稱合的第三插塞P3a上,并在Y方向上延伸，并且第三層布線M3布置在與第一插塞Plh稱合的第三插塞P3h上,并在Y方向上延伸。這兩個第三層布線M3分別用作基準(zhǔn)電勢線(VssL、地電勢線)。第三層布線M3布置在與第一插塞Plc稱合的第三插塞P3c上,并在Y方向上延伸，并且第三層布線M3布置在與第一插塞Plf耦合的第三插塞P3f上，并在Y方向上延伸。這兩個第三層布線M3用作位線(BL和/BL)?！吨圃爝^程》
接著，參照圖20至圖27中示出的截面圖，說明根據(jù)本實施例的半導(dǎo)體存儲器件的制造過程，并且進(jìn)一步闡明根據(jù)本實施例的半導(dǎo)體存儲器件的構(gòu)造。圖20至圖27是示出根據(jù)本實施例的半導(dǎo)體存儲器件的制造過程的截面圖。如圖20和圖21中所示，元件隔離區(qū)STI形成在半導(dǎo)體襯底I中，該半導(dǎo)體襯底I例如是P型單晶硅襯底。有源區(qū)(Ac)被元件隔離區(qū)STI分開。例如，可以通過采用STI (淺溝槽隔離)方法形成元件隔離區(qū)STI。也就是說，使用光刻技術(shù)和蝕刻技術(shù)，在半導(dǎo)體襯底I中形成元件隔離區(qū)STI。接著，通過采用CVD (化學(xué)氣相沉積)方法等，在半導(dǎo)體襯底I上形成諸如氧化硅膜的絕緣膜，使其掩埋元件隔離凹槽。此后，通過化學(xué)-機械平面化(CMP)藝去除半導(dǎo)體襯底I上形成的不必要的氧化硅膜。因此，可以在氧化硅膜只嵌入在元件隔離凹槽中的情況下形成元件隔離區(qū)STI。接著，在半導(dǎo)體襯底I中形成P型阱pW和η型阱nW。例如，通過采用離子注入方法，將P型雜質(zhì)引入半導(dǎo)體襯底I，來形成P型阱PW。例如，通過采用離子注入方法，將η型雜質(zhì)引入半導(dǎo)體襯底1，來形成η型阱nW。在引入雜質(zhì)的過程中，不用說，通過形成合適的光致抗蝕劑膜(掩膜層)防止由于雜質(zhì)注入導(dǎo)致在不必要的區(qū)域中引入雜質(zhì)。接著，在作為在P型阱pW和η型阱nW的暴露區(qū)域的有源區(qū)(Ac)的主表面上，形成晶體管(Accl、Dr1、Lol、Acc2、Dr2> Lo2)中的每一個。首先，在有源區(qū)(Ac)的主表面上，形成柵極絕緣膜G0?？梢圆捎美缪趸枘ぷ鳛闁艠O絕緣膜G0。例如，通過采用熱氧化方法，在有源區(qū)(Ac)的表面上形成氧化硅膜。替代地，可以通過采用CVD方法形成氧化硅膜。優(yōu)選都是采用氮氧化硅膜替代氧化硅膜。另外優(yōu)選的是通過使用高介電常數(shù)膜(高k膜)形成柵極絕緣膜G0。另外優(yōu)選的是通過使用由下層氧化硅膜和上層高介電常數(shù)膜(高k膜)組成的層疊膜來形成柵極絕緣膜G0。接著，在柵極絕緣膜GO上形成由導(dǎo)體膜組成的柵電極G?？梢圆捎美缍嗑Ч枘ぷ鳛闁烹姌OG。例如，通過CVD方法等，在柵極絕緣膜GO上沉積多晶硅膜。接著，將光致抗蝕劑膜形成在多晶硅膜上、曝光和顯影，然后，利用該光致抗蝕劑膜作為掩膜蝕刻多晶硅膜，并且形成柵電極G。從光致抗蝕劑膜的形成過程到蝕刻過程可以被稱為圖案化。優(yōu)選的是采用金屬膜作為柵電極G。另外優(yōu)選的是通過采用由下層氧化硅膜和上層多晶硅膜組成的層疊膜形成柵電極G。以此方式，優(yōu)選都是采用使用金屬(包括具有金屬導(dǎo)電性的化合物)作為柵電極的所謂金屬柵極結(jié)構(gòu)。接著，在柵電極G兩側(cè)上的有源區(qū)AcPl和AcP2和p型阱pW中形成η型低濃度雜質(zhì)區(qū)ΕΧ。通過離子注入方法，通過利用柵電極G作為掩膜將η型雜質(zhì)引入有源區(qū)(AcPl、AcP2、pW)，來形成η型低濃度雜質(zhì)區(qū)ΕΧ。接著，在柵電極G兩側(cè)的有源區(qū)AcNl和AcP2和η型阱nW中形成P型低濃度雜質(zhì)區(qū)EX。通過離子注入方法，通過利用柵電極G作為掩膜將P型雜質(zhì)引入有源區(qū)(AcNl、AcN2、nW)，來形成p型低濃度雜質(zhì)區(qū)EX。接著，在柵電極G兩側(cè)的側(cè)壁中形成側(cè)壁膜SW。例如，通過CVD方法，在柵電極G上沉積通過由下層氧化硅膜和上側(cè)氮化硅膜組成的層疊膜形成的絕緣膜，然后，通過各向異性蝕刻，在柵電極G的側(cè)壁上形成由絕緣膜制成的側(cè)壁膜SW。接著，在柵電極G和側(cè)壁膜SW的組合體的兩側(cè)的有源區(qū)(AcPl、AcP2、pW)中形成η型高濃度雜質(zhì)區(qū)SD。例如，通過采用離子注入方法引入η型雜質(zhì)，來形成η型高濃度雜質(zhì)區(qū)SD。η型高濃度雜質(zhì)區(qū)SD具有比η型低濃度雜質(zhì)區(qū)EX的雜質(zhì)濃度高的雜質(zhì)濃度，并且其被形成為延伸到更深的位置。接著，在柵電極G和側(cè)壁膜SW的組合體的兩側(cè)的有源區(qū)(AcNl、AcN2、nW)中形成P型高濃度雜質(zhì)區(qū)SD。例如，通過采用離子注入方法引入P型雜質(zhì),來形成P型高濃度雜質(zhì)區(qū)SD。P型高濃度雜質(zhì)區(qū)SD具有比P型低濃度雜質(zhì)區(qū)EX的雜質(zhì)濃度高的雜質(zhì)濃度，并且其被形成為延伸到更深的位置。由高濃度雜質(zhì)區(qū)SD和低濃度雜質(zhì)區(qū)EX形成所謂LDD (輕摻雜漏極)結(jié)構(gòu)的源-漏區(qū)。根據(jù)以上過程，大致完成形成SRAM存儲單元的六個晶體管(Dr1、Accl、Lol、Lo2、Acc2、Dr2)0接著,通過自對準(zhǔn)娃化物(Salicide)(自對準(zhǔn)的娃化物)技術(shù),在柵電極G和源-漏區(qū)(SD)上形成金屬硅化物層13。例如，通過在晶體管上形成諸如鎳(Ni)膜的金屬膜并且對其熱處理，在柵電極G和Ni膜的接觸區(qū)域中以及源-漏區(qū)(SD)和Ni膜的接觸區(qū)域中引起娃化物形成反應(yīng)。此后，通過去除未反應(yīng)的Ni膜,形成娃化鎳膜。接著，如圖22和圖23中所示，在晶體管(Drl、Accl、Lol、Lo2、Acc2、Dr2)中的每一個的源-漏區(qū)(SD)和柵電極(G)上，形成第一插塞Pl (Pla-Plj,SPl)(參照圖14等)。首先，例如，在晶體管(Drl、Accl、Lol等)中的每一個上，形成由氮化硅膜和氧化硅膜組成的層疊膜作為層間絕緣膜IL1。該氮化硅膜在蝕刻氧化硅膜時起到蝕刻停止層的作用，并且被形成為比氧化硅膜薄的膜。接著，通過蝕刻層間絕緣膜ILl形成接觸孔。在這種情況下，在柵電極G3的一部分中，形成從柵電極G3的頂部延伸到Lol的源-漏區(qū)(SD)的頂部的接觸孔。接著，在層間絕緣膜ILl上、包括在接觸孔的內(nèi)部沉積導(dǎo)體膜?？梢圆捎糜善琳蠈?未示出)和金屬膜構(gòu)成的層疊膜作為導(dǎo)體膜，例如，可以采用Ti (鈦)膜、TiN (氮化鈦)膜或這些膜的層疊膜作為屏障層。例如，可以采用W (鎢)膜等作為金屬膜。通過采用CMP方法等，去除除了在接觸孔中的導(dǎo)體膜之外的所沉積的導(dǎo)體膜，以掩埋接觸孔中的導(dǎo)體膜；因此，形成第一插塞Pl (Pla-Plj，SP1)。接著，在插塞Pl上形成第一層布線Ml?？梢酝ㄟ^將諸如Al (鋁)膜的導(dǎo)體膜圖案化來形成第一層布線Ml (參照圖15等)。接著，在第一層布線Ml上形成ReRAM單元(RMl、RM2)。具體地，將ReRAM單元RMl經(jīng)由第二插塞P2ca形成在第一層布線Ml上，該第一層布線Ml位于形成在Accl的源-漏區(qū)上的第一插塞Plc上。首先，在第一層布線Ml上形成層間絕緣膜IL2。例如，形成由氮化硅膜和氧化硅膜組成的層疊膜作為層間絕緣膜IL2a。接著，通過蝕刻在與第一插塞Plc耦合的第一層布線Ml上的層間絕緣膜IL2a，形成接觸孔。在接觸孔中，通過掩埋導(dǎo)體膜形成第二插塞P2ca，如第一插塞Pl的情況。接著，在層間絕緣膜IL2a上、包括在第二插塞P2ca上沉積導(dǎo)體膜，此外，沉積電阻變化層R的材料，然后將這些層疊膜圖案化；因此，在第二插塞P2ca上形成電極部分E和電阻變化層R。例如，可以采用Pt (鉬)膜、W (鎢)膜等作為電極部分E的材料?？梢圆捎猛ㄟ^如上所述的其電阻通過預(yù)定電勢差而變化的材料作為電阻變化層R的材料。盡管對材料沒有限制，但例如可以采用CuxSiy0、GeO、GeSe等。具體地，CuxSiyO (包含銅和氧化硅的化合物)在大約2-3V的電勢差下表現(xiàn)出電阻變化?？梢允褂冒珻u和SiO2的復(fù)合靶，通過濺射工藝，容易地形成CuxSiyO膜；因此，適于采用CuxSiyO用作本實施例的電阻變化層R。優(yōu)選的是采用例如Ru (釕)作為電極部分E的材料，并且采用由WO (氧化鎢)和TiO (氧化鈦)組成的層疊膜作為電阻變化層R的材料。在本實施例中，以用于ReRAM的電阻變化層R為例進(jìn)行說明。然而，如上所述，如果材料表現(xiàn)出電阻通過預(yù)定電勢差而變化，則還可以采用用于所謂的PRAM (相變RAM、相變存儲器)和MRAM (磁阻RAM、磁阻存儲器)的材料。以此方式，能夠通過在第二插塞P2ca和P2fl上布置ReRAM單元(RMl、RM2)實現(xiàn)占用面積的減小。還能夠?qū)崿F(xiàn)存儲單元的高集成度。接著，如圖24和圖25中所示，在層間絕緣膜IL2a上、包括在電阻變化層R上形成層間絕緣膜IL2b。例如，形成由氮化硅膜和氧化硅膜組成的層疊膜作為層間絕緣膜IL2b。接著，通過蝕刻層間絕緣膜IL2b，在電阻變化層R上形成接觸孔。在該接觸孔中，通過掩埋導(dǎo)體膜形成第二插塞P2cb，如第一插塞Pl的情況。在上述層間絕緣膜IL2b的蝕刻中，同時蝕刻在層間絕緣膜IL2b下方的層間絕緣膜IL2a ;由此，形成穿透這些膜的接觸孔。通過也在該接觸孔中掩埋導(dǎo)體膜，與第二插塞P2cb同時地形成第二插塞P2 (P2a、P2d等)。接著，如圖26和圖27中所示，在第二插塞P2上形成第二層布線M2，并且經(jīng)由第三插塞P3在第二層布線M2上形成第三層布線M3 (參照圖16、圖17等)。例如，通過在層間絕緣膜IL2b上、包括在第二插塞P2上沉積諸如Al膜的導(dǎo)體膜并將其圖案化，來形成第二層布線M2。此外，在第二層布線M2上，形成由氮化硅膜和氧化硅膜組成的層疊膜作為層間絕緣膜IL3。接著，通過蝕刻層間絕緣膜IL3，形成接觸孔，并且通過將導(dǎo)體膜掩埋在接觸孔中，形成第三插塞P3。接著，通過在層間絕緣膜IL3上、包括在第三插塞P3上沉積諸如Al膜的導(dǎo)體膜并將其圖案化，形成第二層布線M3。接著，優(yōu)選的是在第三層布線M3上形成層間絕緣膜IL4等，此外，優(yōu)選的是形成多層布線。還優(yōu)選的是通過第三層布線M3形成第一層布線Ml作為嵌入布線(鑲嵌布線)。例如，層間絕緣膜ILl形成為用于布線凹槽的第一絕緣膜和用于交叉布線區(qū)的第二絕緣膜的層疊結(jié)構(gòu)，并且通過將導(dǎo)體膜掩埋在第一絕緣膜中形成的布線凹槽中，形成鑲嵌布線。在第二層布線M2之后的布線中，通過將導(dǎo)體膜同時掩埋在第二絕緣膜中的接觸孔和第一絕緣膜中的布線凹槽中(雙鑲嵌方法)，同時可以形成插塞和布線(導(dǎo)體膜)。根據(jù)以上工藝，大致完成圖14至圖19中所示的根據(jù)本實施例的半導(dǎo)體存儲器件。在本實施例中，ReRAM單元RMl和RM2形成在第二層布線M2和第一層布線Ml之間。然而，ReRAM單元RMl和RM2的位置不限于這個位置，而是只要其它位置在位線(BL、/BL)和存取晶體管(ACC1、ACC2)的一端(然而，在存儲節(jié)點A和B的相對側(cè))之間，則它也是優(yōu)選的(參照圖6等)。例如，ReRAM單元RMl和RM2可以布置在存取晶體管(Accl、Acc2)的源-漏區(qū)(SD)和第一層布線Ml之間，或者可以布置在第三層布線M3和第二層布線M2之間?？梢允∪ル姌O部分E并且優(yōu)選地直接在第二插塞P2a上形成電阻變化層R。不用說，本實施例中說明的諸如1.5V和2.0V的具體電勢只是實例并且可以在不脫離主旨的范圍內(nèi)不同地變化。在將SRAM的保留的數(shù)據(jù)寫入ReRAM單元的過程中，優(yōu)選的是對應(yīng)于存儲節(jié)點A和B的電勢，將兩個ReRAM單元(RMl、RM2)中的任何一個設(shè)置成導(dǎo)通狀態(tài)(0N)，并且還優(yōu)選都是，與將ReRAM單元RMl設(shè)置成導(dǎo)通狀態(tài)的實施例的情況相反，將ReRAM單元RM2設(shè)置成導(dǎo)通狀態(tài)。不用說，在這種情況下，與存儲節(jié)點A和B對應(yīng)的數(shù)據(jù)的寫入回操作也適合地變化。如上所述，已經(jīng)基于各種實施例具體說明了本發(fā)明實現(xiàn)的本發(fā)明。然而，不可以過分強調(diào)本發(fā)明不限于上述實施例，并且它可以在不脫離主旨的范圍內(nèi)不同地變化。本發(fā)明廣泛地可應(yīng)用于半導(dǎo)體存儲器件。
權(quán)利要求
1.一種半導(dǎo)體存儲器件，包括: (al)第一晶體管，所述第一晶體管耦合在電源節(jié)點和第一節(jié)點之間； (a2)第二晶體管，所述第二晶體管耦合在所述第一節(jié)點和低電勢節(jié)點之間； (a3)第三晶體管，所述第三晶體管耦合在所述電源節(jié)點和第二節(jié)點之間； (a4)第四晶體管，所述第四晶體管耦合在所述第二節(jié)點和所述低電勢節(jié)點之間； (a5)第五晶體管，所述第五晶體管的一端耦合到所述第一節(jié)點； (a6)第六晶體管，所述第六晶體管的一端耦合到所述第二節(jié)點； (bl)第一電阻變化層，所述第一電阻變化層耦合在所述第五晶體管的另一端和第一位線之間；以及 (b2)第二電阻變化層， 所述第二電阻變化層耦合在所述第六晶體管的另一端和第二位線之間。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲器件， 其中，所述第一電阻變化層和所述第二電阻變化層當(dāng)施加到各個層的兩端的電勢的電勢差大于預(yù)定電勢時改變它們的電阻。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲器件， 其中，當(dāng)所述第一位線的電勢高于所述第五晶體管的所述另一端的電勢時，在所述電勢差大于所述預(yù)定電勢的情況下，所述第一電阻變化層減小電阻并且變成低電阻狀態(tài)，并且 其中，當(dāng)所述第二位線的電勢高于所述第六晶體管的所述另一端的電勢時，在所述電勢差大于所述預(yù)定電勢的情況下，所述第二電阻變化層減小電阻并且變成低電阻狀態(tài)。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體存儲器件， 其中，當(dāng)所述第一位線的所述電勢低于所述第五晶體管的所述另一端的所述電勢時，在所述電勢差大于所述預(yù)定電勢的情況下，所述第一電阻變化層增大電阻并且變成高電阻狀態(tài)，并且 其中，當(dāng)所述第二位線的所述電勢低于所述第六晶體管的所述另一端的所述電勢時，在所述電勢差大于所述預(yù)定電勢的情況下，所述第二電阻變化層增大電阻并且變成高電阻狀態(tài)。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體存儲器件， 其中，在向所述電源節(jié)點施加第一電源時的第一時間段內(nèi)，所述第一電阻變化層和所述第二電阻變化層處于所述低電阻狀態(tài)。
6.根據(jù)權(quán)利要求4所述的半導(dǎo)體存儲器件， 其中，在向所述電源節(jié)點施加第一電源時的第一時間段內(nèi)，所述第一電阻變化層和所述第二電阻變化層處于所述低電阻狀態(tài)， 其中，所述第一節(jié)點和所述第二節(jié)點的電勢能夠被分別讀取到所述第一位線和所述第二位線，并且 其中，所述第一節(jié)點和所述第二節(jié)點的電勢能夠分別經(jīng)由所述第一位線和所述第二位線被重寫。
7.根據(jù)權(quán)利要求5所述的半導(dǎo)體存儲器件， 其中，響應(yīng)于所述第一時間段的結(jié)束，所述第一電阻變化層和所述第二電阻變化層中的一個被設(shè)置成高電阻狀態(tài)。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體存儲器件， 其中，所述預(yù)定電勢高于所述第一電源的電勢。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體存儲器件， 其中，響應(yīng)于所述第一時間段的結(jié)束，當(dāng)所述第一節(jié)點的所述電勢是第一電平并且所述第二節(jié)點的所述電勢是高于所述第一電平的第二電平時，所述第二電阻變化層被設(shè)置成高電阻狀態(tài)。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體存儲器件， 其中，通過使所述第六晶體管的所述另一端的所述電勢高于所述第二位線的所述電勢，在所述電勢差高于所述預(yù)定電勢的情況下，所述第二電阻變化層被設(shè)置成高電阻狀態(tài)。
11.根據(jù)權(quán)利要求10所述的半導(dǎo)體存儲器件， 其中，經(jīng)由所述第一晶體管，所述第六晶體管的所述另一端被提供有第二電勢，所述第二電勢被施加到所述電源節(jié)點并且高于所述第一電源的所述電勢。
12.根據(jù)權(quán)利要求5所述的半導(dǎo)體存儲器件， 其中，在向所述電源節(jié)點施加低于所述第一電源的電勢時的第二時間段內(nèi)，通過寫入操作存儲指示所述第一時間段結(jié)束時所述第一節(jié)點和所述第二節(jié)點的電勢狀態(tài)的數(shù)據(jù)，所述寫入操作將所述第一電阻變化層和所述第二電阻變化層中的一個設(shè)置成高電阻狀態(tài)。
13.根據(jù)權(quán)利要求12所述的半導(dǎo)體存儲器件， 其中，在所述第二時間段之后的第三時間段中，通過檢測所述第一電阻變化層和所述第二電阻變化層的所述低電阻狀態(tài)和所述高電阻狀態(tài)中的一個，來確定所述數(shù)據(jù)。
14.根據(jù)權(quán)利要求13所述的半導(dǎo)體存儲器件， 其中，基于確定結(jié)果，向與所述第一節(jié)點和所述第二節(jié)點之中被確定為處于高電勢的節(jié)點耦合的位線施加第三電源，所述第三電源比所述第一電源高所述預(yù)定電勢，并且所述第一電阻變化層和所述第二電阻變化層中的、位于所述節(jié)點側(cè)的一個被設(shè)置成低電阻狀態(tài)并且所述節(jié)點被設(shè)置成高電勢。
15.一種半導(dǎo)體存儲器件，包括: (al)第一晶體管，所述第一晶體管耦合在電源節(jié)點和第一節(jié)點之間； (a2)第二晶體管，所述第二晶體管耦合在所述第一節(jié)點和低電勢節(jié)點之間； (a3)第三晶體管，所述第三晶體管耦合在所述電源節(jié)點和第二節(jié)點之間； (a4)第四晶體管，所述第四晶體管耦合在所述第二節(jié)點和所述低電勢節(jié)點之間； (a5)第五晶體管，所述第五晶體管的一端耦合到所述第一節(jié)點； (a6)第六晶體管，所述第六晶體管的一端耦合到所述第二節(jié)點； (bl)第一電阻變化層，所述第一電阻變化層耦合在所述第五晶體管的另一端和第一位線之間；以及 (b2)第二電阻變化層，所述第二電阻變化層耦合在所述第六晶體管的另一端和第二位線之間， 其中，所述第一電阻變化層布置在所述第五晶體管的源-漏區(qū)上的第一連接部上，并且 其中，所述第一位線布置在所述第一電阻變化層上方。
16.根據(jù)權(quán)利要求15所述的半導(dǎo)體存儲器件， 其中，所述第二電阻變化層布置在所述第六晶體管的源-漏區(qū)上的第二連接部上，并且 其中，所述第二位線布置在所述第二電阻變化層上。
17.根據(jù)權(quán)利要求16所述的半導(dǎo)體存儲器件， 其中，所述第一電阻變化層和所述第二電阻變化層當(dāng)施加到各個層的兩端的電勢的電勢差大于預(yù)定電勢時改變它們的電阻。
18.根據(jù)權(quán)利要求17所述的半導(dǎo)體存儲器件， 其中，當(dāng)所述第一位線的電勢高于所述第五晶體管的所述另一端的電勢時，在所述電勢差大于所述預(yù)定電勢的情況下，所述第一電阻變化層減小電阻并且變成低電阻狀態(tài)，并且當(dāng)所述第一位線的所述電勢低于所述第五晶體管的所述另一端的所述電勢時，在所述電勢差大于所述預(yù)定電勢的情況下，所述第一電阻變化層增大電阻并且變成高電阻狀態(tài)。
19.根據(jù)權(quán)利要求18所述的半導(dǎo)體存儲器件， 其中，當(dāng)所述第二位線的電勢高于所述第六晶體管的所述另一端的電勢時，在所述電勢差大于所述預(yù)定電勢的情況下，所述第二電阻變化層減小電阻并且變成低電阻狀態(tài)，并且當(dāng)所述第二位線的所述電勢低于所述第六晶體管的所述另一端的所述電勢時，在所述電勢差大于所述預(yù)定電勢的情況下，所述第二電阻變化層增大電阻并且變成高電阻狀態(tài)。
20.根據(jù)權(quán)利要求15所述的半導(dǎo)體存儲器件， 其中，所述第一電阻變化層和所述第二電阻變化層具有CuxSiyO。
全文摘要
本發(fā)明涉及半導(dǎo)體存儲器件。在構(gòu)成SRAM的第一存取晶體管和第一位線之間設(shè)置具有電阻變化層的第一ReRAM，并且在第二存取晶體管和第二位線之間設(shè)置具有電阻變化層的第二ReRAM。當(dāng)SRAM的正常操作時間段結(jié)束時在第一存儲節(jié)點處保持低電勢(L=0V)并且在第二存儲節(jié)點處保持高電勢(H=1.5V)時，第一ReRAM單元被設(shè)置成導(dǎo)通狀態(tài)(ON)并且第二ReRAM單元被設(shè)置成截止?fàn)顟B(tài)(OFF)；因此，SRAM保留的數(shù)據(jù)被寫入ReRAM單元。當(dāng)SRAM再次返回正常操作時，寫入回與存儲節(jié)點對應(yīng)的數(shù)據(jù)并且ReRAM單元都被設(shè)置成導(dǎo)通狀態(tài)(重新設(shè)置)。
文檔編號H01L27/112GK103151355SQ20121048717
公開日2013年6月12日 申請日期2012年11月26日 優(yōu)先權(quán)日2011年11月25日
發(fā)明者大和田福夫 申請人:瑞薩電子株式會社