封裝結(jié)構(gòu)及其制造方法
【專利摘要】一種封裝結(jié)構(gòu)及其制造方法，該封裝結(jié)構(gòu)包括一基板、多個第一電子元件、至少一第二電子元件、一第一覆蓋層以及一線路層?；宓谋砻婢哂幸坏谝辉^(qū)域以及一第二元件區(qū)域。多個第一電子元件設(shè)置于基板的第一元件區(qū)域內(nèi)，所述第一電子元件中的至少其中之一具有一第一導(dǎo)電接點。第二電子元件設(shè)置于基板的第二元件區(qū)域。所述封裝結(jié)構(gòu)利用基板上的電子元件的高度差異，形成具有凹部的第一覆蓋層，第一覆蓋層并具有一第一裸露區(qū)域以暴露第一導(dǎo)電接點。線路層覆蓋至少部分凹部以及暴露的第一導(dǎo)電接點。
【專利說明】封裝結(jié)構(gòu)及其制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種封裝結(jié)構(gòu)及其制造方法，且特別是涉及一種可提升封裝空間利用率的封裝結(jié)構(gòu)及其制造方法。
【背景技術(shù)】
[0002]現(xiàn)今的電子產(chǎn)品已常見于娛樂、通訊、功率轉(zhuǎn)換、網(wǎng)絡(luò)、電腦及消費產(chǎn)品的領(lǐng)域。電子產(chǎn)品亦可見于軍事應(yīng)用、航空、汽車、工業(yè)控制器、與辦公室設(shè)備。從系統(tǒng)觀點來看，現(xiàn)今的電子產(chǎn)品講求輕薄短小，使得電子元件與線路的分布密度過高，而使用者對于系統(tǒng)加快處理速度(processing speed)與縮小尺寸的需求也日益增加，除了需要維持高效能且穩(wěn)定的質(zhì)量，更必須節(jié)省空間以達(dá)到輕薄短小的目的。
[0003]系統(tǒng)的效能與整個系統(tǒng)架構(gòu)有關(guān)，雖然目前晶片工藝的硅穿孔技術(shù)(ThroughSilicon Via, TSV)強調(diào)芯片堆疊可有效節(jié)省空間與線路長度，但是縮減的線路長度有限，多為毫微米或微米等級。當(dāng)電子產(chǎn)品的發(fā)展日漸趨向微小化的形式，可符合電性上效能穩(wěn)定的需求且具有較小及較薄體積的封裝結(jié)構(gòu)，一直是電子產(chǎn)品設(shè)計上的追求。

【發(fā)明內(nèi)容】

[0004]本發(fā)明實施例的主要目的在于提供一種封裝結(jié)構(gòu)及其制造方法，其利用基板上的電子元件的高度差異，形成具有凹部的第一覆蓋層，而將線路層上移至基板上的至少一個電子元件的上方，可達(dá)到微小化與降低成本的效果。
[0005]本發(fā)明實施例提供一種封裝結(jié)構(gòu)，包括一基板、多個第一電子元件、至少一第二電子元件、一第一覆蓋層以及一線路層?；宓囊槐砻嫔暇哂幸坏谝辉^(qū)域以及一第二元件區(qū)域。多個第一電子元件設(shè)置于基板的第一元件區(qū)域內(nèi)，所述多個第一電子元件中的至少其中之一具有至少一第一導(dǎo)電接點。所述至少一第二電子元件設(shè)置于基板的第二元件區(qū)域。第一覆蓋層覆蓋所述第一元件區(qū)域以及第二元件區(qū)域，第一覆蓋層并具有一凹部以及至少一第一裸露區(qū)域。凹部是設(shè)置于所述至少一第二元件區(qū)域的上，而第一裸露區(qū)域暴露所述至少一第一導(dǎo)電接點。線路層覆蓋至少部分凹部以及所述暴露的至少一第一導(dǎo)電接點，且線路層是電性連接至所述至少一第一導(dǎo)電接點。
[0006]其中，所述至少一第一裸露區(qū)域為穿孔，該線路層順形地覆蓋所述至少一第一裸露區(qū)域，以通過所述至少一第一裸露區(qū)域電性連接至所述至少一第一導(dǎo)電接點。
[0007]其中，所述至少一第一裸露區(qū)域為穿孔，該線路層填充所述至少一第一裸露區(qū)域，以通過所述至少一第一裸露區(qū)域電性連接至所述至少一第一導(dǎo)電接點。
[0008]其中，該凹部的側(cè)壁與該凹部的底面相交形成夾角，該夾角為90度至135度之間。
[0009]其中，該凹部的側(cè)壁為階梯形狀。
[0010]其中，該第二元件區(qū)域內(nèi)具有至少一第二導(dǎo)電接點，該第一覆蓋層還包括至少一第二裸露區(qū)域，所述至少一第二裸露區(qū)域暴露所述至少一第二導(dǎo)電接點，而該線路層覆蓋該暴露的至少一第二導(dǎo)電接點且電性連接至所述至少一第二導(dǎo)電接點。[0011]其中，該第一覆蓋層還包括至少一第三裸露區(qū)域，所述至少一第三裸露區(qū)域暴露該基板上的至少一接墊，而該線路層覆蓋該暴露的至少一接墊且電性連接至所述至少一接墊。
[0012]其中，所述封裝結(jié)構(gòu)還包括:
[0013]第三元件區(qū)域，設(shè)置于該凹部上，該第三元件區(qū)域具有至少一第三電子元件，所述至少一第三電子元件通過該線路層電性連接至所述至少一第一導(dǎo)電接點；以及
[0014]第二覆蓋層，覆蓋所述至少一第三電子元件。
[0015]其中，所述至少一第三電子元件通過該線路層電性連接至所述至少一第二導(dǎo)電接點。
[0016]本發(fā)明實施例另提供一種封裝結(jié)構(gòu)的制造方法，包括下列步驟。首先，配置多個電子元件于一基板上，所述多個電子元件中的至少一第一電子元件具有一第一導(dǎo)電接點。接著，形成一第一覆蓋層以包覆所述多個電子元件，其中第一覆蓋層具有一凹部，凹部位于所述多個電子元件中的至少一第二電子元件之上。然后，在第一覆蓋層上形成至少一第一裸露區(qū)域，以暴露所述至少一第一導(dǎo)電接點。最后，在第一覆蓋層上形成一線路層以覆蓋至少部分凹部以及所述暴露的至少一第一導(dǎo)電接點，且線路層電性連接至所述至少一第一導(dǎo)電接點。
[0017]其中，該制造方法還包括在該第一覆蓋層上形成至少一第二裸露區(qū)域，以暴露該基板上的至少一第二導(dǎo)電接點，而該線路層覆蓋該暴露的至少一第二導(dǎo)電接點且電性連接至所述至少一第二導(dǎo)電接點。
[0018]其中，該制造方法還包括在該第一覆蓋層上形成至少一第三裸露區(qū)域，以暴露該基板上的至少一接墊，而該線路層覆蓋該暴露的至少一接墊且電性連接至所述至少一接墊。
[0019]其中，該制造方法還包括:
[0020]配置至少一第三電子元件于該凹部上，并使所述至少一第三電子元件通過該線路層電性連接至所述至少一第一導(dǎo)電接點；以及
[0021]形成第二覆蓋層，以包覆所述至少一第三電子元件以及至少部分該線路層。
[0022]其中，該制造方法還包括:
[0023]所述至少一第三電子元件通過該線路層電性連接至所述至少一第二導(dǎo)電接點。
[0024]綜上所述，本發(fā)明實施例提出的封裝結(jié)構(gòu)及其制造方法，通過基板上的至少一個電子元件上方的線路層，可提供電子系統(tǒng)于單一封裝結(jié)構(gòu)內(nèi)完成電子元件的立體封裝，并可縮短線路長度，以有效增加電子系統(tǒng)在電性上的效能，并可減少基板表面的使用面積，以提升封裝結(jié)構(gòu)的空間利用率等。
[0025]為使能更進(jìn)一步了解本發(fā)明的特征及技術(shù)內(nèi)容，請參閱以下有關(guān)本發(fā)明的詳細(xì)說明與附圖，但是此等說明與所附圖式僅用來說明本發(fā)明，而非對本發(fā)明的權(quán)利范圍作任何的限制。
【專利附圖】

【附圖說明】
[0026]圖1A至圖1B是本發(fā)明一實施例的封裝結(jié)構(gòu)在制造過程中的俯視示意圖。
[0027]圖1C顯示圖1B中的封裝結(jié)構(gòu)沿1C-1C線的剖面示意圖。[0028]圖1D顯示圖1B中的封裝結(jié)構(gòu)沿1D-1D線的剖面示意圖
[0029]圖2A至圖2B是本發(fā)明另一實施例的封裝結(jié)構(gòu)在制造過程中的俯視示意圖。
[0030]圖3是本發(fā)明另一實施例的封裝結(jié)構(gòu)的剖面示意圖。
[0031]圖4是本發(fā)明另一實施例的封裝結(jié)構(gòu)的剖面示意圖。
[0032]圖5是本發(fā)明另一實施例的封裝結(jié)構(gòu)的剖面示意圖。
[0033]圖6是本發(fā)明另一實施例的封裝結(jié)構(gòu)的制造方法的流程圖。
[0034]其中，附圖標(biāo)記說明如下:
[0035]100、100’、200、300、400 封裝結(jié)構(gòu)
[0036]101基板條
[0037]102切割線
[0038]110 基板
[0039]111第一元件區(qū)域
[0040]112第二元件區(qū)域
[0041]Il3 接墊
[0042]115承載面
[0043]121第一電子元件
[0044]122第二電子元件
[0045]123、123’、123” 第三電子元件
[0046]125第一導(dǎo)電接點
[0047]127第二導(dǎo)電接點
[0048]130第一覆蓋層
[0049]131第一裸露區(qū)域
[0050]132第二裸露區(qū)域
[0051]133第三裸露區(qū)域
[0052]135 凹部
[0053]137 底面
[0054]139 側(cè)壁
[0055]140線路層
[0056]150第三元件區(qū)域
[0057]160第二覆蓋層
[0058]G 夾角
[0059]S 表面
[0060]SrS4 步驟
【具體實施方式】
[0061]〔封裝結(jié)構(gòu)及其制造方法的實施例〕
[0062]請一并參閱圖1A至圖1D，圖1A至圖1B是本發(fā)明一實施例的封裝結(jié)構(gòu)100在制造過程中的俯視示意圖；圖1C顯示圖1B中的封裝結(jié)構(gòu)100沿1C-1C線的剖面示意圖；圖1D顯示圖1B中的封裝結(jié)構(gòu)100沿1D-1D線的剖面示意圖。封裝結(jié)構(gòu)100包括基板110、多個電子元件(包括第一電子元件121及第二電子元件122)、第一覆蓋層130以及線路層140。如圖1A所示，基板110可以為任何支撐電子元件(包括第一電子元件121及第二電子元件122)并可提供電子元件(包括第一電子元件121及第二電子元件122)電性連接功能的載體，例如印刷電路板(Printed Wiring Board, PWB)或軟硬電路板(flex-rigid wiringboard)?；?10包括至少一個接墊113與頂線路層(未繪示)。接墊113是導(dǎo)電材料所制成，以電性連接至導(dǎo)電線路(未繪示)或是其它功能的平面(未繪示)。于本實施例中，所述至少一個接墊113為接地墊，并電性連接至接地面(未繪示)，其中，接墊113與線路層(未繪示)皆位于基板110上或埋入電路基板110。基板110的表面S包括承載面115，而承載面115具有一第一元件區(qū)域111以及一第二元件區(qū)域112。
[0063]首先，配置多個電子元件(包括第一電子元件121及第二電子元件122)于基板110上。于本實施例中，第一元件區(qū)域111配置有多個第一電子元件121，第一電子元件121例如為0402規(guī)格的被動元件，且至少一個第一電子元件121具有一個第一導(dǎo)電接點125。第一導(dǎo)電接點125是導(dǎo)電材料所制成，以提供電性連接。于本實施例中，第一導(dǎo)電接點125為第一電子元件121上的零件焊端(terminal)。第一導(dǎo)電接點125的數(shù)量可以依據(jù)實際需求而設(shè)計，本發(fā)明的實施例并不限制。在本實施例的封裝結(jié)構(gòu)100中，第一導(dǎo)電接點125的數(shù)量為多個，但本發(fā)明的實施例并不限制。
[0064]第二元件區(qū)域112配置有至少一個第二電子元件122且具有至少一個第二導(dǎo)電接點127，第二電子元件122例如為控制芯片。如圖1A所示，第二電子元件122可以是一個，但本發(fā)明的實施例并不限制，第二元件區(qū)域112中的第二電子元件122可以是一個或多個。所述至少一個第二導(dǎo)電接點127同樣是導(dǎo)電材料所制成，以提供電性連接，而第二導(dǎo)電接點127的結(jié)構(gòu)例如是基板110上的金屬墊、錫球或銀膠等。第二導(dǎo)電接點127的結(jié)構(gòu)與數(shù)量是依據(jù)實際需求而設(shè)計，本發(fā)明的實施例并不限制，于其它實施例中，第二導(dǎo)電接點127的數(shù)量可以僅為一個。值得一提的是，電子元件121、122的種類與規(guī)格是依據(jù)實際需求而設(shè)計，本發(fā)明的實施例并不限制。
[0065]接著，如圖1B所示，形成第一覆蓋層130以包覆電子元件121、122，其中第一覆蓋層130具有凹部135，凹部135位于至少一個第二電子元件122之上。第一覆蓋層130是以模封材料(molding material)對第一元件區(qū)域111與第二元件區(qū)域112進(jìn)行一封膠工藝所產(chǎn)生的絕緣層，以包覆電子元件121、122以及基板110。封膠工藝?yán)鐬楦采w成形工藝(over-molding process),而第一覆蓋層130的材質(zhì)例如為環(huán)氧樹脂或娃膠。具體而言，由于設(shè)置于第二元件區(qū)域112上的至少一個第二電子元件122至承載面115的垂直高度小于設(shè)置于第一元件區(qū)域111上的第一電子元件121至承載面115的垂直高度，而第一覆蓋層130是以模封材料順形地覆蓋第一元件區(qū)域111與第二元件區(qū)域112上的電子元件121、122。藉此，以形成具有凹部135的第一覆蓋層130，而凹部135是設(shè)置于第二元件區(qū)域112之上，意即，凹部135是設(shè)置于所述至少一個第二電子元件122之上。
[0066]請參閱圖1C，于本具體實施例中，凹部135具有一個大致平行于承載面115的底面137以及四個大致垂直于底面137的側(cè)壁139。底面137的面積以及形狀，不小于所述至少一個第二電子元件122于承載面115的垂直投影的面積以及形狀。另外，于其它實施例中，具有凹部135的第一覆蓋層130也可利用模封模具并通過轉(zhuǎn)注成型或壓注工藝而形成，或利用精密銑刀并通過切割工藝移除部分第一覆蓋層130以形成凹部135，本發(fā)明的實施例在此不加以限制。
[0067]請同時參閱圖1B與圖1C，接著，在第一覆蓋層130上對應(yīng)至少一個第一導(dǎo)電接點125的位置形成至少一個第一裸露區(qū)域131，以暴露所述至少一個第一導(dǎo)電接點125，并且在第一覆蓋層130上對應(yīng)至少一個第二導(dǎo)電接點127的位置形成至少一個第二裸露區(qū)域132，以暴露所述至少一個第二導(dǎo)電接點127。于本實施例中，第一裸露區(qū)域131與第二裸露區(qū)域132皆為穿孔，而形成第一裸露區(qū)域131與第二裸露區(qū)域132的方法可皆采用激光鉆孔工藝(laser drilling process)。詳細(xì)而言,可將激光鉆頭(未繪示)分別對準(zhǔn)第一導(dǎo)電接點125以及第二導(dǎo)電接點127的位置，而對第一覆蓋層130進(jìn)行鉆孔切割，以移除部分第一覆蓋層130，用以形成最小內(nèi)徑例如皆為80微米的第一裸露區(qū)域131與第二裸露區(qū)域132。
[0068]藉此，形成在第一覆蓋層130上的至少一個第一裸露區(qū)域131會暴露所述至少一個第一導(dǎo)電接點125，而形成在第一覆蓋層130上的至少一個第二裸露區(qū)域132會暴露所述至少一個第二導(dǎo)電接點127。另外，也可采用其它移除第一覆蓋層130的方法，例如電漿蝕刻、化學(xué)蝕刻或機械鉆孔等，以形成至少一個第一裸露區(qū)域131與至少一個第二裸露區(qū)域132，而分別暴露至少一個第一導(dǎo)電接點125與至少一個第二導(dǎo)電接點127。值得一提的是，第一裸露區(qū)域131與第二裸露區(qū)域132的大小與形狀及數(shù)量是依據(jù)實際需求而設(shè)計，本發(fā)明的實施例并不限制。
[0069]舉例而言，于其它實施例中，至少一個第一裸露區(qū)域131可為開口。進(jìn)一步地說，至少一個第一導(dǎo)電接點125的結(jié)構(gòu)可為零件焊端與放置于零件焊端上的銀膠或焊錫(solder),而所述至少一個第一導(dǎo)電接點125的頂面可與第一覆蓋層130的表面平齊。再者，以模封材料對第一元件區(qū)域111與第二元件區(qū)域112進(jìn)行封膠工藝時，可通過模封模具以使模封材料未覆蓋所述至少一個第一導(dǎo)電接點125的頂面。因此當(dāng)完成封膠工藝后，可直接形成具有至少一個第一裸露區(qū)域131的第一覆蓋層130，也就是說，不需要精密銑刀切割或鉆孔工藝來形成第一覆蓋層130的第一裸露區(qū)域131。
[0070]另外，請同時參閱圖1B與圖1D，封裝結(jié)構(gòu)100的第一覆蓋層130更可包括至少一個第三裸露區(qū)域133，而所述至少一個第三裸露區(qū)域133暴露基板110上的至少一個接墊113。詳細(xì)而言，更可在第一覆蓋層130上對應(yīng)至少一個接墊113的位置形成至少一個第三裸露區(qū)域133，以暴露基板110上所述至少一個接墊113。于本實施例中，第三裸露區(qū)域133可為穿孔，但形狀大小及數(shù)量亦不加以限制，第三裸露區(qū)域133的最小內(nèi)徑例如為80微米，而形成第三裸露區(qū)域133的方式與形成第一裸露區(qū)域131的方式大致相同，固不再重復(fù)贅述。
[0071]請復(fù)一并參閱圖1B、圖1C與圖1D。最后，在第一覆蓋層130上形成線路層140，以覆蓋部分凹部135、暴露的至少一個第一導(dǎo)電接點125、暴露的至少一個第二導(dǎo)電接點127以及暴露的至少一個接墊113，且電性連接至至少一個第一導(dǎo)電接點125、至少一個第二導(dǎo)電接點127以及至少一個接墊113，而完成封裝結(jié)構(gòu)100。于本具體實施例中，可先沉積導(dǎo)電材料以順形地覆蓋凹部135、至少一個第一裸露區(qū)域131、至少一個第二裸露區(qū)域132以及至少一個第三裸露區(qū)域133。具體地說，導(dǎo)電材料順形地覆蓋凹部135的底面137以及側(cè)壁139，并順形地覆蓋或填充至少一個第一裸露區(qū)域131的內(nèi)側(cè)壁以及至少一個第一導(dǎo)電接點125，以電性連接至所述至少一個第一導(dǎo)電接點125。[0072]同樣地，導(dǎo)電材料順形地覆蓋或填充至少一個第二裸露區(qū)域132的內(nèi)側(cè)壁以及至少一個第二導(dǎo)電接點127，且順形地覆蓋至少一個第三裸露區(qū)域133的內(nèi)側(cè)壁以及至少一個接墊113，以電性連接至所述至少一個第二導(dǎo)電接點127以及所述至少一個接墊113。接著，以激光燒蝕的方式圖案化部分所沉積的導(dǎo)電材料，以形成線路層140，但形成圖案化的方式并不加以限定。藉此，線路層140可通過至少一個第一裸露區(qū)域131電性連接至至少一個第一導(dǎo)電接點125，通過至少一個第二裸露區(qū)域132電性連接至至少一個第二導(dǎo)電接點127，并且通過至少一個第三裸露區(qū)域133電性連接至至少一個接墊113。
[0073]于本實施例中，沉積導(dǎo)電材料的方式例如為噴鍍(spray coating)、電鍍(electroplating)、無電鍍(electrolessplating)、蒸鍍或派鍍(sputtering)等。線路層140的較佳厚度為介于200微米至1000微米，且線路層140可由例如金屬材料、合金材料、導(dǎo)電高分子材料或上述材料的組合沉積多層導(dǎo)電材料所構(gòu)成。另外，線路層140的圖案是所屬【技術(shù)領(lǐng)域】具有通常知識者可以依據(jù)實際的使用情況需求徑行設(shè)計，故本發(fā)明的實施例在此不加以限制。于其它實施例中，形成線路層140的方式可由提供一圖案化屏蔽(mask)而完成，即設(shè)置屏蔽于第一覆蓋層上再進(jìn)行沉積導(dǎo)電材料工藝。
[0074]于本實施例中，封裝結(jié)構(gòu)100可更包括第三元件區(qū)域150，第三元件區(qū)域150設(shè)置于凹部135上。第三元件區(qū)域150可以具有(或配置)至少一個第三電子元件123。當(dāng)配置第三電子元件123于凹部135的底面137上時，第三電子元件123可以通過線路層140電性連接至至少一個第一導(dǎo)電接點125、至少一個第二導(dǎo)電接點127及至少一個接墊113，藉此電性連接至所述至少一個第一電子元件121、所述至少一個第二電子元件122及所述至少一個接墊113。如圖1B所示，第三元件區(qū)域150設(shè)置于凹部135的底面137。值得一提的是，第三元件區(qū)域150的大小與形狀是依據(jù)實際需求而設(shè)計，本發(fā)明的實施例并不限制，于其它實施例中，第三元件區(qū)域150也可設(shè)置于為凹部135的部分底面137及/或凹部135的部分側(cè)壁139。
[0075]詳細(xì)而言，如圖1C所示，線路層140是順形地覆蓋凹部135的底面137與側(cè)壁139，并通過至少一個第一裸露區(qū)域131電性連接至至少一個第一導(dǎo)電接點125、通過至少一個第二裸露區(qū)域132電性連接至至少一個第二導(dǎo)電接點127，且通過至少一個第三裸露區(qū)域133電性連接至至少一個接墊113。因此，配置于凹部135上的至少一個第三電子元件123可通過線路層140電性連接至至少一個第一導(dǎo)電接點125、至少一個第二導(dǎo)電接點127及至少一個接墊113。
[0076]值得一提的是，于本實施例中，第三電子元件123例如為0201規(guī)格的被動元件，另夕卜，第三電子元件123的種類與規(guī)格是依據(jù)實際需求而設(shè)計，且第三電子元件123的配置方式與數(shù)量是依據(jù)實際需求并配合線路層140而設(shè)計，本發(fā)明的實施例并不限制。
[0077]〔封裝結(jié)構(gòu)及其制造方法的另一實施例〕
[0078]請參照圖2A至圖2B，圖2A至圖2B是本發(fā)明另一實施例的封裝結(jié)構(gòu)100’在制造過程中的俯視示意圖。本實施例的封裝結(jié)構(gòu)100’及其制造方法皆與前述實施例的封裝結(jié)構(gòu)100及其制造方法二者大致相似，而以下僅針對本實施例與前述實施例之間的不同的處進(jìn)行詳細(xì)說明。
[0079]如圖2A所不，首先,提供電路基板條101。電路基板條101具有多個基板110,而基板110是由電路基板條111上的多條切割線102所定義出來的。同樣地，每個基板110的承載面115皆具有一第一元件區(qū)域111以及一第二元件區(qū)域112。因此，可同時配置多個電子元件(包括第一電子元件121及第二電子元件122)于各基板110上。
[0080]接著，如圖2B所示，形成第一覆蓋層130以包覆所述多個電子元件121、122，并于第一覆蓋層130形成多個凹部135，而每個凹部135位于各基板110的至少一個第二電子元件122的上。于本實施例中，可以模封材料(molding material)對多個基板110 —并進(jìn)行封膠工藝，以順形地包覆各基板110上的電子元件121、122以及部分各基板110。圖2A至圖2B中的其于工藝細(xì)節(jié)如圖1A至圖1D所述，本【技術(shù)領(lǐng)域】具有通常知識者應(yīng)可輕易推知其實施方式，故在此不加贅述。
[0081]最后，沿切割線102切割基板110，以完成多個封裝結(jié)構(gòu)100’。具體來說，可通過刀具切割工藝(blade sawing process)或是激光切割工藝，由基板110的底面進(jìn)行切割，以分離基板110以及覆蓋于基板110的承載面115的第一覆蓋層130，而完成多個封裝結(jié)構(gòu)100，。
[0082]〔封裝結(jié)構(gòu)及其制造方法的另一實施例〕
[0083]請參照圖3，圖3是本發(fā)明另一實施例的封裝結(jié)構(gòu)200的剖面示意圖。本實施例的封裝結(jié)構(gòu)200及其制造方法皆與前述實施例的封裝結(jié)構(gòu)100及其制造方法二者大致相似，而以下僅針對本實施例與前述實施例之間的不同的處進(jìn)行詳細(xì)說明。
[0084]于本實施例中，封裝結(jié)構(gòu)200可更包括第三元件區(qū)域150，第三元件區(qū)域150設(shè)置于凹部135上。如圖3所示，詳細(xì)而言，配置至少一個第三電子元件123’或123”于凹部135的底面137上，藉此，第三電子元件123’、123”通過線路層140電性連接至至少一個第一導(dǎo)電接點125或視實際需求亦電性連接至至少一個第二導(dǎo)電接點127(圖未示)。第三電子元件123’為0402或更小規(guī)格的被動元件，而第三電子元件123”為控制芯片。因此第三元件區(qū)域150上的第三電子元件123’至承載面115的垂直高度大于第一電子元件區(qū)域111上的第一電子元件121至承載面115的垂直高度，而第三元件區(qū)域150上的第三電子元件123”至承載面115的垂直高度小于第一電子元件區(qū)域111上的第一電子元件121至承載面115的垂直高度，但第三電子元件123’與123”的零件規(guī)格與形狀是依據(jù)實際需求而設(shè)計，本發(fā)明并不加以限制。
[0085]封裝結(jié)構(gòu)200更包括第二覆蓋層160，以覆蓋第三元件區(qū)域150及其上的第三電子元件。如圖3所示，具體而言，可形成一第二覆蓋層160以包覆第三電子元件123’、123”，并包覆裸露在外的線路層140及至少一個第一裸露區(qū)域131。更甚者，第二覆蓋層160亦可包覆裸露在外的線路層140及至少一個第二裸露區(qū)域，或視實際需求亦包覆裸露在外的線路層140及至少一個第三裸露區(qū)域(圖未示)。
[0086]第二覆蓋層160是以模封材料對第三元件區(qū)域150進(jìn)行一封膠工藝所產(chǎn)生的絕緣層，以包覆第三電子元件123’、123”以及凹部135至少局部，更甚者，亦將包覆裸露在外的至少部分線路層140。于本具體實施例中，第二覆蓋層160是順形地覆蓋第三元件區(qū)域150上的第三電子元件123’、123”、凹部135至少局部以及裸露在外的至少部分線路層140。圖3中的其余工藝細(xì)節(jié)如圖1A至圖1D所述，本【技術(shù)領(lǐng)域】具有通常知識者應(yīng)可輕易推知其實施方式，在此不加贅述。
[0087]〔封裝結(jié)構(gòu)及其制造方法的另一實施例〕
[0088]請參照圖4，圖4是本發(fā)明另一實施例的封裝結(jié)構(gòu)300的剖面示意圖。本實施例的封裝結(jié)構(gòu)300及其制造方法皆與前述實施例的封裝結(jié)構(gòu)100及其制造方法二者大致相似，而以下僅針對本實施例與前述實施例之間的不同之處進(jìn)行詳細(xì)說明。如圖4所示，本實施例凹部135的側(cè)壁139與底面137相交形成一夾角G，夾角G較佳為90度至135度之間。在第一覆蓋層130上形成線路層140時，導(dǎo)電材料是順形地覆蓋凹部135的側(cè)壁139以及底面137，而夾角G是依據(jù)實際需求而設(shè)計，以提升沉積導(dǎo)電材料工藝的良率與彈性，本發(fā)明的實施例并不限制。圖4中的其余工藝細(xì)節(jié)如圖1A至圖1D所述，本【技術(shù)領(lǐng)域】具有通常知識者應(yīng)可輕易推知其實施方式，在此不加贅述。
[0089]〔封裝結(jié)構(gòu)及其制造方法的另一實施例〕
[0090]請參照圖5，圖5是本發(fā)明另一實施例的封裝結(jié)構(gòu)400的剖面示意圖。本實施例的封裝結(jié)構(gòu)400及其制造方法皆與前述實施例的封裝結(jié)構(gòu)100及其制造方法二者大致相似，而以下僅針對本實施例與前述實施例之間的不同之處進(jìn)行詳細(xì)說明。如圖5所示，本實施例凹部135的側(cè)壁139為階梯形狀。在第一覆蓋層130上形成線路層140時，導(dǎo)電材料是順形地覆蓋凹部135的側(cè)壁139以及底面137，而側(cè)壁139的形狀是依據(jù)實際需求而設(shè)計，以提升沉積導(dǎo)電材料工藝的良率與彈性，本發(fā)明的實施例并不限制。圖5中的其余工藝細(xì)節(jié)如圖1A至圖1D所述，本【技術(shù)領(lǐng)域】具有通常知識者應(yīng)可輕易推知其實施方式，在此不加贅述。
[0091]〔封裝結(jié)構(gòu)的制造方法的實施例〕
[0092]上述實施例可歸納出本發(fā)明封裝結(jié)構(gòu)的制造方法，請參照圖6的流程圖。首先，配置多個電子元件于基板上，所述多個電子元件中的至少一個第一電子元件具有第一導(dǎo)電接點(步驟Si);形成第一覆蓋層以包覆所述多個電子元件，其中第一覆蓋層具有凹部，凹部位于所述多個電子元件中的至少一個第二電子元件之上(步驟S2);在第一覆蓋層上形成至少一個第一裸露區(qū)域，以暴露至少一個第一導(dǎo)電接點(步驟S3);最后，在第一覆蓋層上形成線路層，以覆蓋至少部分凹部以及所述暴露的至少一個第一導(dǎo)電接點，且電性連接至所述至少一個第一導(dǎo)電接點(步驟S4)。
[0093]依據(jù)不同產(chǎn)品，上述流程更可包括在第一覆蓋層上形成至少一個第二裸露區(qū)域，以暴露基板上的至少一個第二導(dǎo)電接點，而線路層覆蓋所述暴露的至少一個第二導(dǎo)電接點且電性連接至所述至少一個第二導(dǎo)電接點。再者，上述流程或更可包括在第一覆蓋層上形成至少一個第三裸露區(qū)域，以暴露基板上的至少一個接墊，而線路層覆蓋所述暴露的至少一個接墊且電性連接至所述至少一個接墊。
[0094]另外，上述流程在形成線路層的步驟后，更可包括配置至少一個第三電子元件于凹部上，并使至少一個第三電子元件通過線路層電性連接至至少一個第一導(dǎo)電接點及至少一個第二導(dǎo)電接點；接下來，形成第二覆蓋層以包覆至少一個第三電子元件以及至少部分線路層以及至少一個第一裸露區(qū)域。更甚者，第二覆蓋層亦可包覆裸露在外的線路層及至少一個第二裸露區(qū)域，或視實際需求亦包覆裸露在外的線路層及至少一個第三裸露區(qū)域。
[0095]綜上所述，本發(fā)明實施例提供一種封裝結(jié)構(gòu)及其制造方法，利用基板上的電子元件的高度差異，形成具有凹部的第一覆蓋層，而將線路層上移至基板承載面上的電子元件的上方，線路層通過覆蓋層的第一、第二及第三裸露區(qū)域電性連接至基板上的電子元件及接墊。通過上述實施例提供的封裝結(jié)構(gòu)及其制造方法可縮短線路長度，而線路縮短的長度可達(dá)毫米等級，有效增加電子系統(tǒng)在電性上的效能。[0096]通過基板上的電子元件上方的線路層，可提供電子系統(tǒng)于單一封裝結(jié)構(gòu)內(nèi)完成電子元件的立體封裝，使得設(shè)置于基板承載面上的線路層的設(shè)計更具彈性，可減少基板承載面上所需的線路層面積與密度，以降低基板承載面的使用面積，提升封裝結(jié)構(gòu)的空間利用率。再者，于本發(fā)明實施例提供的封裝結(jié)構(gòu)及其制造方法中，通過電子元件上方的凹部可降低封裝結(jié)構(gòu)的構(gòu)形因子(Form Factor)，有助于微型化的產(chǎn)品設(shè)計，以增加產(chǎn)品設(shè)計的彈性，降低產(chǎn)品材料與加工成本。
[0097]以上所述僅為本發(fā)明的實施例，其并非用以限定本發(fā)明的專利保護(hù)范圍。任何熟習(xí)相像技藝者，在不脫離本發(fā)明的精神與范圍內(nèi)，所作的更動及潤飾的等效替換，仍為本發(fā)明的專利保護(hù)范圍內(nèi)。
【權(quán)利要求】
1.一種封裝結(jié)構(gòu)，其特征在于，包括: 基板，該基板的表面上具有第一元件區(qū)域以及第二元件區(qū)域； 至少一第一電子元件，設(shè)置于該基板的該第一元件區(qū)域內(nèi)，所述至少一第一電子元件中的至少其中之一具有第一導(dǎo)電接點； 至少一第二電子元件，設(shè)置于該基板的該第二元件區(qū)域； 第一覆蓋層，覆蓋該第一元件區(qū)域內(nèi)的至少一第一電子元件以及覆蓋該第二元件區(qū)域內(nèi)的至少一第二電子元件，該第一覆蓋層具有凹部以及至少一第一裸露區(qū)域，該凹部設(shè)置于該第二元件區(qū)域之上，所述至少一第一裸露區(qū)域暴露所述至少一第一導(dǎo)電接點；以及 線路層，覆蓋至少部分該凹部以及該暴露的至少一第一導(dǎo)電接點，且電性連接至所述至少一第一導(dǎo)電接點。
2.如權(quán)利要求1所述的封裝結(jié)構(gòu)，其特征在于，所述至少一第一裸露區(qū)域為穿孔，該線路層順形地覆蓋所述至少一第一裸露區(qū)域，以通過所述至少一第一裸露區(qū)域電性連接至所述至少一第一導(dǎo)電接點。
3.如權(quán)利要求1所述的封裝結(jié)構(gòu)，其特征在于，所述至少一第一裸露區(qū)域為穿孔，該線路層填充所述至少一第一裸露區(qū)域，以通過所述至少一第一裸露區(qū)域電性連接至所述至少一第一導(dǎo)電接點。
4.如權(quán)利要求1所述的封裝結(jié)構(gòu)，其特征在于，該凹部的側(cè)壁與該凹部的底面相交形成夾角，該夾角為90度至135度之間。
5.如權(quán)利要求1所述的封裝結(jié)構(gòu)，其特征在于，該凹部的側(cè)壁為階梯形狀。
6.如權(quán)利要求1所述的封裝結(jié)構(gòu)，其特征在于，該第二元件區(qū)域內(nèi)具有至少一第二導(dǎo)電接點，該第一覆蓋層還包括至少一第二裸露區(qū)域，所述至少一第二裸露區(qū)域暴露所述至少一第二導(dǎo)電接點，而該線路層覆蓋該暴露的至少一第二導(dǎo)電接點且電性連接至所述至少一第二導(dǎo)電接點。
7.如權(quán)利要求6所述的封裝結(jié)構(gòu)，其特征在于，該第一覆蓋層還包括至少一第三裸露區(qū)域，所述至少一第三裸露區(qū)域暴露該基板上的至少一接墊，而該線路層覆蓋該暴露的至少一接墊且電性連接至所述至少一接墊。
8.如權(quán)利要求6所述的封裝結(jié)構(gòu)，其特征在于，所述封裝結(jié)構(gòu)還包括: 第三元件區(qū)域，設(shè)置于該凹部上，該第三元件區(qū)域具有至少一第三電子元件，所述至少一第三電子元件通過該線路層電性連接至所述至少一第一導(dǎo)電接點；以及 第二覆蓋層，覆蓋所述至少一第三電子元件。
9.如權(quán)利要求8所述的封裝結(jié)構(gòu)，其特征在于，所述至少一第三電子元件通過該線路層電性連接至所述至少一第二導(dǎo)電接點。
10.一種封裝結(jié)構(gòu)的制造方法，其特征在于，包括: 配置多個電子元件于基板上，所述多個電子元件中的至少一第一電子元件具有第一導(dǎo)電接點； 形成第一覆蓋層，以包覆所述多個電子元件，并于該第一覆蓋層形成凹部，該凹部位于所述多個電子元件中的至少一第二電子元件之上； 在該第一覆蓋層上形成至少一第一裸露區(qū)域，以暴露所述至少一第一導(dǎo)電接點；以及 在該第一覆蓋層上形成線路層，以覆蓋至少部分該凹部以及該暴露的至少一第一導(dǎo)電接點，且電性連接至所述至少一第一導(dǎo)電接點。
11.如權(quán)利要求10所述的封裝結(jié)構(gòu)的制造方法，其特征在于，所述至少一第一裸露區(qū)域為穿孔，該線路層順形地覆蓋所述至少一第一裸露區(qū)域，以通過所述至少一第一裸露區(qū)域電性連接至所述至少一第一導(dǎo)電接點。
12.如權(quán)利要求10所述的封裝結(jié)構(gòu)的制造方法，其特征在于，所述至少一第一裸露區(qū)域為穿孔，該線路層填充所述至少一第一裸露區(qū)域，以通過所述至少一第一裸露區(qū)域電性連接至所述至少一第一導(dǎo)電接點。
13.如權(quán)利要求10所述的封裝結(jié)構(gòu)的制造方法，其特征在于，該制造方法還包括在該第一覆蓋層上形成至少一第二裸露區(qū)域，以暴露該基板上的至少一第二導(dǎo)電接點，而該線路層覆蓋該暴露的至少一第二導(dǎo)電接點且電性連接至所述至少一第二導(dǎo)電接點。
14.如權(quán)利要求13所述的封裝結(jié)構(gòu)的制造方法，其特征在于，該制造方法還包括在該第一覆蓋層上形成至少一第三裸露區(qū)域，以暴露該基板上的至少一接墊，而該線路層覆蓋該暴露的至少一接墊且電性連接至所述至少一接墊。
15.如權(quán)利要求13所述的封裝結(jié)構(gòu)的制造方法，其特征在于，該制造方法還包括: 配置至少一第三電子 元件于該凹部上，并使所述至少一第三電子元件通過該線路層電性連接至所述至少一第一導(dǎo)電接點；以及 形成第二覆蓋層，以包覆所述至少一第三電子元件以及至少部分該線路層。
16.如權(quán)利要求15所 述的封裝結(jié)構(gòu)的制造方法，其特征在于，該制造方法還包括: 所述至少一第三電子元件通過該線路層電性連接至所述至少一第二導(dǎo)電接點。
【文檔編號】H01L21/768GK103681647SQ201210357070
【公開日】2014年3月26日 申請日期:2012年9月24日 優(yōu)先權(quán)日:2012年9月24日
【發(fā)明者】陳仁君, 張欣晴 申請人:環(huán)旭電子股份有限公司, 環(huán)鴻科技股份有限公司