專利名稱：形成半導體器件的方法
技術領域：
本發(fā)明一般地涉及半導體技術領域，更具體地來說，涉及制造半導體器件的方法。
背景技術：
半導體集成電路(IC)工業(yè)經(jīng)歷了快速發(fā)展。在IC演進的過程中，在幾何尺寸(即，可以使用制造工藝產(chǎn)生的最小組件(或線路))減小的同時，功能密度(即，每單面芯片面積上的互連器件的數(shù)量)通常增加。這種按比例縮小工藝通常通過增加產(chǎn)品效率和降低相關成本來提供優(yōu)勢。這種按比例縮小還增加了處理和制造IC的復雜性，并且對于將實現(xiàn)的這些進步，需要IC制造的類似開發(fā)。例如，當諸如金屬氧化物半導體場效應晶體管(MOSFET)的半導體器件通過多種技術節(jié)點按比例縮小時，實現(xiàn)應變的源極/漏極部件(例如，應激源區(qū))以增強載流子遷移率并且改進器件性能。雖然形成IC器件的應激源區(qū)的現(xiàn)有方法通常足以實現(xiàn)其期望目的，但是現(xiàn)有方法不能在所有方面都完全令人滿意。

發(fā)明內容
為了解決現(xiàn)有技術中所存在的缺陷，根據(jù)本發(fā)明的一方面，提供了一種制造半導體器件的方法，包括:在襯底中形成隔離部件；在所述襯底上方形成第一柵疊層和第二柵疊層，其中，所述第一柵疊層基本上位于所述隔離部件的頂部；對所述襯底實施預非晶化注入工藝；形成與所述第一柵疊層的側壁鄰接的隔離件，其中，與所述第二柵疊層鄰近的所述隔離件之一延伸超過所述隔離部件的邊緣；在所述襯底上方形成應力膜；以及對所述襯底實施退火工藝；去除所述應力膜。該方法進一步包括:在去除所述應力膜之后，去除所述隔離件。該方法進一步包括:在去除所述隔離件之后，形成與所述第一柵疊層的側壁鄰接的柵極隔離件。在該方法中，所述柵極隔離件的寬度小于所述隔離件的寬度。在該方法中，在小于約500°C的溫度下實施形成所述隔離件。在該方法中，在小于約500°C的溫度下實施形成所述應力膜。在該方法中，在實施所述退火工藝的步驟中，第一位錯形成在所述第二柵疊層的源極/漏極(S/D)區(qū)中。該方法進一步包括:去除所述襯底的多個部分，以形成與所述第二柵疊層的邊緣鄰近的凹槽，其中，去除步驟去除所述第一位錯的上部，而保留所述第一位錯的下部。該方法進一步包括:在所述凹槽中形成外延部件，其中，所述外延部件包括沿著由所述第一位錯的所述下部限定的線的第二位錯。在該方法中，實施所述預非晶化注入工藝的步驟引入具有硅(Si)或鍺(Ge)注入種類的襯底。在該方法中，實施所述預非晶化注入工藝的步驟包括:利用從約IOKeV至約50KeV的注入能量。在該方法中，實施所述預非晶化注入工藝包括:利用從約IX 1013atomS/Cm2至約
2X 1015atoms/cm2 的注入劑量。在該方法中，實施所述退火工藝包括:從約10秒到約5分鐘的時間周期內，在從約400°C至約750°C的溫度下實施快速熱退火(RTA)工藝。在該方法中，實施所述退火工藝包括:在從約0.1秒到約2分鐘的時間周期內，在從約990°C至約1050°C的溫度下實施尖峰快速熱退火(RTA)工藝。在該方法中，所述應力膜是氮化硅、氧化硅、氮氧化硅、或其組合。在該方法中，所述隔離件是SiCN、氧化硅、氮化硅、氮氧化硅、或其組合。根據(jù)本發(fā)明的另一方面，提供了一種制造半導體器件的方法，包括:提供其中具有隔離部件的襯底；在所述襯底上方形成第一柵疊層、第二柵疊層、以及第三柵疊層，其中，所述第二柵疊層位于所述第一柵疊層和所述第三柵疊層之間并且位于所述隔離部件的頂部；在所述襯底中形成與所述第一柵疊層的邊緣鄰近的非晶化區(qū)；形成與所述第一柵疊層、所述第二柵疊層、以及所述第三柵疊層的側壁鄰接的隔離件，其中，與所述第二柵疊層的側壁鄰接的至少一個所述隔離件延伸超過所述隔離部件的邊緣；在所述第一柵疊層、所述第二柵疊層、所述第三柵疊層、以及所述非晶化區(qū)上方沉積應力膜；實施退火工藝，使得所述非晶化區(qū)再結晶以形成位錯；去除所述應力膜；以及去除所述隔離件。該方法進一步包括:在去除所述隔離件之后，形成與所述第一柵疊層、所述第二柵疊層、以及所述第三柵疊層的側壁鄰接的柵極隔離件。在該方法中，在小于約500°C的溫度下實施形成所述隔離件和沉積所述應力膜的步驟。根據(jù)本發(fā)明的又一方面，提供了一種制造半導體器件的方法，包括:提供其中具有隔離部件的襯底；在所述襯底上方形成第一柵疊層、第二柵疊層、以及第三柵疊層，其中，所述第二柵疊層位于所述第一柵疊層和所述第三柵疊層之間并且位于所述隔離部件的頂部；在所述襯底中形成與所述第一柵疊層的邊緣鄰近的非晶化區(qū)；形成與所述第一柵疊層、所述第二柵疊層、以及所述第三柵疊層的側壁鄰接的偽隔離件，其中，與所述第二柵疊層的側壁鄰接的至少一個所述隔離件延伸超過所述隔離部件的邊緣；在所述第一柵疊層、所述第二柵疊層、所述第三柵疊層、以及所述非晶化區(qū)上方沉積應力膜；實施退火工藝，使得所述非晶化區(qū)再結晶以形成位錯；去除所述應力膜；去除所述偽隔離件；形成與所述第一柵疊層、所述第二柵疊層、以及所述第三柵疊層的側壁鄰接的柵極隔離件，其中，所述柵極隔離件的寬度小于所述偽隔離件的寬度；在所述襯底中形成與所述第一柵疊層的所述柵極隔離件的邊緣鄰近的凹槽；以及在所述凹槽中生長源極/漏極(S/D)部件。


當結合附圖進行閱讀時，可以根據(jù)以下詳細描述更好地理解本公開內容。需要強調的是，根據(jù)工業(yè)中的標準實踐，多個部件沒有按比例繪制并且僅用于說明目的。事實上，為了論述清楚起見，多個部件的尺寸可以任意增加或減小。圖1是根據(jù)本公開內容的多個方面的形成半導體器件的方法的流程圖。圖2至圖10示出根據(jù)圖1的方法的處于各個制造階段的半導體器件的一些實施例的示意性橫截面?zhèn)纫晥D。
具體實施例方式以下公開內容提供用于實現(xiàn)本發(fā)明的不同部件的多個不同實施例或實例。以下描述組件和布置的特定實例，以簡化本公開內容。當然，這些僅是實例并且不旨在限制本發(fā)明。例如，以下說明中的第一部件形成在第二部件之上或上方可以包括第一部件和第二部件以直接接觸的方式形成的實施例，并且還可以包括附加部件形成在第一部件和第二部件之間，使得第一部件和第二部件可以不直接接觸的實施例。另外，本公開內容可以在多個實例中重復參考數(shù)字和/或字母。該重復用于簡單和清楚的目的并且其本身并沒有指定所論述的多種實施例和/或配置之間的關系。應該理解，雖然在此沒有明確地描述，但是本領域技術人員能夠設計實現(xiàn)本發(fā)明的原理的多個等同物?？梢詮谋景l(fā)明的一個或多個實施例受益的器件的實例是具有場效應晶體管(FET)的半導體器件。例如，這樣的器件是互補金屬氧化物半導體(CMOS)場效應晶體管。以下公開內容繼續(xù)該實例，以描述本發(fā)明的多個實施例。然而，應該理解，除非特別要求，否則本發(fā)明不應該限于特定類型的器件。參考圖1和圖2至圖10，以下共同描述了方法100和半導體器件200。半導體器件200示出了集成電路或其部分，半導體器件可以包括:有源器件，諸如，金屬氧化物半導體場效應晶體管(MOSFET)、互補金屬氧化物半導體(CMOS)晶體管、高壓晶體管、和/或高頻晶體管；其他合適元件；和/或其結合。半導體器件200可以包括無源元件，諸如，電阻器、電容器、電感器、和/或熔絲。應該理解，可以通過CMOS技術處理來形成半導體器件200，并且從而在此沒有詳細描述一些工藝?？梢栽诜椒?00之前、之間、以及之后提供附加步驟，并且對于方法的附加實施例，以下描述的一些步驟可以被替換或刪除。應該進一步理解，可以在半導體器件200中添加附加部件，并且對于半導體器件200的附加實施例，以下描述的一些部件可以被代替或刪除。參考圖1，根據(jù)本公開內容的多個方面描述制造半導體器件的方法100。方法100開始于步驟102，其中，提供襯底上方的柵疊層。方法100繼續(xù)到步驟104，其中，在襯底上方實施預非晶化注入(PAI)工藝。方法100繼續(xù)至步驟106，其中，形成與柵疊層的側壁鄰接的偽隔離件。方法100繼續(xù)至步驟108，其中，在襯底上方沉積應力膜(stress film)。方法100繼續(xù)至步驟110，其中，對襯底實施退火工藝。方法100繼續(xù)至步驟112，其中，去除應力膜。方法100繼續(xù)至步驟114，其中，去除偽隔離件。方法100繼續(xù)至步驟116，其中，形成與柵疊層的側壁鄰接的柵極隔離件。方法100繼續(xù)至步驟118，其中，在襯底中并且與柵疊層之一的邊緣相鄰形成凹槽。方法100繼續(xù)至步驟120，其中，在凹槽中形成源極/漏極(S/D)部件。以下論述示出了可以根據(jù)圖1的方法100制造的半導體器件200的多個實施例。圖2至圖10示出了根據(jù)圖1的方法100的處于各個制造階段的半導體器件200的一個實施例的示意性橫截面?zhèn)纫晥D。參考圖1和圖2，方法100開始于步驟102，其中，提供襯底202。襯底202具有表面202s。在本實施例中，襯底202是包括硅的半導體襯底。可選地，襯底202包括:元素半導體，包括晶體硅和/或晶體鍺；化合物半導體，包括碳化硅、砷化鎵、磷化鎵、磷化銦、砷化銦、和/或銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs, GaInAs, GalnP、和/或GaInAsP ;或其結合。其中，襯底202是合金半導體，合金半導體襯底可以具有階梯SiGe部件，其中，Si和Ge組分從階梯SiGe部件的一個位置處的一種比率改變?yōu)榱硪晃恢锰幍牧硪环N比率?？梢栽诠枰r底上方形成合金SiGejP /或SiGe襯底可以產(chǎn)生應變。在又一可選實施例中，半導體襯底可以是絕緣體上半導體(SOI)。襯底202包括取決于本領域中公知的設計要求的多種摻雜區(qū)(例如，P-型阱或η-型阱)。摻雜區(qū)摻雜有諸如硼或BF2的P-型摻雜劑和/或諸如磷或砷的η-型摻雜劑?？梢栽谝r底202上方以P-阱結構、N-阱結構、雙-阱結構、或使用凸起結構直接形成摻雜區(qū)。摻雜區(qū)包括多種有源區(qū)，諸如，被配置用于N-型金屬氧化物半導體晶體管(被稱為NM0S)的區(qū)域和被配置用于P-型金屬氧化物半導體晶體管(被稱為PM0S)的區(qū)域。在一些實施例中，襯底202包括隔離區(qū)204，以限定和隔離襯底202的多個有源區(qū)。隔離區(qū)204具有與襯底202的表面202s交叉的邊緣204e。隔離區(qū)204利用諸如淺溝槽隔離(STI)或硅的局部氧化(LOCOS)的隔離技術，以限定和電隔離多個區(qū)域。在一些實施例中，隔離區(qū)204包括:氧化硅、氮化硅、氮氧化硅、其他合適材料、或其結合。進一步參考圖2，在襯底202上方形成柵極結構220、230和240。在本實施例中，在分別用于NMOS器件和PMOS器件的溝道區(qū)上方設置柵極結構220和柵極結構240。在本實施例中，柵極結構230是偽結構并且設置在隔離區(qū)204上方。襯底202可以進一步包括:源極區(qū)和漏極區(qū)，位于柵極結構220和240中的每個的兩側；溝道區(qū)，是位于源極區(qū)和漏極區(qū)之間的區(qū)域。在本實施例中，在柵極結構240的兩側的源極區(qū)和漏極區(qū)中形成源極部件和漏極部件(還被稱為應變結構)(未示出)。源極部件和漏極部件可以可選地被稱為形成在襯底202上方的凸起源極區(qū)和漏極區(qū)。在一些實施例中，使用用于形成源極部件和漏極部件的外延(epi)工藝，在襯底202的凹槽中形成半導體材料。在一些實施例中，半導體材料包括不同于襯底202的材料，以在PMOS器件的溝道區(qū)上提供應力(應變)，從而能夠提高器件的載流子遷移率并且增強器件性能。在一些實施例中，柵極結構240的源極部件和漏極部件包括通過外延工藝形成的硅鍺(SiGe)。柵極結構220、230和240包括多種柵極材料層。在本實施例中，柵極結構220、230、和240分別包括柵疊層222、232和242 (還稱為柵電極)。在襯底202上方形成合適厚度的柵疊層222、232和242。在實例中，柵疊層222、232、和/或242包括多結晶體硅(或多晶硅)層。可以摻雜多晶硅層以具有合適傳導率?？蛇x地，例如，如果要形成偽柵極并且稍后通過柵極替換工藝進行替換，則不摻雜多晶硅。在另一實例中，柵疊層222、232、和/或242包括具有合適功函的導電層，從而柵疊層222、232、和/或242還可以稱為功函層。功函層包括合適材料，使得可以調整該層以具有用于增強的器件性能的合適功函。例如，如果期望PMOS器件的P-型功函金屬(P-金屬)，則可以使用TiN或TaN。另一方面，如果期望NMOS器件的N-型功函金屬(N-金屬)，則可以使用Ta、TiAl、TiAlN、或TaCN。功函層可以包括摻雜的導電氧化物材料。柵疊層222、232、和/或242可以包括其他導電材料，諸如:鋁、銅、鎢、金屬合金、金屬硅化物、其他合適材料、和/或其結合。柵疊層222、232、和/或242可以包括多層。例如，其中，柵疊層222、232、和/或242包括功函層，可以在功函層上方形成另一導電層?？梢酝ㄟ^化學汽相沉積(CVD)、物理汽相沉積(PVD)、原子層沉積(ALD)、高密度等離子體CVD (HDPCVD)、電鍍、其他合適方法、和/或其結合形成柵疊層222、232、和/或242。
參考圖1和圖3，方法100進行至步驟104，其中，對襯底202實施預非晶化注入(PAI)工藝208。PAI工藝208注入襯底202，損害襯底202的晶格結構，并且形成非晶化區(qū)210。在本實施例中，在柵極結構220的兩側的源極區(qū)和漏極區(qū)中形成非晶化區(qū)210。非晶化區(qū)210具有深度D1。根據(jù)設計規(guī)范形成深度D1。在一些實施例中，深度Dl的范圍在從約10納米至約150納米之間。在本實施例中，深度Dl小于約100納米?？梢杂蒔AI工藝208 (諸如，通過控制注入能量、注入種類、和/或注入劑量)來控制深度D1。在一個實施例中，PAI工藝208將硅(Si)和/或鍺(Ge)注入襯底。在可選實施例中，PAI工藝208可以利用其他注入種類，諸如，Ar、Xe、BF2、As、In、其他合適注入種類、或其組合。在本實施例中，根據(jù)注入溫度，PAI工藝208在以下條件下注入Si和/或Ge:注入能量在從約IOKeV至約50KeV的范圍內，并且注入劑量在從約I X 1013atoms/cm2 (個原子/平方厘米)至約2X1015atoms/cm2的范圍內。在一個實施例中，在室溫(例如，25°C)下實施PAI工藝208。在可選實施例中，通過在離子注入機中采用Cryo (低溫)功能以增強非晶化的效率，在低溫(例如，_60°C至-100°C )下實施PAI工藝208。在一些實施例中，通過在從約O度到約20度范圍內的傾斜角實施PAI工藝208?？蛇x地，PAI工藝208可以是多步注入工藝，包括注入工藝的至少第一步驟和第二步驟。使用第一注入能量和第二注入能量、第一注入劑量和第二注入劑量、以及第一注入傾斜角和第二注入傾斜角，實施注入工藝的第一步驟和第二步驟。在一個實施例中，第一注入能量和第二注入能量獨立地在從約IOKeV至約50KeV的范圍內。在另一實施例中，第一注入能量大于第二注入能量。在一個實施例中，第一注入劑量和第二注入劑量獨立地在從約I X 1013atoms/cm2至約2 X 1015atoms/cm2的范圍內。在另一實施例中，第一注入劑量大于第二注入劑量。在一些實施例中，第一注入劑量和第二注入劑量的結合劑量在從約I X 1013atoms/cm2至約2 X 1015atoms/cm2的范圍內，并且第一注入劑量和第二注入劑量的比率在從約1:1至約7: 3的范圍內。在一個實施例中，第一傾斜角和第二傾斜角獨立地在從約O度到約20度的范圍內。在另一實施例中，第一注入傾斜角大于第二注入傾斜角。在一些實施例中，利用圖案化掩模層206限定非晶化區(qū)210形成的位置并且防止半導體器件200的其他區(qū)域免受注入損害。例如，圖案化掩模層206暴露柵極結構220的兩側的源極區(qū)/漏極區(qū)，使得柵極結構220的兩側的源極區(qū)/漏極區(qū)暴露在PAI工藝208 (形成非晶化區(qū)210)下，而保護柵極結構240的兩側的源極區(qū)/漏極區(qū)(以及半導體器件200的其他部分)免受PAI工藝208。在本實施例中，圖案化掩模層206是光刻膠層?？蛇x地，圖案化掩模層206是硬掩模層，諸如，SiN或SiON層。圖案化掩模層206可以是當前制造工藝(例如，LDD或源極/漏極形成)的一部分；從而，由于不要求附加光刻膠層或硬掩模用于PAI工藝208而最小化成本。參考圖1和圖4，方法100進行至步驟106，其中，與柵疊層222、232、以及242的側壁相鄰地形成具有寬度Wl的偽隔離件212。偽隔離件212包括單層結構或多層結構。在本實施例中，通過包括CVD、PVD、ALD、或其他合適技術的沉積工藝，在襯底202和柵疊層222、232和242上方形成偽隔離件材料的均勻層(未示出)。在一些實施例中，隔離件材料包括SiCN、氧化硅、氮化硅、氮氧化硅、其他合適材料、或其組合。在本實施例中，在小于約500°C的工藝溫度下形成隔離件材料，以防止在該階段期間非晶化區(qū)210再結晶。然后，對偽隔離件材料實施各向異性蝕刻工藝，以形成偽隔離件212。在一些實施例中，隔離件材料的厚度大于約6nm，使得偽隔離件212延伸超過隔離區(qū)204的邊緣204e。參考圖1和圖5，方法100進行至步驟108，其中，在襯底202和柵疊層222、232和242上方沉積應力膜214。可以通過化學汽相沉積(CVD)、物理汽相沉積(PVD)、原子層沉積(ALD)、高密度等離子體CVD(HDPCVD)、電鍍、其他合適方法、和/或其組合形成應力膜214。應力膜214可以包括介電材料，諸如，氮化硅、氧化硅、氮氧化硅、其他合適材料、和/或其組合。在本實施例中，在小于約500°C的工藝溫度下形成應力膜214，以防止在該階段期間非晶化區(qū)210再結晶。在一些實施例中，使用應力膜214在隨后的退火工藝216中提供張應力，以使非晶化區(qū)210再結晶。參考圖1和圖6，方法100進行至步驟110，其中，對襯底202實施退火工藝216。在一些實施例中，退火工藝216是爐內退火工藝、快速熱退火(RTA)工藝、尖峰RTA、或毫秒熱退火(MSA)工藝(例如，毫秒激光熱退火工藝)。在一個實施例中，退火工藝216包括在從約400°C至約750°C范圍內的溫度下實施的爐內退火工藝，持續(xù)從約I分鐘至約10小時范圍的時間周期。在另一實施例中，退火工藝216包括在從約4000C至約750°C范圍內的溫度下實施的RTA工藝，持續(xù)從約10秒鐘至約5分鐘的時間周期。在可選實施例中，退火工藝216包括在從約990°C至約1050°C范圍內的溫度下實施的尖峰RTA工藝，持續(xù)從約0.1秒至約2秒范圍的時間周期。可選地，退火工藝216可以進一步包括預加熱步驟。在一些實施例中，可以在從約400°C至約750C范圍內的溫度下實施預加熱步驟，持續(xù)從約10秒至約5分鐘范圍內的時間周期。在本實施例中，在約550°C的溫度下實施預加熱步驟，持續(xù)約10秒至約60秒。在退火工藝216期間，由于非晶化區(qū)210再結晶，所以在襯底210中形成位錯(dislocation) 218。如上所述,在實施退火工藝216之前,在通過小于約500°C的溫度下形成偽隔離件212和應力膜214，非晶化區(qū)210保持非晶化而沒有再結晶。從而，可以在退火工藝216之后形成位錯218。如上所述，偽隔離件212延伸超過隔離區(qū)204的邊緣204e。從而，可以在退火工藝216之后形成與隔離區(qū)204鄰近的位錯218之一。在一些實施例中，在〈111〉方向上形成位錯218。在一些實施例中，〈111〉方向具有角Θ 1，相對于與襯底202的表面202s平行的軸測量該角Θ1，角Θ I在約45度至約65度的范圍內。在本實施例中，位錯218具有〈111〉方向，該〈111〉方向具有約為55度的角Θ。從夾斷點(pinchoffpoint) 224開始形成位錯218。夾斷點224具有從襯底202的表面202s測量的深度D2。在一些實施例中，夾斷點224的深度D2在從約10納米至約150納米的范圍內。在本實施例中，夾斷點224的深度D2在從約10納米至約30納米的范圍內。夾斷點224具有從柵疊層222的鄰近柵極邊緣測量的水平緩沖區(qū)(horizontal buffer)(接近)224h。水平緩沖區(qū)224h和深度D2根據(jù)設計規(guī)范形成并且是退火工藝216的函數(shù)。在一些實施例中，夾斷點224的水平緩沖區(qū)224h在從約-5納米至約15納米(表示夾斷點224在柵疊層222下方)的范圍?？梢孕纬蓨A斷點224，使得夾斷點沒有設置在溝道區(qū)內。參考圖1和圖7，方法100進行至步驟112，其中，從襯底202、柵疊層222、232和242去除應力膜214。例如，通過使用磷酸或氫氟酸的濕蝕刻或者通過使用合適蝕刻劑的干蝕刻去除應力膜214。還參考圖7，方法100進行至步驟114，其中，去除偽隔離件212。例如，通過使用磷酸或氫氟酸的濕蝕刻或者通過使用合適蝕刻劑的干蝕刻去除偽隔離件212。在一個實施例中，使用單個蝕刻工藝去除應力膜214和偽隔離件212。可選地，使用多個蝕刻工藝去除應力膜214和偽隔離件212。參考圖1和圖8，方法100進行至步驟116，其中，與柵疊層222、232和242的側壁相鄰地形成具有寬度W2的柵極隔離件226。在本實施例中，柵極隔離件226的寬度W2小于偽隔離件212的寬度Wl。在本實施例中，通過包括CVD、PVD、ALD、或其他合適技術的沉積工藝，在襯底202和柵疊層222、232和242上方形成柵極隔離件材料的均勻層(未示出)。在本實施例中，柵極隔離件材料具有小于偽隔離件材料的厚度的厚度，以形成具有寬度W2的柵極隔離件226，寬度W2小于偽隔離件212的寬度W1。在一些實施例中，柵極隔離件材料包括:SiCN、氧化娃、氮化娃、氮氧化娃、其他合適材料、或其組合。在一些實施例中,柵極隔離件226的厚度在從約5納米至約15納米范圍內。在一些實施例中，柵極隔離件226沒有延伸超過隔離區(qū)204的邊緣204e?？蛇x地，柵極隔離件226延伸超過隔離區(qū)204的邊緣204e。對柵極隔離件材料實施各向異性蝕刻工藝，以形成柵極隔離件226。參考圖1和圖9，方法100進行至步驟118，其中，在襯底202中形成凹腔228。例如，凹腔228鄰近柵極結構220的柵極隔離件224的邊緣。在一些實施例中，凹腔228是源極和漏極(S/D)凹腔。在本實施例中，使用各向同性干蝕刻工藝，之后通過各向異性濕蝕刻工藝或干蝕刻工藝，開始形成凹腔228的工藝。在一些實施例中，使用柵極隔離件224作為硬掩模實施各向同性干蝕刻工藝，以使襯底202的表面202s凹進。在一些實施例中，蝕刻工藝去除位錯218的上部，同時留下具有夾斷點224的位錯218的下部。在一些實施例中，利用圖案化掩模層226，限定凹腔228形成的位置，并且防止襯底202的其他區(qū)域凹進。例如，圖案化掩模層226暴露柵極結構220的兩側的源極區(qū)/漏極區(qū)，使得柵極結構220的兩側的源極區(qū)/漏極區(qū)暴露至蝕刻工藝下(形成凹腔228)，而保護柵極結構240的兩側的源極區(qū)/漏極區(qū)(以及半導體器件200的其他部分)免受蝕刻工藝。在本實施例中，圖案化掩模層226是光刻膠層?？蛇x地，圖案化掩模層226是硬掩模層，諸如，SiN或SiON層。在形成凹腔228之后，去除圖案化掩模層226。參考圖1和圖10，方法100進行至步驟120，其中，在柵極結構220的兩側的凹腔228中形成源極/漏極(S/D)部件230 (還稱為應變結構)。例如，源極/漏極(S/D)部件230是使用包括選擇性外延生長(SEG)、循環(huán)沉積和蝕刻(CDE)、化學汽相沉積(CVD)技術(例如，汽相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延(MBE)、其他合適外延工藝、或其組合的工藝在凹腔228中生長的應變材料。在一些實施例中，應變材料包括Si或SiC。在一些實施例中，位錯218a位于源極/漏極(S/D)部件230中。在本實施例中，沿著由位錯218的下部限定的線形成位錯218a。在本實施例中，位錯218a位于與位錯218的被去除上部的原始位置基本相同的位置處。根據(jù)所公開的實施例的利用形成位錯的寬隔離件的優(yōu)勢在于:提高了鄰近有源區(qū)(例如，源極/漏極)內的隔離區(qū)形成的位錯的一致性。從而，該方法可以改進溝道區(qū)內的應力。而且，根據(jù)所公開的實施例，在形成位錯之后，該方法具有利用窄隔離件減小縱橫比的優(yōu)點。從而，該方法可以在層間介電層(ILD)的隨后形成工藝中改進間隙填充工藝。從而，所公開的實施例在溝道區(qū)中提供增加的應力，以改進載流子遷移率，而沒有大幅增加制造工藝和/或器件的成本。應該理解，不同實施例可以具有不同優(yōu)點，并且沒有特定優(yōu)點是任何實施例都要具備的。
半導體器件可以經(jīng)受進一步CMOS或MOS技術處理，以形成本領域中公知的多種部件。例如，方法100可以繼續(xù)，以形成主要隔離件。還可以形成諸如硅化物區(qū)的接觸部件。接觸部件包括硅化物材料，諸如，硅化鎳(NiSi)、硅化鎳鉬(NiPtSi)、硅化鎳鉬鍺(NiPtGeSi)、硅鍺鎳(NiGeSi)、硅化鐿(YbSi)、硅化鉬(PtSi)、硅化銥(IrSi)、硅化鉺(ErSi)、硅化鈷(CoSi)、其他合適導電材料、和/或其組合?？梢酝ㄟ^包括以下步驟的工藝形成接觸部件，該工藝包括:沉積金屬層，對金屬層進行退火，使得金屬層與硅反應以形成硅化物，然后去除沒有反應的金屬層。層間介電(ILD)層可以進一步形成在襯底上方，并且可以對襯底進一步應用化學機械拋光(CMP)工藝，以平整化襯底。而且，在形成ILD層之前，可以在柵極結構的頂部上方形成接觸蝕刻停止層(CESL)。在實施例中，柵疊層包括最終器件中的多晶硅。在另一實施例中，實施柵極替換工藝(或后柵極工藝)，其中，通過金屬柵極代替多晶硅柵疊層。金屬柵極包括襯里層、功函層、導電層、金屬柵極層、填充層、其他合適層、和/或其組合。多種層包括任何合適材料，諸如:鋁、銅、鎢、鈦、鉭、鋁化鉭、氮化鋁鉭、氮化鈦、氮化鉭、硅化鎳、硅化鈷、銀、TaC ,TaSiN,TaCN、TiAUTiAlN, WN、金屬合金、其他合適材料、和/或其組合。隨后工藝可以進一步在襯底上方形成多個接觸件/通孔/線和多層互連部件(例如，金屬層和層間介電層)，多個接觸件/通孔/線和多層互連部件被配置成連接半導體器件的多個部件或結構。附加部件可以提供與器件的電連接。例如，多層互連包括:諸如傳統(tǒng)通孔或接觸件的垂直互連和諸如金屬線的水平互連。多種互連特征可以實現(xiàn)多種導電材料，包括銅、鎢、和/或硅化物。在一個實例中，使用鑲嵌工藝和/或雙鑲嵌工藝形成銅相關的多層互連結構。所公開的半導體器件可以用于各種應用中，諸如:數(shù)字電路、成像傳感器器件、異質結半導體器件(hetero-semiconductor device)、動態(tài)隨機存取存儲器(DRAM)單元、單電子晶體管(SET)、和/或其他微電子器件(在此共同稱為微電子器件)。當然，本公開內容的多個方面還可應用和/或容易地適用于其他類型的晶體管，其他類型的晶體管包括單柵極晶體管、雙柵極晶體管、以及其他多柵極晶體管，并且可以用在包括傳感器單元、存儲器單元、邏輯單元等的多種不同應用中。在一個實施例中，制造半導體器件的方法包括:在襯底中形成隔離部件；在襯底上方形成第一柵疊層和第二柵疊層，其中，第一柵疊層基本位于隔離部件的頂部；在襯底上方實施預非晶化注入工藝；形成與第一柵疊層的側壁相鄰的隔離件，其中，與第二柵疊層相鄰的隔離件之一延伸超過隔離部件的邊緣；在襯底上方形成應力膜；以及對襯底和應力膜實施退火工藝；去除應力膜。在另一實施例中，制造半導體器件的方法包括:提供其中具有隔離部件的襯底；在襯底上方形成第一柵疊層、第二柵疊層、以及第三柵疊層，其中，第二柵疊層位于第一柵疊層和第三柵疊層之間并且位于隔離部件的頂部；在襯底中形成與第一柵疊層的邊緣鄰近的非晶化區(qū)；形成與第一柵疊層、第二柵疊層和第三柵疊層的側壁鄰接的隔離件，其中，與第二柵疊層的側壁鄰接的至少一個隔離件延伸超過隔離部件的邊緣；在第一柵疊層、第二柵疊層、以及第三柵疊層、以及非晶化區(qū)上方沉積應力膜；實施退火工藝，使得非晶化區(qū)再結晶，以形成位錯；去除應力膜；以及去除隔離件。在又一實施例中，制造半導體器件的方法包括:提供其中具有隔離部件的襯底；在襯底上方形成第一柵疊層、第二柵疊層、以及第三柵疊層，其中，第二柵疊層位于第一柵疊層和第三柵疊層之間并且位于隔離部件的頂部；在襯底中形成與第一柵疊層的邊緣鄰近的非晶化區(qū)；形成與第一柵疊層、第二柵疊層、以及第三柵疊層的側壁鄰接的偽隔離件，其中，與第二柵疊層的側壁鄰接的至少一個隔離件延伸超過隔離部件的邊緣；在第一柵疊層、第二柵疊層、以及第三柵疊層、以及非晶化區(qū)上方沉積應力膜；實施退火工藝，使得非晶化區(qū)再結晶以形成位錯；去除應力膜；去除偽隔離件；形成與第一柵疊層、第二柵疊層、以及第三柵疊層的側壁鄰接的柵極隔離件，其中，柵極隔離件具有小于偽隔離件的寬度的寬度；在襯底中形成與第一柵疊層的柵極隔離件的邊緣鄰近的凹槽；以及在凹槽中生長源極/漏極(S/D)部件。以上公開內容提供用于實現(xiàn)本發(fā)明的不同部件的多個實施例或實例。以上描述組件和布置的特定實例，以簡化本公開內容。當然，這些僅是實例并且不旨在限制本發(fā)明。從而，可以以不同于在此示出的示例性實施例的形式布置、結合、或配置在此披露的組件，而不脫離本公開內容的范圍。以上概述了多個實施例的特征，使得本領域技術人員可以更好地理解本公開內容的多個方面。本領域技術人員應該理解，他們可以容易地使用本公開內容作為基礎來設計或修改用于實施與在此介紹的實施例相同的目的和/或實現(xiàn)相同的優(yōu)點的其他工藝和結構。本領域技術人員還應該認識到，這種等效結構不脫離本公開內容的主旨和范圍，并且他們可以在不脫離本公開內容的主旨和范圍的情況下，進行多種改變、替換、以及更改。
權利要求
1.一種制造半導體器件的方法，包括: 在襯底中形成隔離部件； 在所述襯底上方形成第一柵疊層和第二柵疊層，其中，所述第一柵疊層基本上位于所述隔離部件的頂部； 對所述襯底實施預非晶化注入工藝； 形成與所述第一柵疊層的側壁鄰接的隔離件，其中，與所述第二柵疊層鄰近的所述隔離件之一延伸超過所述隔離部件的邊緣； 在所述襯底上方形成應力膜；以及 對所述襯底實施退火工藝； 去除所述應力膜。
2.根據(jù)權利要求1所述的方法，進一步包括: 在去除所述應力膜之后，去除所述隔離件。
3.根據(jù)權利要求2所述的方法，進一步包括: 在去除所述隔離件之后，形成與所述第一柵疊層的側壁鄰接的柵極隔離件。
4.根據(jù)權利要求3所述的方法，其中，所述柵極隔離件的寬度小于所述隔離件的寬度。
5.根據(jù)權利要求1所述的方法，其中，在小于約500°C的溫度下實施形成所述隔離件。
6.根據(jù)權利要求1所述的方法，其中，在小于約500°C的溫度下實施形成所述應力膜。
7.根據(jù)權利要求1所述的方法，其中，在實施所述退火工藝的步驟中，第一位錯形成在所述第二柵疊層的源極/漏極(S/D)區(qū)中。
8.根據(jù)權利要求7所述的方法，進一步包括: 去除所述襯底的多個部分，以形成與所述第二柵疊層的邊緣鄰近的凹槽，其中，去除步驟去除所述第一位錯的上部，而保留所述第一位錯的下部。
9.一種制造半導體器件的方法，包括: 提供其中具有隔離部件的襯底； 在所述襯底上方形成第一柵疊層、第二柵疊層、以及第三柵疊層，其中，所述第二柵疊層位于所述第一柵疊層和所述第三柵疊層之間并且位于所述隔離部件的頂部； 在所述襯底中形成與所述第一柵疊層的邊緣鄰近的非晶化區(qū)； 形成與所述第一柵疊層、所述第二柵疊層、以及所述第三柵疊層的側壁鄰接的隔離件，其中，與所述第二柵疊層的側壁鄰接的至少一個所述隔離件延伸超過所述隔離部件的邊緣； 在所述第一柵疊層、所述第二柵疊層、所述第三柵疊層、以及所述非晶化區(qū)上方沉積應力膜； 實施退火工藝，使得所述非晶化區(qū)再結晶以形成位錯； 去除所述應力膜；以及 去除所述隔離件。
10.一種制造半導體器件的方法，包括: 提供其中具有隔離部件的襯底； 在所述襯底上方形成第一柵疊層、第二柵疊層、以及第三柵疊層，其中，所述第二柵疊層位于所述第一柵疊層和所述第三柵疊層之間并且位于所述隔離部件的頂部；在所述襯底中形成與所述第一柵疊層的邊緣鄰近的非晶化區(qū)； 形成與所述第一柵疊層、所述第二柵疊層、以及所述第三柵疊層的側壁鄰接的偽隔離件，其中，與所述第二柵疊層的側壁鄰接的至少一個所述隔離件延伸超過所述隔離部件的邊緣； 在所述第一柵疊層、所述第二柵疊層、所述第三柵疊層、以及所述非晶化區(qū)上方沉積應力膜； 實施退火工藝，使得所述非晶化區(qū)再結晶以形成位錯； 去除所述應力膜； 去除所述偽隔離件； 形成與所述第一柵疊層、所述第二柵疊層、以及所述第三柵疊層的側壁鄰接的柵極隔離件，其中，所述柵極隔離件的寬度小于所述偽隔離件的寬度； 在所述襯底中形成與所述第一柵疊層的所述柵極隔離件的邊緣鄰近的凹槽；以及 在所述凹槽中生 長源極/漏極(S/D)部件。
全文摘要
本發(fā)明公開了一種具有位錯的半導體器件和制造半導體器件的方法。示例性半導體器件和用于制造半導體器件的方法提高載流子遷移率。該方法包括提供其中具有隔離部件的襯底和位于襯底上方的兩個柵疊層，其中，柵疊層之一位于隔離部件的頂部。該方法進一步包括對襯底實施預非晶化注入工藝。該方法進一步包括形成與柵疊層的側壁鄰接的隔離件，其中，至少一個隔離件延伸超過隔離部件的邊緣。該方法進一步包括在襯底上方形成應力膜。該方法還包括對襯底和應力膜實施退火工藝。還提供了形成半導體器件的方法。
文檔編號H01L21/8238GK103199064SQ201210192148
公開日2013年7月10日 申請日期2012年6月11日 優(yōu)先權日2012年1月5日
發(fā)明者王參群, 蔡俊雄 申請人:臺灣積體電路制造股份有限公司