專利名稱：電子裝置的制作方法
技術領域：
本發(fā)明的總體構思的實施例涉及ー種半導體裝置、一種半導體封裝、一種電子裝置及一種電子系統(tǒng)。
背景技術：
在電子系統(tǒng)和裝置中，對于不受電磁波影響的電子元件的需求已經(jīng)增加。例如，由諸如手持式電話或移動電話的便攜式裝置產(chǎn)生的電磁波會對人體造成有害影響和/或產(chǎn)生電磁干擾(EMI)，EMI導致內部半導體芯片出故障和/或削弱天線的接收靈敏度。用于減小EMI的傳統(tǒng)技術包括利用通常由單層屏蔽層構成的單個屏蔽件覆蓋多 個電氣元件。然而，傳統(tǒng)屏蔽技術不足以抑制在多個裝置之間存在的近場EMI。

發(fā)明內容
本發(fā)明的總體構思的示例性實施例提供一種半導體裝置及能夠阻擋電磁波的半導體封裝。本發(fā)明的總體構思的其他特點和效用將在下面的描述中進行部分闡述，部分將從描述而顯而易見，或者可通過實施本發(fā)明的總體構思而了解。本發(fā)明的總體構思的其他實施例提供ー種能夠阻擋電磁波的電子元件。本發(fā)明的總體構思的進ー步的其他示例性實施例提供一種電子裝置及能夠阻擋電磁波的電子系統(tǒng)。本發(fā)明的總體構思的特點不應該受上面的描述限制，本領域的普通技術人員將從在此描述的示例性實施例清楚地理解其他未提及的特點。根據(jù)本發(fā)明的總體構思的ー個特點，一種電子裝置包括電路基底及設置在電路基底上的第一半導體封裝。第二半導體封裝設置在電路基底上，并與第一半導體封裝隔開。絕緣的電磁屏蔽結構設置在第一半導體封裝的頂表面和側表面上。導電的電磁屏蔽結構設置在電路基底上，以覆蓋第一半導體封裝、第二半導體封裝及絕緣的電磁屏蔽結構。絕緣的電磁屏蔽結構可包括具有第一傳輸軸的第一極化器及具有與第一極化器的第一傳輸軸正交的第二傳輸軸的第二極化器。根據(jù)本發(fā)明的總體構思的另ー個特點，一種半導體封裝包括封裝基底及設置在封裝基底上的第一半導體芯片。第一電磁屏蔽結構設置在第一半導體芯片上。第一電磁屏蔽結構包括具有第一傳輸軸的第一極化器及具有不同于第一傳輸軸的第二傳輸軸的第二極化器。第一電磁屏蔽結構可設置在第一半導體芯片的頂表面上。第一電磁屏蔽結構可設置在第一半導體芯片的頂表面和側表面上。第一電磁屏蔽結構可具有絕緣特性。半導體封裝還可包括介于封裝基底和第一半導體芯片之間的下方填充構件。下方填充構件可覆蓋第一半導體芯片的側壁，第一電磁屏蔽結構可包括覆蓋第一半導體芯片的頂表面的部分及覆蓋下方填充構件的側表面的部分。第一電磁屏蔽結構還可包括覆蓋封裝基底的頂表面的部分。半導體封裝還可包括設置在第一電磁屏蔽結構上的模塑層。半導體封裝還可包括覆蓋封裝基底和第一半導體芯片的模塑層。第一電磁屏蔽結構可包括覆蓋設置在第一半導體芯片上的模塑層的頂表面的部分及覆蓋模塑層的側表面的部分。
第一電磁屏蔽結構還可包括覆蓋封裝基底的側表面的部分。第一電磁屏蔽結構可從覆蓋第一半導體芯片的頂表面的部分延伸，以覆蓋靠近第一半導體芯片設置的封裝基底。此外，半導體封裝還可包括介于第一半導體芯片的側表面和第一電磁屏蔽結構的側表面之間的空的空間。半導體封裝還可包括設置在封裝基底上的第二半導體芯片。第二半導體芯片可設置在封裝基底和第一半導體芯片之間。在另ー種情況下，第ニ半導體芯片可與第一半導體芯片水平地隔開。第一電磁屏蔽結構可延伸，以覆蓋第一半導體芯片和第二半導體芯片。半導體封裝還可包括設置在第二半導體芯片上的第二電磁屏蔽結構。第二電磁屏蔽結構可包括具有第三傳輸軸的第三極化器及具有與第三極化器的第三傳輸軸正交的第四傳輸軸的第四極化器。第三傳輸軸和第四傳輸軸可在平面上彼此正交。半導體封裝還可包括設置在封裝基底的任一表面上的第二電磁屏蔽結構。根據(jù)本發(fā)明的總體構思的另ー個特點，一種半導體裝置包括具有彼此相對地設置的第一表面和第二表面的半導體基底?；ミB結構設置在半導體基底的第一表面上。絕緣層設置在互連結構上。開ロ形成為穿過絕緣層，以使互連結構的一部分暴露。導電圖案設置在互連結構的被開ロ暴露的部分上。電磁屏蔽結構設置在絕緣層上。電磁屏蔽結構包括順序地堆疊的第一極化器和第二極化器。第一極化器可具有第一極化表面，第二極化器可具有不同于第一極化表面的第二極化表面。根據(jù)本發(fā)明的總體構思的另ー個特點，一種電子裝置包括第一半導體芯片;第ニ半導體芯片；絕緣的電磁屏蔽結構，介于第一半導體芯片和第二半導體芯片之間。絕緣的電磁屏蔽結構包括具有第一傳輸軸的第一極化器及具有不同于第一傳輸軸的第二傳輸軸的第二極化器。所述電子裝置還可包括封裝基底，第一半導體芯片和第二半導體芯片可設置在封裝基底上。第一半導體芯片和第二半導體芯片可豎直地堆疊在封裝基底上。第一半導體芯片和第二半導體芯片可在封裝基底上沿著水平方向彼此隔開。根據(jù)本發(fā)明的總體構思的另ー個特點，一種電子裝置包括具有內部空間的殼體。第一絕緣電磁屏蔽結構設置在殼體的內表面上。處理裝置設置在殼體的內部空間中。第二絕緣電磁屏蔽結構設置在處理裝置內。第一絕緣電磁屏蔽結構和第二絕緣電磁屏蔽結構中的任意ー個包括順序地堆疊的第一極化器和第二極化器。第一極化器具有第一傳輸軸，第ニ極化器具有在平面上與第一極化器的第一傳輸軸正交的第二傳輸軸。電子裝置還可包括與殼體結合的輸入/輸入(I/o)裝置，I/O裝置包括暴露到殼體的外部的顯示表面。


通過下面結合附圖對示例性實施例進行的描述，本發(fā)明的總體構思的這些和/或其他特點和效用將會變得明顯且更加易于理解，在附圖中圖I至圖11是示出根據(jù)本發(fā)明的總體構思的示例性實施例的半導體裝置的截面圖；圖12A至圖12H是示出根據(jù)本發(fā)明的總體構思的示例性實施例的電磁屏蔽結構的圖；圖13至圖19B是示出根據(jù)本發(fā)明的總體構思的一些示例性實施例的制造半導體裝置的方法的圖；圖20至圖65是示出根據(jù)本發(fā)明的總體構思的示例性實施例的半導體封裝的圖；
圖66至圖72是示出根據(jù)本發(fā)明的總體構思的示例性實施例的電子裝置的截面圖；圖73是示出根據(jù)本發(fā)明的總體構思的示例性實施例的電子系統(tǒng)的圖；圖74是示出根據(jù)本發(fā)明的總體構思的示例性實施例的電子裝置的圖。
具體實施例方式現(xiàn)在，將詳細說明本發(fā)明的總體構思的示例性實施例，其示例在附圖中示出，在附圖中，相同的標號始終指示相同的元件。下面同時參照附圖描述示例性實施例，以解釋本發(fā)明的總體構思。在此參照作為本發(fā)明的總體構思的示例性實施例的示意性圖解的截面解描述本發(fā)明的總體構思的示例性實施例。同樣地，例如，可以預料到會出現(xiàn)由于制造技術和/或公差導致圖解的形狀發(fā)生變化。因此，本發(fā)明的總體構思的示例性實施例不應該被解釋為限于在此示出的區(qū)域的具體形狀，而是包括由于(例如)制造導致的形狀的偏差。例如，被示出為矩形的蝕刻區(qū)域通常將具有圓滑的或彎曲的特征。因此，在附圖中示出的區(qū)域本質上是示意性的，它們的形狀不意在示出裝置的區(qū)域的精確形狀且不意在限制本發(fā)明構思的范圍。圖I是根據(jù)本發(fā)明的總體構思的至少ー個示例性實施例的半導體裝置的圖。參照圖1，可提供半導體基底I。半導體基底I可以是包括半導體集成電路(IC)的硅基底。半導體基底I可具有彼此相對地設置的第一表面FS和第二表面BS。夾層絕緣層3可設置在半導體基底I的其上形成有IC的第一表面FS上。導電焊盤6可設置在夾層絕緣層3上，絕緣層9可設置在具有焊盤6的半導體基底I上。絕緣層可以是鈍化層。絕緣層9可具有使焊盤6暴露的開ロ。下絕緣層12可設置在絕緣層9上。金屬互連件18可重新分布在下絕緣層12上。重新分布的金屬互連件18可通過穿過下絕緣層12形成的通孔16電連接到焊盤6。在至少ー個示例性實施例中，金屬互連件18包括接觸部分19、第一臂部分20及第ニ臂部分20’。接觸部分19延伸穿過通孔16，以接觸焊盤6。第一臂部分20從接觸部分19的第一端延伸，并可接觸絕緣層9和/或下絕緣層12。第二臂部分20’從接觸部分19的與第一端相対的第二端延伸，并可接觸絕緣層9和/或下絕緣層12。如下面更加詳細地描述的，可在第二臂部分20’上形成導電圖案。
焊盤6可以是輸入/輸出(I/O)焊盤、接地焊盤及電源焊盤中的任意ー個。金屬互連件18可以是信號線、電源線及接地線中的任意ー個。上絕緣層24可設置在具有金屬互連件18的半導體基底I上。上絕緣層24可具有使金屬互連件18的一部分暴露的開ロ H。金屬互連件18的被開ロ暴露的區(qū)域可描述為(例如)重新分布焊盤區(qū)域。重新分布焊盤區(qū)域可包括第二臂部分20’，第二臂部分20’在開ロ之下且沿著上絕緣層24延伸，從而通過開ロ被暴露。電磁屏蔽結構ESl可設置在上絕緣層24上。電磁屏蔽結構ESl可包括順序地堆疊的第一極化器Pal和第二極化器Pbl。第一極化器Pal可選擇性地傳輸電磁波的第一極化波，而第二極化器Pbl可選擇性地傳輸電磁波的第二極化波。因此，第一極化器Pal可不傳輸?shù)诙O化波，而第二極化器Pbl可不傳輸?shù)谝粯O化波。即，可通過第一極化器Pal和第ニ極化器Pbl中的任意ー個傳輸電磁波，而可通過第一極化器Pal和第二極化器Pbl中余下的那ー個阻擋電磁波。在一些示例性實施例中，電磁屏蔽結構ESl可以是絕緣的電磁屏蔽結構。例如，電 磁屏蔽結構ESl可包括由絕緣材料形成的第一極化器Pal及由絕緣材料形成的第二極化器Pbl0所述絕緣材料可由包括絕緣顆粒的絕緣樹脂形成，所述絕緣顆粒包括但不限于娃石、云母、石英、玻璃、硅酸鈣、硅酸鋁、硅酸鋯、氧化鋁、ニ氧化鈦、鈦酸鋇、碳酸鈣、硫酸鈣、氧化鐵、硫酸招鋰、娃酸鎂及氧化錯。所述絕緣材料還可包括由聚こ烯醇(polyvinylalcohol,PVA)形成的樹脂和/或絕緣膜。例如，電磁屏蔽結構ESl可包括利用聚こ烯醇(PVA)基膜(例如，PVA、聚こ烯醇縮甲醒(polyvinyl formal, PVF)或者聚こ烯醇縮こ醒(polyvinyl acetal, PVA))形成的第一極化器Pal和第二極化器Pbl。例如，第一極化器Pal和第二極化器Pbl中的每個可以是碘極化器(iodic polarizer),在碘極化器中，碘分子在聚こ烯醇(PVA)聚合物之間沿著ー個方向定向。更具體地說，第一極化器Pal可以是第一材料層,在第一材料層中，碘分子沿著第一方向被定向在PVA聚合物之間，而第二極化器Pbl可以是第二材料層，在第二材料層中，碘分子沿著與第一方向正交的第二方向被定向在PVA聚合物之間。因此，第一極化器Pal和第二極化器Pbl可具有彼此正交的傳輸軸(或者極化軸)。根據(jù)本發(fā)明的總體構思的示例性實施例的極化器不限于碘極化器。例如，雖然上述碘極化器可用于根據(jù)本發(fā)明的總體構思的半導體芯片、半導體裝置、半導體封裝、電子裝置及電子系統(tǒng)，但是由除了碘材料之外的材料形成的極化器也可用于根據(jù)本發(fā)明的總體構思的半導體芯片、半導體裝置、半導體封裝、電子裝置及電子系統(tǒng)。在其他示例性實施例中，電磁屏蔽結構ESl可以是導電的電磁屏蔽結構。S卩，電磁屏蔽結構ESl可包括包含導電材料的第一極化器Pal和第二極化器Pbl。所述導電材料可包括但不限于鐵、鐵合金、銅、鋁、鑰、金、銀、鎢、碳納米管、鎳及導電聚合物。所述導電材料還可包括(例如)電磁性氧化鐵、鉻等。第一極化器Pal可包括第一基體及設置在第一基體上的ー個或多個第一導電圖案，而第二極化器Pbi可包括第二基體及設置在第二基體上的ー個或多個第二導電圖案。第一導電圖案和第二導電圖案中的每個可包括導電材料，例如，鋁(Al)、鑰(Mo)、金(Au)、銅(Cu)、銀(Ag)、鎢(W)、碳納米管、鎳(Ni)或者導電聚合物。這里，第一導電圖案可以是沿著第一長度方向布置的線，而第二導電圖案可以是沿著與第一長度方向正交的第二長度方向布置的線。因此，由于第一導電圖案和第二導電圖案彼此正交，所以第一極化器Pal和第ニ極化器Pbl可具有不同的傳輸軸。電磁屏蔽結構ESl可具有開ロ H’。電磁屏蔽結構ESl的開ロ H’可圍繞上絕緣層24的開ロ H形成，從而使上絕緣層24的開ロ暴露。在一些示例性實施例中，電磁屏蔽結構ESl的開ロ H’的寬度W2可大于上絕緣層24的開ロ H的寬度Wl。
導電結構27a可設置在被上絕緣層24暴露的金屬互連件18上。例如，導電結構27a可包括焊球。在圖I中示出的至少ー個示例性實施例中，導電結構27a形成在上絕緣層24上，并延伸到開ロ H中，以接觸金屬互連件18的第二臂部分20’。在一些示例性實施例中，電磁屏蔽結構ESl可與導電結構27a隔開。導電結構27a的寬度W3可小于電磁屏蔽結構ESl的開ロ H’的寬度W2。因此，由于電磁屏蔽結構ESl和導電結構27a彼此隔開，所以電磁屏蔽結構ESl可以是絕緣的電磁屏蔽結構或者導電的電磁屏蔽結構?，F(xiàn)在，將參照圖2描述根據(jù)本發(fā)明的總體構思的其他示例性實施例的半導體裝置。參照圖2，如圖I中示出的那樣，夾層絕緣層3、焊盤6、絕緣層9、下絕緣層12、重新分布金屬互連件18及具有開ロ的上絕緣層24可設置在具有IC的半導體基底I上。電磁屏蔽結構ES2可設置在上絕緣層24上。電磁屏蔽結構ES2可具有與上絕緣層24的開ロ自對準的開ロ。導電結構27b可設置在上絕緣層24和電磁屏蔽結構ES2上。導電結構27b可穿過上絕緣層24和電磁屏蔽結構ES2的自對準的開ロ，并覆蓋電磁屏蔽結構ES2的一部分。如圖I中的那樣，電磁屏蔽結構ES2可包括第一極化器Pa2和第二極化器Pb2。由于電磁屏蔽結構ES2的一部分由導電結構27b覆蓋，所以電磁屏蔽結構ES2可以是絕緣的電磁屏蔽結構?，F(xiàn)在，將參照圖3描述根據(jù)本發(fā)明的總體構思的其他示例性實施例的半導體裝置。參照圖3，如圖I中的那樣，夾層絕緣層3、焊盤6、絕緣層9、下絕緣層12、重新分布金屬互連件18及上絕緣層24可設置在具有IC的半導體基底I上。如圖I中的那樣，上絕緣層24可包括使金屬互連件18的一部分暴露的開ロ H。例如，金屬互連件18的第二臂部分20’可通過形成在上絕緣層24中的開ロ H暴露。電磁屏蔽結構ES3可設置在上絕緣層24上。如圖I中的那樣，電磁屏蔽結構ES3可包括第一極化器Pa3和第二極化器Pb3。如圖I中的那樣，電磁屏蔽結構ES3可包括開ロ H’，開ロ H’的寬度W2’大于上絕緣層24的開ロ的寬度W1’。導電結構27c可設置在上絕緣層24上。導電結構27c的寬度W3’可大于電磁屏蔽結構ES3的開ロ H’的寬度W2’，并覆蓋電磁屏蔽結構ES3的一部分。因此，電磁屏蔽結構ES3可以是絕緣的電磁屏蔽結構。雖然在圖I至圖3中示出的示例性實施例提供設置在半導體基底I的前表面(即，第一表面FS)上的電磁屏蔽結構ES1、ES2及ES3，但是本發(fā)明的總體構思不限于此。例如，如圖4所示，本發(fā)明的總體構思可提供設置在半導體基底I的后表面(即，第二表面BS)上的電磁屏蔽結構ES4。如圖I中的那樣，圖4的電磁屏蔽結構ES4可包括第一極化器Pa4和第二極化器Pb4。現(xiàn)在，將參照圖5描述根據(jù)本發(fā)明的總體構思的其他示例性實施例的半導體裝置。參照圖5，如圖I中的那樣，夾層絕緣層43和焊盤46可設置在半導體基底40上。絕緣層49可設置在具有焊盤46的半導體基底40上。絕緣層49可具有使焊盤46的頂表面部分或完全暴露的開ロ。絕緣層49可以是鈍化層。電磁屏蔽結構ES5可設置在絕緣層49上。如圖I中的那樣，電磁屏蔽結構ES5可包括第一極化器Pa5和第二極化器Pb5。導電結構52可設置在被絕緣層49的開ロ暴露的焊盤46上。導電結構52可以是被構造成將半導體裝置與另ー裝置或芯片電連接的I/o焊盤。如圖I中的那樣，導電結構52可與電磁屏蔽結構ES5隔開。 現(xiàn)在，將參照圖6描述根據(jù)本發(fā)明的總體構思的其他示例性實施例的半導體裝置。參照圖6，如圖5中的那樣，夾層絕緣層43、焊盤46、具有開ロ的絕緣層49及導電結構52可設置在半導體基底40上。與圖5不同的是，電磁屏蔽結構ES6可設置在絕緣層49上，以覆蓋導電結構52的頂表面的一部分。如圖2中的那樣，電磁屏蔽結構ES6可包括由絕緣材料形成的第一極化器Pa6及由絕緣材料形成的第二極化器Pb6。雖然在圖5和圖6中示出的示例性實施例提供設置在半導體基底40的前表面(即，第一表面FS)上的電磁屏蔽結構ES5和ES6，但是本發(fā)明的總體構思不限于此。例如，如圖7所示，本發(fā)明的總體構思可提供設置在半導體基底40的后表面(即，第二表面BS)上的電磁屏蔽結構ES7。如圖I中的那樣，圖7的電磁屏蔽結構ES7可包括第一極化器Pa7和第二極化器Pb7。本發(fā)明的總體構思不僅可包括電磁屏蔽結構僅設置在半導體基底40的前表面FS和后表面BS中的一個上的示例性實施例，而且可包括電磁屏蔽結構設置在半導體基底40的前表面FS和后表面BS中的每個上的示例性實施例?，F(xiàn)在，將參照圖8描述根據(jù)本發(fā)明的總體構思的其他示例性實施例的半導體裝置。參照圖8，第一電磁屏蔽結構ES8_1可設置在半導體基底40的前表面FS上，而第ニ電磁屏蔽結構ES8_2可設置在半導體基底40的后表面BS上。S卩，電磁屏蔽結構ES8可包括第一電磁屏蔽結構ES8_1和第二電磁屏蔽結構ES8_2。因此，半導體基底40的IC可被電磁屏蔽結構ES8保護而免受外部電磁干擾(EMI)影響。第一電磁屏蔽結構ES8_1可包括第一極化器Pa8_l和第二極化器Pb8_l，而第二電磁屏蔽結構ES8_2可包括第三極化器Pa8_2和第四極化器Pb8_2。雖然如圖6中的那樣，圖8不出了第一電磁屏蔽結構ES8_1覆蓋導電結構52的一部分，但是本發(fā)明的總體構思的示例性實施例不限于此。例如，如圖5中的那樣，第一電磁屏蔽結構ES8_1可與導電結構52隔開。同時，如圖9中的那樣，可提供具有被導電結構52’部分地覆蓋的頂表面的電磁屏蔽結構ES9。這里，電磁屏蔽結構ES9可包括第一極化器Pa9和第二極化器Pb9。現(xiàn)在，將參照圖10描述根據(jù)本發(fā)明的總體構思的其他示例性實施例的半導體裝置。參照圖10，夾層絕緣層63可設置在半導體基底60上。焊盤66可設置在夾層絕緣層63上，第一絕緣層69可設置半導體基底60上，以覆蓋焊盤66。具有開ロ的電磁屏蔽結構ESlO可設置在第一絕緣層69上。電磁屏蔽結構ESlO可包括第一極化器PalO和第二極化器Pb 10。第二絕緣層72可設置在電磁屏 蔽結構ESlO上。開ロ 75可順序地穿過第二絕緣層72和第一絕緣層69，并使焊盤66暴露。導電結構78可設置在被開ロ 75暴露的焊盤66上。穿過第一絕緣層69和第二絕緣層72形成的開ロ 75可穿過電磁屏蔽結構ESlO的開ロ。即，穿過第一絕緣層69和第二絕緣層72形成的開ロ 75的內壁可與電磁屏蔽結構ESlO隔開。電磁屏蔽結構ESlO可被第一絕緣層69和第二絕緣層72圍繞和絕緣，并與導電結構78隔開。因此，電磁屏蔽結構ESlO可以是絕緣的或導電的電磁屏蔽結構?，F(xiàn)在，將參照圖11描述根據(jù)本發(fā)明的總體構思的其他示例性實施例的半導體裝置。參照圖11，如圖10中的那樣，夾層絕緣層63和焊盤66可設置在半導體基底60上。第一絕緣層69可設置在夾層絕緣層63上，以覆蓋焊盤66。電磁屏蔽結構ESll可設置在第一絕緣層69上。電磁屏蔽結構ESll可包括第一極化器Pall和第二極化器Pbll。第二絕緣層72’可設置在電磁屏蔽結構ESll上。開ロ 75’可順序地穿過第二絕緣層72’、電磁屏蔽結構ESll及第一絕緣層69,并使焊盤66暴露。導電結構78’可形成在被開ロ 75’暴露的焊盤66上。電磁屏蔽結構ESll的一部分可被開ロ 75’暴露，并與導電結構78’接觸。在圖11中示出的至少ー個示例性實施例中，第一極化器Pall和第二極化器Pbll中的每個接觸導電結構78’。電磁屏蔽結構ESll可以是絕緣的電磁屏蔽結構。如在參照圖I至圖11描述的本發(fā)明的總體構思的示例性實施例中的那樣，電磁屏蔽結構可以以各種形狀設置在半導體基底的前表面和/或后表面上。電磁屏蔽結構可防止由形成在半導體基底上的IC產(chǎn)生的電磁波發(fā)射到外部，并保護形成在半導體基底上的IC和互連結構而免受由外部半導體芯片或電子裝置產(chǎn)生的電磁波影響。現(xiàn)在，將參照圖12A至圖12H描述根據(jù)本發(fā)明的總體構思的示例性實施例的電磁屏蔽結構。根據(jù)本發(fā)明的總體構思的示例性實施例，非極化的電磁波可在到達電磁屏蔽結構的第二極化器之前先到達電磁屏蔽結構的第一極化器，或者在到達電磁屏蔽結構的第一極化器之前先到達電磁屏蔽結構的第二極化器?，F(xiàn)在，將參照圖12A描述這樣的示例性實施例當非極化電磁波在到達電磁屏蔽結構的第二極化器之前先到達電磁屏蔽結構的第一極化器時，電磁屏蔽結構會阻擋電磁波。參照圖12A，可提供包括第一極化器Pa和第二極化器Pb的電磁屏蔽結構ES。電磁波EW可從電磁屏蔽結構ES的外部朝著電磁屏蔽結構ES行迸，并且與第二極化器Pb相比更早地到達第一極化器Pa。
電磁波EW可包括第一極化波Pv及不同于第一極化波Pv的第二極化波Ph。例如，第一極化波Pv可以是豎直波，而第二極化波Ph可以是水平波。這里，為了清楚起見，假設電磁波EW包括第一極化波Pv和第二極化波Ph。然而，應該理解的是，電磁波EW實際上處于非極化狀態(tài)。第一極化器Pa可選擇性地傳輸電磁波EW的第一極化波Pv，而第二極化器Pb可選擇性地傳輸電磁波EW的第二極化波Ph。因此，非極化波EW可通過第一極化器Pa被極化。即，穿過第一極化器Pa的電磁波可以是第一極化波Pv’。穿過第一極化器Pa的第一極化波Pv’基本上不可能穿過第二極化器Pb。具體地說，由于第二極化器Pb選擇性地傳輸與第一極化波Pv不同的第二極化波Ph，所以穿過第一極化器Pa的第一極化波Pv’不可能穿過第二極化器Pb。即使第一極化波Pv’的一部分穿過第二極化器Pb，穿過第二極化器Pb的第一極化波Pv’的強度可減小，并且不可能對人體或電子裝置產(chǎn)生有意義的影響。因此，在示例性實 施例中，假設忽略第一極化波Pv’的穿過第二極化器Pb的部分。電磁波EW可被極化，并且僅穿過第一極化器Pa和第二極化器Pb中的ー個，但是電磁波EW不可能穿過包括兩個不同的極化器Pa和Pb的電磁屏蔽結構ES。因此，包括第一極化器Pa和第二極化器Pb的電磁屏蔽結構ES可阻擋電磁波EW?，F(xiàn)在，將參照圖12B描述這樣的示例性實施例當非極化電磁波在到達電磁屏蔽結構ES的第一極化器Pa之前先到達電磁屏蔽結構ES的第二極化器Pb時，電磁屏蔽結構ES阻擋電磁波EW。參照圖12B，如圖12A中的那樣，可設置包括第一極化器Pa和第二極化器Pb的電磁屏蔽結構ES。與圖12A不同的是，電磁波EW’可從電磁屏蔽結構ES的外部朝著電磁屏蔽結構ES的第二極化器Pb行迸，并在到達第一極化器Pa之前先到達第二極化器Pb。如參照圖12A描述的那樣，電磁波EW’可包括第一極化波Pv及不同于第一極化波Pv的第二極化波Ph。因此，非極化電磁波EW’可通過第二極化器Pb被極化。即，穿過第二極化器Pb的電磁波可以是第二極化波Ph’。穿過第二極化器Pb的第二極化波Ph’基本上不可能穿過第一極化器Pa。具體地說，由于第一極化器Pa選擇性地傳輸與第二極化波Ph不同的第一極化波Pv，所以穿過第二極化器Pb的第二極化波Ph’不可能穿過第一極化器Pa。因此，電磁波EW’可被電磁屏蔽結構ES阻擋?，F(xiàn)在，將參照圖12C描述根據(jù)本發(fā)明的總體構思的示例性實施例的電磁屏蔽結構。參照圖12C，電磁屏蔽結構ES’可包括第一極化器Pa’和第二極化器Pb’。第一極化器Pa’可具有第一極化平面PPl，而第二極化器Pb’可具有與第一極化平面PPl不同的第ニ極化平面PP2。第一極化器Pa’可具有第一傳輸軸ny，而第二極化器Pb’可具有與第一傳輸軸ny不同方向的第二傳輸軸nx。此外,第二傳輸軸nx可處于與第一傳輸軸ny相交的方向。例如，第二傳輸軸nx可與第一傳輸軸ny正交。這里，術語“傳輸軸”可被解讀為極化屏蔽軸。軸的方向可影響極化器的阻擋電磁波的Pa’ /Pb’能力的效用。例如，第一極化器的第一軸可抑制電磁波的第一波成分，而處于與第一軸不同方向的第二軸可抑制電磁波的與第一波成分不同的第二波成分。如在上面參照圖I描述的那樣，當?shù)谝粯O化器Pa’和第二極化器Pb’中的每個是碘極化器(在碘極化器中，碘分子沿著ー個方向被定向在PVA聚合物之間)時,傳輸軸的方向可取決于碘分子排列的方向。因此，第一極化器Pa’和第二極化器Pb’可以是具有彼此正交的傳輸軸的絕緣極化器?，F(xiàn)在，將參照圖12D描述根據(jù)本發(fā)明的總體構思的示例性實施例的電磁屏蔽結構。參照圖12D，電磁屏蔽結構ES”可包括第一極化器Pa”和第二極化器Pb”。在一些示例性實施例中，第一極化器Pa”和第二極化器Pb”中的每個可呈膜的形式。在這種情況下，第一極化器Pa”和第二極化器Pb”可通過中間層Al附著到彼此，并構成電磁屏蔽結構ES”。中間層Al可使第一極化器Pa”和第二極化器Pb”附著到彼此。例 如，中間層Al可包括被構造成附著第一極化器Pa”和第二極化器Pb”的粘性層。電磁屏蔽結構ES”可設置在保護結構CP上，保護結構CP被構造成保護電磁屏蔽結構ES”而免受電磁波影響。緩沖層AD可設置在保護結構CP和電磁屏蔽結構ES”之間。例如，電磁屏蔽結構ES”可通過緩沖層AD附著到保護結構CP?，F(xiàn)在，將參照圖12E描述根據(jù)本發(fā)明的總體構思的其他示例性實施例的電磁屏蔽結構。參照圖12E，電磁屏蔽結構ES_1可包括第一焊盤PP1_1和第二焊盤PP2_1。第一焊盤PP1_1可包括第一極化器Pa_l，第二焊盤PP2_1可包括第二極化器Pb_l。更具體地說，第一極化器Pa_l可包括設置在第一焊盤PP1_1的第一基體BAl上的多個第一極化元件PE1。所述多個第一極化元件PFl可根據(jù)第一圖案PTl布置。第一圖案PTl可包括使所述多個第一極化元件PEl布置為彼此隔開的線圖案。此外，每個第一極化元件PFl可沿著第一方向沿著第一焊盤PP1_1的第一基體BAl延伸，所述第一方向可提供第一極化器Pa_l的第一傳輸軸。第一極化元件PFl可以是導電元件。例如，第一極化元件PFl可包括導電材料，例如，Al、Mo、Au、Cu、Ag、W、碳納米管、Ni或導電聚合物。第二極化器Pb_l可包括設置在第二焊盤PP2_1的第二基體BA2上的多個第二極化元件PE2。所述多個第二極化元件PE2可根據(jù)第二圖案PT2布置。第二圖案PT2使所述多個第二極化元件PE2彼此隔開。此外，每個第二極化元件PE2可沿著與第一極化元件PEl的第一方向不同的第二方向沿著第二焊盤PP2_1的第一基體BA2延伸。因此，第二極化元件PE2的第二方向可提供與第一極化器Pa_l的第一傳輸軸不同的第二極化器Pb_l的第二傳輸軸。在至少ー個示例性實施例中，第二極化元件PE2的第二方向與第一極化元件PEl的第一方向正交。因此，第二極化器Pb_l的第二傳輸軸可與第一極化器Pa_l的第一傳輸軸正交。第二極化元件PE2可以是導電元件。例如，第二極化元件PE2可包括導電材料，例如，Al、Mo、Au、鉬(Pt)、Cu、Ag、W、碳納米管、Ni或導電聚合物。第一基體BAl和第二基體BA2中的每個可以是由樹脂形成的膜，或者是由被保護而免受電磁波影響的電磁保護對象的一部分(例如，諸如氧化硅層、氮化硅層或者聚酰亞胺層的材料層)。第一圖案PTl的長度方向可以是第一方向Dy，而第二圖案PT2的長度方向可以是與第一方向Dy正交的第二方向Dx。因此，從俯視圖上看，第一圖案PTl可與第二圖案PT2正交。在其他示例性實施例中，第一圖案PTl和第二圖案PT2中的每個可以是包括金屬顆粒的絕緣圖案。即，在至少ー個示例性實施例中，所述多個極化元件PE1/PE2可包括金屬顆粒，同時仍然提供絕緣效果?，F(xiàn)在，將參照圖12F描述在本發(fā)明的總體構思的至少ー個示例性實施例中的在圖12E中示出的電磁屏蔽結構。應用的示例性實施例應該被解讀為本發(fā)明的總體構思的實施例的示例，因此，本發(fā)明的總體構思不限于此。參照圖12F，如參照圖12E描述的那樣，電磁屏蔽結構ES_la可包括順序地堆疊的第一極化器Pa_la和第二極化器Pb_la。此外,第一極化器Pa_la可包括設置在第一基體ΒΑΓ上的第一圖案PT1’，而第二極化器Pb_la可包括設置在第二基體BA2’上的第二圖案 PT2’。第一圖案ΡΤ?？膳c第二圖案PT2’隔開。第一覆蓋層Ca可設置在第一基體BA1’上，以覆蓋第一圖案PT1’。第一覆蓋層Ca可由絕緣材料形成。第二覆蓋層Cb可設置在第二基體BA2’上，以覆蓋第二圖案PT2’。由于第一極化器Pa_la和第二極化器Pb_la可順序地堆疊，所以第二基體BA2’可設置在第一覆蓋層Ca上。 在一些示例性實施例中，第一基體BAl ’可以是被保護而免受電磁波影響的保護結構的部分區(qū)域。例如，第一基體ΒΑ?？梢允前雽w晶圓的頂部區(qū)域或底部區(qū)域的一部分。例如，絕緣層可形成在包括IC和互連線的半導體晶圓上，并用作在示例性實施例中描述的第一基體BA1’。多個第一圖案ΡΤΓ可利用半導體エ藝形成在絕緣層(即，第一基體ΒΑΓ)上，且彼此隔開。在另ー種情況下，多個導線可彼此隔開地布置在具有絕緣特性的膜形式的第一基體ΒΑΓ上，并用作極化器。因此，根據(jù)本發(fā)明的總體構思的電磁屏蔽結構ES_la可利用各種方法形成?，F(xiàn)在，將參照圖12G描述本發(fā)明的總體構思的另ー示例性實施例的圖12E的電磁
屏蔽結構。參照圖12G，如圖12F中的那樣，可提供包括順序地堆疊的第一極化器Pa_lb和第ニ極化器Pb_lb的電磁屏蔽結構ES_lb。第一極化器Pa_lb可包括第一基體BA1”及設置在第一基體BA1”上的第一圖案PT1”。第二極化器Pb_lb可包括可覆蓋第一圖案PT1”的第二基體BA2”及第ニ圖案PT2”。覆蓋層C可設置在第二基體BA2”上，以覆蓋第二圖案PT2”。第二基體BA2”可被設置為覆蓋第一極化器Pa_lb的第一圖案PT1”，并減小第一極化器Pa_lb和第二極化器Pb_lb的整個厚度。因此，具有減小的厚度的電磁屏蔽結構ES_lb可容易地應用于要求厚度小的便攜式電子裝置。同時，如圖12H所示，根據(jù)本發(fā)明的總體構思的一些示例性實施例的電磁屏蔽結構ES_2可具有穿過電磁屏蔽結構ES_2的一部分形成的一個或多個開ロ H。這里，電磁屏蔽結構ES_2可包括如上所述的第一極化器Pa和第二極化器Pb。所述ー個或多個開ロ H可用作電連接結構的連接路徑，該連接結構被構造成將電信號傳輸?shù)奖黄帘味馐茈姶挪ㄓ绊懙谋Ｗo結構。
如參照圖I至圖11所描述的，可提供根據(jù)本發(fā)明的總體構思的示例性實施例的一些半導體裝置。這里，每個半導體裝置可包括參照圖12A至圖12H描述的電磁屏蔽結構中的ー個。在下文中，將簡要地描述制造具有電磁屏蔽結構的半導體裝置的方法。已經(jīng)在上面參照圖I至圖9描述了這樣的ー些示例性實施例電磁屏蔽結構設置在半導體基底的前表面和/或后表面上。在下文中，將參照圖13至圖17描述根據(jù)本發(fā)明的總體構思的示例性實施例的制造半導體裝置的方法。這里，提出的制造方法僅僅是示例，并不意在具體地限制制造采用電磁屏蔽結構的半導體裝置的方法。首先，如圖13所示，可制備晶圓WF。晶圓WF可以是半導體晶圓。晶圓WF可包括通過劃線通道區(qū)域SR而彼此隔開的多個芯片區(qū)域CR。此外，晶圓WF的邊緣的一部分可以 是虛擬區(qū)域DR。劃線通道區(qū)域SR可以是被構造成使所述多個芯片區(qū)域CR彼此分離的切割區(qū)域?，F(xiàn)在，將參照圖13和圖14描述根據(jù)本發(fā)明的總體構思的示例性實施例的制造半導體裝置的方法。參照圖13和圖14，可在晶圓WF的前表面上形成電磁屏蔽結構(操作SI)。這里，如參照圖I描述的那樣，術語“晶圓的前表面”可指的是半導體晶圓的形成有IC的表面，IC包括諸如晶體管的分立元件及被構造成電連接所述分立元件的金屬互連結構。即，術語“晶圓的前表面”可以是圖I的半導體基底I的前表面FS。之后，可通過沿著晶圓WF的劃線通道區(qū)域SR切割晶圓WF使多個芯片彼此分離(操作S3)。因此，每個分離的芯片可用于形成圖I中示出的半導體芯片或半導體裝置?，F(xiàn)在，將參照圖13和圖15描述根據(jù)本發(fā)明的總體構思的其他示例性實施例的制造半導體裝置的方法。參照圖13和圖15，可通過沿著晶圓WF的劃線通道區(qū)域SR切割晶圓WF使多個芯片CH彼此分離(操作S10)。之后，可在每個分離的芯片的前表面上形成電磁屏蔽結構(操作 S13)?，F(xiàn)在，將參照圖13和圖16描述根據(jù)本發(fā)明的總體構思的其他示例性實施例的制造半導體裝置的方法。參照圖13和圖16,可在晶圓WF上執(zhí)行背面研磨(back grinding)エ藝(操作S20)?？稍诰AWF的后表面上執(zhí)行研磨エ藝，從而減小晶圓WF的整個厚度。這里，術語“晶圓的后表面”可指的是晶圓的被設置為與晶圓的上述如表面相對的表面。之后，可在厚度減小的晶圓WF的后表面上形成電磁屏蔽結構(操作S23)。可沿著晶圓WF的劃線通道區(qū)域SR切割晶圓WF，以使多個芯片彼此分離(操作S26)。因此，分離的芯片可形成圖4中示出的半導體芯片或半導體裝置。現(xiàn)在，將參照圖13和圖17描述根據(jù)本發(fā)明的總體構思的其他示例性實施例的制造半導體裝置的方法。參照圖13和圖17，可通過沿著晶圓WF的劃線通道區(qū)域SR切割晶圓WF，使多個芯片彼此分離(操作S30)，可在每個分離的芯片的后表面上形成電磁屏蔽結構(操作S33)。在其他示例性實施例中，電磁屏蔽結構可形成在分離的芯片的前表面和后表面中的每個上。在上面參照圖10和圖11描述了這樣的ー些示例性實施例電磁屏蔽結構設置在半導體裝置或半導體芯片內?，F(xiàn)在，將參照圖18A至圖19B描述制造在圖10和圖11中示出的半導體裝置的方法的示例?，F(xiàn)在，首先將參照圖18A至圖18D描述根據(jù)本發(fā)明的總體構思的其他示例性實施例的制造半導體裝置的方法。參照圖18A，夾層絕緣層83可形成在半導體基底80上。導電圖案86可形成在夾層絕緣層83上。導電圖案86可以是半導體裝置的焊盤或互連件。第一絕緣層89可形成在具有導電圖案86的半導體基底80上。第一絕緣層89可由諸如氧化硅或氮化硅的絕緣材料形成。 第一極化器Pal2和第二極化器Pbl2可順序地堆疊在第一絕緣層89上。具有開ロ的掩模92可形成在第二極化器Pbl2上。掩膜92可以是光刻膠圖案。參照圖18B，第一極化器Pal2’和第二極化器Pbl2’可利用掩膜92作為蝕刻掩模被蝕刻，從而形成第一開ロ 93。因此，具有第一極化器Pal2’和第二極化器Pbl2’的電磁屏蔽結構ES12’可具有第一開ロ 93。之后，可去除掩模92。參照圖18C，第二絕緣層95可形成在具有電磁屏蔽結構ES12’的半導體基底80上。第二絕緣層95可由諸如聚酰亞胺、氮化硅或者氧化硅的絕緣材料形成。參照圖18D，第二開ロ 97可形成為順序地穿過第二絕緣層95和第一絕緣層89，并使導電圖案86暴露。電磁屏蔽結構ES12’的第一開ロ 93的寬度LI可大于第二開ロ 97的寬度L2。因此，電磁屏蔽結構ES12’可被第一絕緣層89和第二絕緣層95圍繞和絕緣。之后，如圖10中示出的那樣，焊球或焊盤可形成在被開ロ 97暴露的導電圖案86上。現(xiàn)在，接下來將參照圖19A和圖19B描述根據(jù)本發(fā)明的總體構思的其他示例性實施例的制造半導體裝置的方法。參照圖19A，如圖18A中示出的那樣，夾層絕緣層83和導電圖案86可形成在半導體基底80上。第一極化器Pal2可形成在夾層絕緣層83上，以覆蓋導電圖案86，第二極化器Pbl2可形成在第一極化器Pal2上。第二絕緣層99可形成在第二極化器Pbl2上。參照圖19B，開ロ 99’可形成為順序地穿過第二絕緣層99、第二極化器Pbl2”、第一極化器Pal2”及第一絕緣層89。然后，圖11中示出的導電結構可形成在被開ロ 99’暴露的導電圖案86上。包括第一極化器Pal2”和第二極化器Pbl2”的電磁屏蔽結構ES12”可以是絕緣的電磁屏蔽結構。在前面的示例性實施例中，描述了電磁屏蔽結構應用于半導體晶圓級或半導體芯片級。然而，本發(fā)明的總體構思不限于此，電磁屏蔽結構可應用于各種領域。例如，本發(fā)明的總體構思可應用于各種領域，例如，半導體封裝、電子元件、電子裝置及電子系統(tǒng)?，F(xiàn)在，首先將參照圖20描述根據(jù)本發(fā)明的總體構思的示例性實施例的半導體封裝結構。參照圖20，可提供包括封裝基底PBl、半導體芯片CHl、模塑層Mal及電磁屏蔽結構ESal的半導體封裝PKGl。半導體芯片CHl可設置在封裝基底PBl上。雖然在圖20中示出了單個半導體芯片CH1，但是半導體封裝PKGl可包括多個半導體芯片，如在下面更加詳細地描述的。封裝基底PBl可以是印刷電路板(PCB)。半導體芯片CHl可利用連接構件電連接到封裝基底PB1。所述連接構件可包括但不限于導電的通孔、焊球、鍵合線及具有多個互連件的互連結構。在圖20中示出的至少ー個示例性實施例中，半導體芯片CHl可通過示例性倒裝芯片連接器INTl電連接到封裝基底PBl。模塑層Mal可設置在封裝基底PBl上，以覆蓋半導體芯片CHl。模塑層Mal可覆蓋半導體芯片CHl的頂表面和側表面。模塑層Mal可包括包含環(huán)氧樹脂的熱固性樹脂。例如，模塑層Mal可包括環(huán)氧模塑料(epoxy molding compound, EMC)。電磁屏蔽結構ESal可設置在模塑層Mal上。電磁屏蔽結構ESal可包括第一極化 器Paal和第二極化器Pbal。第一極化器Paal和第二極化器Pbal可順序地堆疊在模塑層Mal上。電磁屏蔽結構ESal可覆蓋模塑層Mal的整個頂表面。至少一個不例性實施例可包括具有基本上相同長度的第一極化器Paal、第二極化器Pbal、模塑層Mal及封裝基底PB1，使得第一極化器Paal、第二極化器Pbal、模塑層Mal及封裝基底PBl彼此平齊。在一些示例性實施例中，第一極化器Paal和第二極化器Pbal中的每個可由絕緣材料形成。在其他示例性實施例中，第一極化器Paal和第二極化器Pbal中的每個可由導電材料形成。由于在上面參照圖12A至圖12H詳細地描述了電磁屏蔽結構ESal，所以將在此省略對電磁屏蔽結構ESal的詳細描述?，F(xiàn)在，將參照圖21描述根據(jù)本發(fā)明的總體構思的其他示例性實施例的半導體封裝結構。參照圖21，可提供包括封裝基底PB2、半導體芯片CH2、模塑層Ma2及電磁屏蔽結構ESa2的半導體封裝PKG2。半導體芯片CH2可通過倒裝芯片連接器INT2電連接到封裝基底PB2。模塑層Ma2可設置在封裝基底PB2上，以覆蓋半導體芯片CH2的頂表面和側表面。電磁屏蔽結構ESa2可延伸，以不僅覆蓋模塑層Ma2的頂表面而且覆蓋模塑層Ma2的側表面和封裝基底PB2的側表面。電磁屏蔽結構ESa2可包括順序地堆疊的第一極化器Paa2和第二極化器Pba2。第一極化器Paa2可包括覆蓋模塑層Ma2的頂表面的部分Paa2t以及覆蓋模塑層Ma2的側表面和封裝基底PB2的側表面的部分Paa2s。第二極化器Pba2可包括覆蓋模塑層Ma2的頂表面的部分Pba2t以及覆蓋模塑層Ma2的側表面和封裝基底PB2的側表面的部分Pba2s0電磁屏蔽結構ESa2可被設置為不僅覆蓋模塑層Ma2的頂表面而且覆蓋模塑層Ma2的側表面和封裝基底PB2的側表面，從而半導體芯片CH2的頂表面和側表面可被電磁屏蔽結構ESa2圍繞。因此，電磁屏蔽結構ESa2可圍繞半導體芯片CH2的頂表面和側表面，從而半導體芯片CH2可被保護而免受來自上方及沿著橫向的電磁波影響?，F(xiàn)在，將參照圖22描述根據(jù)本發(fā)明的總體構思的其他示例性實施例的半導體封裝結構。 參照圖22，可提供包括封裝基底PB3、半導體芯片CH3、模塑層Ma3及電磁屏蔽結構ESa3的半導體封裝PKG3。半導體芯片CH3可通過倒裝芯片連接器INT3電連接到封裝基底PB3。模塑層Ma3可設置在封裝基底PB3上，以使半導體芯片CH3的頂表面暴露井覆蓋半導體芯片CH3的側表面。電磁屏蔽結構ESa3可被設置為覆蓋模塑層Ma3的頂表面及半導體芯片CH3的頂表面。如上面參照圖20描述的那樣，電磁屏蔽結構ESa3可包括順序地堆疊的第一極化器Paa3和第二極化器Pba3?，F(xiàn)在，將參照圖23描述根據(jù)本發(fā)明的總體構思的其他示例性實施例的半導體封裝結構。參照圖23，可提供包括封裝基底PB4、半導體芯片CH4、模塑層Ma4及電磁屏蔽結構ESa4的半導體封裝PKG4。半導體芯片CH4可利用連接構件電連接到封裝基底PB4。連接構件可包括但不限于導電的通孔、焊球、鍵合線、具有多個互連件的互連結構及它們的組合。在圖23中示出的至少ー個示例性實施例中，半導體芯片CH4可通過倒裝芯片連接器INT4電連接到封裝基底PB4。倒裝芯片連接器INT4包括導電通孔和焊球的組合。如參照圖22描述的那樣，可設置封裝基底PB4、半導體芯片CH4及模塑層Ma4。電磁屏蔽結構ESa4可不僅覆蓋模塑層Ma4的頂表面及半導體芯片CH4的頂表面而且覆蓋模塑層Ma4的側表面及封裝基底PB4的側表面。S卩，電磁屏蔽結構ESa4可延伸，以不僅覆蓋模塑層Ma4的頂表面及半導體芯片CH4的頂表面而且覆蓋模塑層Ma4的側表面及封裝基底PB4的側表面(相對于上面的句子來說，除了使用詞語“延伸”之外，其余相同)。 電磁屏蔽結構ESa4可包括順序地堆疊的第一極化器Paa4和第二極化器Pba4?，F(xiàn)在，將參照圖24描述根據(jù)本發(fā)明的總體構思的其他示例性實施例的半導體封裝結構。參照圖24，可提供包括封裝基底PB5、半導體芯片CH5、模塑層Ma5及電磁屏蔽結構ESa5的半導體封裝PKG5。半導體芯片CH5可通過倒裝芯片連接器INT5電連接到封裝基底PB5。模塑層Ma5可設置在封裝基底PB5上，以覆蓋半導體芯片CH5的頂表面和側表面。模塑層Ma5可被設置為覆蓋封裝基底PB5的一部分。例如，模塑層Ma5可設置在封裝基底PB5的一部分上，以覆蓋半導體芯片CH5的頂表面和側表面。模塑層Ma5的寬度可小于封裝基底PB5的寬度。電磁屏蔽結構ESa5可包括順序地堆疊在模塑層Ma5上的第一極化器Paa5和第二極化器Pba5。現(xiàn)在，將參照圖25描述根據(jù)本發(fā)明的總體構思的其他示例性實施例的半導體封裝結構。參照圖25，可提供包括封裝基底PB6、半導體芯片CH6、模塑層Ma6及電磁屏蔽結構ESa6的半導體封裝PKG6。半導體芯片CH6可通過倒裝芯片連接器INT6電連接到封裝基底PB6。模塑層Ma6可設置在封裝基底PB6上，以覆蓋半導體芯片CH6的頂表面和側表面。模塑層Ma6可覆蓋封裝基底PB6的一部分。電磁屏蔽結構ESa6可延伸，以不僅覆蓋模塑層Ma6的頂表面而且覆蓋模塑層Ma6的側表面。即，電磁屏蔽結構ESa6可設置在封裝基底PB6的一部分上，以圍繞半導體芯片CH6的頂表面和側表面。電磁屏蔽結構ESa6可包括順序地堆疊的第一極化器Paa6和第二極化器Pba6。現(xiàn)在，將參照圖26描述根據(jù)本發(fā)明的總體構思的其他示例性實施例的半導體封裝結構。參照圖26，可設置包括封裝基底PB7、半導體芯片CH7、模塑層Ma7及電磁屏蔽結構ESa7的半導體封裝PKG7。半導體芯片CH7可通過倒裝芯片連接器INT7電連接到封裝基底PB7。模塑層Ma7可設置在封裝基底PB7上，以覆蓋半導體芯片CH7的頂表面和側表面。模塑層Ma7可覆蓋封裝基底PB7的一部分。電磁屏蔽結構ESa7可延伸，以覆蓋模塑層Ma7的頂表面、模塑層Ma7的側表面及封裝基底PB7的頂表面的一部分。電磁屏蔽結構ESa7可包括順序地堆疊的第一極化器Paa7和第二極化器Pba7。第一極化器Paa7可包括覆蓋模塑層Ma7的頂表面的部分Paa7t、覆蓋模塑層Ma7 的側表面的部分Paa7s以及覆蓋封裝基底PB7的頂表面的部分Paa7b。此外，第二極化器Pba7可包括覆蓋模塑層Ma7的頂表面的部分Pba7t、覆蓋模塑層Ma7的側表面的部分Pba7s及覆蓋封裝基底PB7的頂表面的部分Pba7b?，F(xiàn)在，將參照圖27描述根據(jù)本發(fā)明的總體構思的其他示例性實施例的半導體封裝結構。參照圖27，可提供包括封裝基底PB8、半導體芯片CH8、模塑層Ma8及電磁屏蔽結構ESa8的半導體封裝PKG8。半導體芯片CH8可通過倒裝芯片連接器INT8電連接到封裝基底PB8。模塑層Ma8可設置在封裝基底PB8上，以覆蓋半導體芯片CH8的頂表面和側表面。模塑層Ma8可覆蓋封裝基底PB8的一部分。電磁屏蔽結構ESa8可延伸，以覆蓋模塑層Ma8的頂表面、模塑層Ma8的側表面及封裝基底PB8的頂表面。在這種情況下，電磁屏蔽結構ESa8可延伸到封裝基底PB8的端部。電磁屏蔽結構ESaS可包括順序地堆疊的第一極化器PaaS和第二極化器Pba8?，F(xiàn)在，將參照圖28描述根據(jù)本發(fā)明的總體構思的其他示例性實施例的半導體封裝結構。參照圖28，可提供包括封裝基底PB9、半導體芯片CH9、下方填充構件Ma9及電磁屏蔽結構ESa9的半導體封裝PKG9。半導體芯片CH9可通過倒裝芯片連接器INT9電連接到封裝基底PB9。下方填充構件Ma9可設置在封裝基底PB9上，以使半導體芯片CH9的頂表面暴露井覆蓋半導體芯片CH9的側表面。下方填充構件Ma9可介于半導體芯片CH9和封裝基底PB9之間，并部分或完全覆蓋半導體芯片CH9的側表面。下方填充構件Ma9可具有傾斜的側表面。電磁屏蔽結構ESa9可延伸，以覆蓋半導體芯片CH9的頂表面及下方填充構件Ma9的側表面。電磁屏蔽結構ESa9可包括順序地堆疊的第一極化器Paa9和第二極化器Pba9?，F(xiàn)在，將參照圖29描述根據(jù)本發(fā)明的總體構思的其他示例性實施例的半導體封裝結構。參照圖29，可提供包括封裝基底PB10、半導體芯片CH10、下方填充構件MalO及電磁屏蔽結構ESalO的半導體封裝PKG10。半導體芯片CHlO可通過倒裝芯片連接器INTlO電連接到封裝基底PB10。下方填充構件MalO可設置在封裝基底PBlO上，以使半導體芯片CHlO的頂表面暴露并覆蓋半導體芯片CHlO的側表面。下方填充構件MalO可具有傾斜的側表面。電磁屏蔽結構ESalO可覆蓋半導體芯片CHlO的頂表面，且還覆蓋下方填充構件MalO的側表面及封裝基底PBlO的頂表面。電磁屏蔽結構ESalO可包括順序地堆疊的第一極化器PaalO和第二極化器PbalO?，F(xiàn)在，將參照圖30和圖31描述根據(jù)本發(fā)明的總體構思的其他示例性實施例的半導體封裝結構。參照圖30，可提供具有順序地堆疊的第一極化器Paall和第二極化器Pball的電磁屏蔽結構ESalI。在一些示例性實施例中，電磁屏蔽結構ESall可包括覆蓋半導體芯片的頂表面的第一部分EST、覆蓋半導體芯片的側表面或模塑層的側表面的第二部分ESS及覆蓋封裝基底的頂表面的第三部分ESB。從俯視圖看到，第一部分EST可具有四角形的形狀，第二部分 ESS和第三部分ESB可具有從第一部分EST的邊延伸的形狀。例如，電磁屏蔽結構ESall可具有交叉的形狀。參照圖30和圖31，半導體封裝PKGll可包括設置在封裝基底PBll上的多個半導體芯片及被構造成分別覆蓋所述多個半導體芯片的電磁屏蔽結構ESalla和ESallb。電磁屏蔽結構ESal Ia和ESal Ib中的每個可包括覆蓋對應的半導體芯片的頂表面的部分EST、覆蓋對應的半導體芯片的側表面的部分ESS及覆蓋封裝基底PBll的頂表面的部分ESB。電磁屏蔽結構ESalla和ESallb可在單個封裝基底PBll上彼此隔開。在其他示例性實施例中，電磁屏蔽結構ESalla和ESallb中的每個可包括覆蓋對應的半導體芯片的頂表面的部分EST及覆蓋對應的半導體芯片的側表面的部分ESS，但不包括覆蓋封裝基底PBll的頂表面的部分ESB?，F(xiàn)在，將參照圖32描述根據(jù)本發(fā)明的總體構思的其他示例性實施例的半導體封裝結構。參照圖32，可提供包括封裝基底PB12、半導體芯片CH12、模塑層Mal2及電磁屏蔽結構ESal2的半導體封裝PKG12。半導體芯片CH12可通過倒裝芯片連接器INT12電連接到封裝基底PB12。模塑層Mal2可設置在封裝基底PB12上，以覆蓋半導體芯片CH12的頂表面和側表面。電磁屏蔽結構ESal2可被設置為覆蓋半導體芯片CH12的頂表面及封裝基底PB12的頂表面的一部分。電磁屏蔽結構ESal2可包括順序地堆疊的第一極化器Paal2和第二極化器Pbal2。電磁屏蔽結構ESal2可不直接覆蓋模塑層12的側表面。空的空間S可設置在電磁屏蔽結構ESal2和模塑層Mal2的側表面之間?，F(xiàn)在，將參照圖33描述根據(jù)本發(fā)明的總體構思的其他示例性實施例的半導體封裝結構。參照圖33，半導體封裝PKG12a可包括封裝基底PB12a、多個半導體芯片及多個電磁屏蔽結構ESal2a和ESal2b。電磁屏蔽結構ESal2a和ESal2b可在封裝基底PB12a上彼此隔開。此外，電磁屏蔽結構ESal2a和ESal2b中的每個可與參照圖32描述的電磁屏蔽結構ESa12基本上相同?，F(xiàn)在，將參照圖34描述根據(jù)本發(fā)明的總體構思的其他示例性實施例的半導體封裝結構。參照圖34，可提供包括封裝基底PB13、半導體芯片CH13、模塑層Mal3及電磁屏蔽結構ESal3的半導體封裝PKG13。半導體芯片CH13可通過倒裝芯片連接器INT13電連接到封裝基底PB13。模塑層Mal3可設置在封裝基底PB13上，以覆蓋半導體芯片CH13的頂表面和側表面。電磁屏蔽結構ESal3可延伸，以覆蓋半導體芯片CH13及封裝基底PB13的整個頂表面。電磁屏蔽結構ESal3可包括順序地堆疊的第一極化器Paal3和第二極化器Pbal3。電磁屏蔽結構ESal3可不直接覆蓋模塑層Mal3的側表面?？盏目臻gSI可設置在電磁屏蔽結構ESal3和模塑層Mal3的側表面之間?，F(xiàn)在，將參照圖35描述根據(jù)本發(fā)明的總體構思的其他示例性實施例的半導體封裝結構。 參照圖35，半導體封裝PKG13a可包括封裝基底PB13a、設置在封裝基底PB13a上的多個半導體芯片及被構造成分別覆蓋所述多個半導體芯片的電磁屏蔽結構ESal3a。SP，電磁屏蔽結構ESal3a可設置在封裝基底PB13a上，以覆蓋所述多個半導體芯片。現(xiàn)在，將參照圖36描述根據(jù)本發(fā)明的總體構思的其他示例性實施例的半導體封裝結構。參照圖36，可提供包括封裝基底PB14、半導體芯片CH14、下部填充構件Mal4、電磁屏蔽結構ESal4及模塑層Mbl4的半導體封裝PKG14。半導體芯片CH14可通過倒裝芯片連接器INT14電連接到封裝基底PB14。下部填充構件Mal4可設置在封裝基底PB14上，以使半導體芯片CH14的頂表面暴露并覆蓋半導體芯片CH14的側表面。下方填充構件Mal4可具有傾斜的側表面。電磁屏蔽結構ESal4可覆蓋半導體芯片CH14的頂表面、下部填充構件Mal4的側表面及封裝基底PB14的頂表面。電磁屏蔽結構ESal4可包括順序地堆疊的第一極化器Paal4和第二極化器Pbal4。模塑層Mbl4可設置在電磁屏蔽結構ESal4上。因此，電磁屏蔽結構ESal4可包括介于半導體芯片CH14和模塑層Mbl4之間的部分?，F(xiàn)在，將參照圖37描述根據(jù)本發(fā)明的總體構思的其他示例性實施例的半導體封裝結構。參照圖37，可提供包括封裝基底PB15、第一半導體芯片CH15a、第二半導體芯片CH15b、電磁屏蔽結構ESal5及模塑層M15的半導體封裝PKG15。第一半導體芯片CH15a和第ニ半導體芯片CH15b可順序地堆疊在封裝基底PB15上。包括導電材料的第一連接器INT15a可設置在第一半導體芯片CH15a和封裝基底PB15之間，包括導電材料的第二連接器INT15b可設置在第一半導體芯片CH15a和第二半導體芯片CH15b之間。第一連接器INT15a和第ニ連接器INT15b可通過穿過第一半導體芯片CH15a形成的通孔SV15電連接。電磁屏蔽結構ESal5可包括絕緣的電磁屏蔽結構或導電的電磁屏蔽結構。電磁屏蔽結構ESal5可包括第一極化器Paal5和第二極化器Pbal5。第一極化器Paal5和第二極化器Pbal5可以以各種方式布置。例如，在圖37中示出的至少ー個示例性實施例包括順序地堆疊的第一極化器Paal5和第二極化器Pbal5。電磁屏蔽結構ESal5可覆蓋第二半導體芯片CH15b的頂表面、第一半導體芯片CH15a的側表面及第ニ半導體芯片CH15b的側表面。另外，第一極化器和第二極化器可具有各自的傳輸軸。例如，第一極化器可具有相應的第一軸，第二極化器可具有與第一軸不同的相應的第二軸。此外，第一極化器的第一軸可相對于第二極化器的第二軸的位置不同地布置。例如，本發(fā)明的總體構思的至少ー個示例性實施例可包括具有第一傳輸軸的第一極化器及具有與第一極化器的第一傳輸軸正交的第二傳輸軸的第二極化器。模塑層M15可設置在電磁屏蔽結構ESal5上。模塑層M15可具有平坦的頂表面?，F(xiàn)在，將參照圖38描述根據(jù) 本發(fā)明的總體構思的其他示例性實施例的半導體封裝結構。參照圖38，可提供包括封裝基底PB16、第一半導體芯片CH16a、第二半導體芯片CH16b、電磁屏蔽結構ESal6及模塑層M16的半導體封裝PKG16。第一半導體芯片CH16a和第ニ半導體芯片CH16b可順序地堆疊在封裝基底PB16上。包括導電材料的第一連接器INT16a可設置在第一半導體芯片CH16a和封裝基底PB16之間，包括導電材料的第二連接器INT16b可設置在第一半導體芯片CH16a和第二半導體芯片CH16b之間。第一連接器INT16a和第ニ連接器INT16b可通過穿過第一半導體芯片CH16a形成的通孔SV16電連接。電磁屏蔽結構ESal6可包括順序地堆疊的第一極化器Paal6和第二極化器Pbal6。電磁屏蔽結構ESal6可覆蓋第二半導體芯片CH16b的頂表面、第一半導體芯片CH16a的側表面、第二半導體芯片CH16b的側表面及封裝基底PB16的頂表面。模塑層M16可設置在電磁屏蔽結構ESal6上?，F(xiàn)在，將參照圖39描述根據(jù)本發(fā)明的總體構思的其他示例性實施例的半導體封裝結構。參照圖39，可提供包括封裝基底PB17、順序地堆疊的多個半導體芯片CH17、電磁屏蔽結構ESal7及模塑層M17的半導體封裝PKG17。所述多個半導體芯片CH17可通過連接構件電連接到封裝基底PB17。連接構件可包括但不限于導電的通孔、焊球、鍵合線、具有多個互連件的互連結構及它們的組合。在圖39中示出的至少ー個示例性實施例中，連接構件是穿過所述多個半導體芯片CH17形成的通孔SV17。包括粘性層的中間層BA17可設置在每個半導體芯片CH17之下。電磁屏蔽結構ESal7可包括順序地堆疊的第一極化器Paal7和第二極化器Pbal7。電磁屏蔽結構ESal7可設置在所述多個半導體芯片CH17上，以覆蓋所述多個半導體芯片CHl7的頂表面和側表面。模塑層M17可設置在封裝基底PB17上，以覆蓋電磁屏蔽結構ESal7。現(xiàn)在，將參照圖40描述根據(jù)本發(fā)明的總體構思的其他示例性實施例的半導體封裝結構。參照圖40，可提供包括封裝基底PB18、順序地堆疊的多個半導體芯片CH18、電磁屏蔽結構ESal8及模塑層M18的半導體封裝PKG18。所述多個半導體芯片CH18可通過通孔SV18電連接到封裝基底PB18。電磁屏蔽結構ESal8可包括順序地堆疊的第一極化器Paal8和第二極化器Pbal8。電磁屏蔽結構ESalS可設置在所述多個半導體芯片CH18上，并延伸以覆蓋所述多個半導體芯片CH18的側表面及封裝基底PB18的頂表面。模塑層M18可設置在封裝基底PB18上，以覆蓋電磁屏蔽結構ESal8?，F(xiàn)在，將參照圖41描述根據(jù)本發(fā)明的總體構思的其他示例性實施例的半導體封裝結構。參照圖41，可提供包括封裝基底PB19、半導體芯片CH19、模塑層Mal9及電磁屏蔽結構ESal9的半導體封裝PKG19。半導體芯片CH19可設置在封裝基底PB19上。半導體芯片CH19可通過粘性構件BA19附著到封裝基底PB19。半導體芯片CH19可利用連接構件電連接到封裝基底PB19。連接構件可包括但不限于導電的通孔、焊球、導電的焊盤、鍵合線、具有多個互連件的互連結構及它們的組合。在圖41中示出的至少ー個示例性實施例中，可設置鍵合線WR19來連接半導體芯片CH19的焊盤PU19和封裝基底PB19的焊盤PL19。因此，半導體芯片CH19可通過鍵合線WR19電連接到封裝基底PB 19。模塑層Mal9可設置在封裝基底PB19上，以覆蓋半導體芯片CH19和鍵合線WR19。電磁屏蔽結構ESal9可被設置為覆蓋模塑層Mal9的頂表面。電磁屏蔽結構ESal9可包括第一極化器Paal9和第二極化器Pbal9。 現(xiàn)在，將參照圖42描述根據(jù)本發(fā)明的總體構思的其他示例性實施例的半導體封裝結構。參照圖42，可提供包括封裝基底PB20、半導體芯片CH20、模塑層Ma20及電磁屏蔽結構ESa20的半導體封裝PKG20。半導體芯片CH20可通過粘性構件BA20附著到封裝基底PB20?？稍O置鍵合線WR20來連接半導體芯片CH20的焊盤PU20和封裝基底PB20的焊盤PL20。模塑層Ma20可設置在封裝基底PB20上，以覆蓋半導體芯片CH20和鍵合線WR20。模塑層Ma20可覆蓋封裝基底PB20的整個頂表面。電磁屏蔽結構ESa20可覆蓋模塑層Ma20的頂表面，并覆蓋模塑層Ma20的側表面及封裝基底PB20的側表面。電磁屏蔽結構ESa20可包括第一極化器Paa20和第二極化器Pba20?，F(xiàn)在，將參照圖43描述根據(jù)本發(fā)明的總體構思的其他示例性實施例的半導體封裝結構。參照圖43，可提供包括封裝基底PB21、半導體芯片CH21、模塑層Ma21及電磁屏蔽結構ESa21的半導體封裝PKG21。半導體芯片CH21可通過粘性構件BA21設置在封裝基底PB21上并附著到封裝基底PB21?？稍O置鍵合線WR21來連接半導體芯片CH21的焊盤PU21和封裝基底PB21的焊盤PL21。模塑層Ma21可設置在封裝基底PB21上，以覆蓋半導體芯片CH21和鍵合線WR21。模塑層Ma21可覆蓋封裝基底PB21的頂表面的一部分。電磁屏蔽結構ESa21可覆蓋模塑層Ma21的頂表面和側表面。電磁屏蔽結構ESa21可包括第一極化器Paa21和第二極化器Pba21?，F(xiàn)在，將參照圖44描述根據(jù)本發(fā)明的總體構思的其他示例性實施例的半導體封裝結構。參照圖44，可提供包括封裝基底PB22、半導體芯片CH22、第一模塑層Ma22、電磁屏蔽結構ESa22及第ニ模塑層Mb22的半導體封裝PKG22。半導體芯片CH22可通過粘性構件BA22設置在封裝基底PB22上并附著到封裝基底PB22?？稍O置鍵合線WR22來連接半導體芯片CH22的焊盤PU22和封裝基底PB22的焊盤PL22。
第一模塑層Ma22可設置在封裝基底PB22上，以覆蓋半導體芯片CH22和鍵合線WR22。第一模塑層Ma22可覆蓋封裝基底PB22的頂表面的一部分。電磁屏蔽結構ESa22可覆蓋第一模塑層Ma22的頂表面和側表面。電磁屏蔽結構ESa22可包括第一極化器Paa22和第二極化器Pba22。第二模塑層Mb22可設置在封裝基底PB22上，以覆蓋電磁屏蔽結構ESa22。電磁屏蔽結構ESa22可設置在第一模塑層Ma22和第二模塑層Mb22之間?，F(xiàn)在，將參照圖45描述根據(jù)本發(fā)明的總體構思的其他示例性實施例的半導體封裝結構。參照圖45，可提供包括封裝基底PB23、半導體芯片CH23、模塑層Ma23及電磁屏蔽結構ESa23的半導體封裝PKG23。半導體芯片CH23可通過粘性構件BA23設置在封裝基底PB23上并附著到封裝基底PB23?？稍O置鍵合線WR23來連接半導體芯片CH23的焊盤PU23 和封裝基底PB23的焊盤PL23。模塑層Ma23可設置在封裝基底PB23上，以覆蓋半導體芯片CH23和鍵合線WR23。模塑層Ma23可覆蓋封裝基底PB23的頂表面的一部分。電磁屏蔽結構ESa23可覆蓋模塑層Ma23的頂表面、模塑層Ma23的側表面及封裝基底PB23的頂表面。電磁屏蔽結構ESa23可包括第一極化器Paa23和第二極化器Pba23?，F(xiàn)在，將參照圖46描述根據(jù)本發(fā)明的總體構思的其他示例性實施例的半導體封裝結構。參照圖46，可提供包括封裝基底PB24、半導體芯片CH24、第一模塑層Ma24、電磁屏蔽結構ESa24及第ニ模塑層Mb24的半導體封裝PKG24。半導體芯片CH24可通過粘性構件BA24設置在封裝基底PB24上并附著到封裝基底PB24。鍵合線WR24可設置在半導體芯片CH24的焊盤PU24和封裝基底PB24的焊盤PL24之間。第一模塑層Ma24可設置在封裝基底PB24上，以覆蓋半導體芯片CH24和鍵合線WR24。第一模塑層Ma24可覆蓋封裝基底PB24的頂表面的一部分。電磁屏蔽結構ESa24可覆蓋第一模塑層Ma24的頂表面和側表面，并可覆蓋封裝基底PB24的頂表面。電磁屏蔽結構ESa24可包括第一極化器Paa24和第二極化器Pba24。第ニ模塑層Mb24可設置在電磁屏蔽結構ESa24上。現(xiàn)在，將參照圖47描述根據(jù)本發(fā)明的總體構思的其他示例性實施例的半導體封裝結構。參照圖47，可提供包括封裝基底PB25、多個半導體芯片CH25、模塑層Ma25及電磁屏蔽結構ESa25的半導體封裝PKG25。所述多個半導體芯片CH25可順序地堆疊在封裝基底PB25上。所述多個半導體芯片CH25可通過粘性構件BA25附著到彼此。所述多個半導體芯片CH25可利用ー個或多個連接構件電連接到封裝基底。連接構件可包括但不限于導電的通孔、焊球、導電的焊盤、鍵合線、具有多個互連件的互連結構及它們的組合。在圖47中示出的至少ー個示例性實施例中，可設置鍵合線WR25來連接所述多個半導體芯片CH25的焊盤PU25和封裝基底PB25的焊盤PL25。模塑層Ma25可設置在封裝基底PB25上，以覆蓋所述多個半導體芯片CH25和鍵合線WR25。模塑層Ma25可覆蓋封裝基底PB25的整個頂表面。
電磁屏蔽結構ESa25可覆蓋模塑層Ma25的頂表面和側表面及封裝基底PB25的側表面。因此，電磁屏蔽結構ESa25可覆蓋所述多個半導體芯片CH25的頂表面和側表面。電磁屏蔽結構ESa25可包括第一極化器Paa25和第二極化器Pba25。現(xiàn)在，將參照圖48描述根據(jù)本發(fā)明的總體構思的其他示例性實施例的半導體封裝結構。參照圖48，半導體封裝可包括封裝基底PCB1、半導體芯片CHpl及電磁屏蔽結構ESpcl。可設置鍵合線IWl來連接半導體芯片CHpl的焊盤CPl和封裝基底PCBl的焊盤PPl。電磁屏蔽結構ESpcl可設置在封裝基底PCBl和半導體芯片CHpl之間。電磁屏蔽結構ESpcl可包括順序地堆疊的第一極化器Ppcl和第二極化器Pcpl?，F(xiàn)在，將參照圖49描述根據(jù)本發(fā)明的總體構思的其他示例性實施例的半導體封 裝結構。參照圖49，半導體封裝可包括封裝基底PCB2、半導體芯片CHp2及電磁屏蔽結構ESpc2。鍵合線IW2可設置在半導體芯片CHp2的焊盤CP2和封裝基底PCB2的焊盤PP2之間。電磁屏蔽結構ESpc2可包括設置在封裝基底PCB2和半導體芯片CHp2之間的第一電磁屏蔽結構ESpc2a及被構造成覆蓋半導體芯片CHp2的除了半導體芯片CHp2的焊盤CP2之外的頂表面的第二電磁屏蔽結構ESpc2b。因此，半導體芯片CHp2的頂表面和底表面可被電磁屏蔽結構ESpc2覆蓋。第一電磁屏蔽結構ESpc2a可包括順序地堆疊的第一極化器Ppc2和第二極化器Pcp2，而第二電磁屏蔽結構ESpc2b可包括順序地堆疊的第一極化器Pctl和第二極化器Pct2?，F(xiàn)在，將參照圖50描述根據(jù)本發(fā)明的總體構思的其他示例性實施例的半導體封
裝結構。參照圖50，半導體封裝可包括封裝基底PCB3、半導體芯片CHp3、模塑層Mc3及電磁屏蔽結構ESpc3。可設置倒裝芯片連接器IB3來電連接半導體芯片CHp3的焊盤CP3和封裝基底PCB3的焊盤PP3。模塑層Mc3可填充封裝基底PCB3和半導體芯片CHp3之間的空間，井覆蓋半導體芯片CHp3的側壁。電磁屏蔽結構ESpc3可包括順序地堆疊的第一極化器Ppc3和第二極化器Pcp3。電磁屏蔽結構ESpc3可設置在半導體芯片CHp3的靠近封裝基底PCB3的表面上。此外，電磁屏蔽結構ESpc3可覆蓋半導體芯片CHp3的表面，以使半導體芯片CHp3的焊盤CP3暴露。現(xiàn)在，將參照圖51描述根據(jù)本發(fā)明的總體構思的其他示例性實施例的半導體封裝結構。參照圖51，半導體封裝可包括封裝基底PCB4、半導體芯片CHp4、模塑層Mc4及電磁屏蔽結構ESpc4?？稍O置倒裝芯片連接器IB4來電連接半導體芯片CHp4的焊盤CP4和封裝基底PCB4的焊盤PP4。模塑層Mc4可填充封裝基底PCB4和半導體芯片CHp4之間的空間，以覆蓋半導體芯片CHp4的側表面。電磁屏蔽結構ESpc4可包括順序地堆疊的第一極化器Ppc4和第二極化器Pcp4。電磁屏蔽結構ESpc4可設置在封裝基底PCB4的靠近半導體芯片CHp4的表面上。此外，電磁屏蔽結構ESpc4可覆蓋封裝基底PCB4的表面，以使封裝基底PCB4的焊盤PP4暴露。
現(xiàn)在，將參照圖52描述根據(jù)本發(fā)明的總體構思的其他示例性實施例的半導體封裝結構。參照圖52，半導體封裝可包括封裝基底PCB5、半導體芯片CHp5、模塑層Mc5及電磁屏蔽結構ESpc5?？稍O置倒裝芯片連接器IB5來電連接半導體芯片CHp5的焊盤CP5和封裝基底PCB5的第一焊盤PP5。倒裝芯片連接器IB5可包括(例如)導電的焊接元件。模塑層Mc5可填充封裝基底PCB5和半導體芯片CHp5之間的空間，井覆蓋半導體芯片CHp5的側壁。封裝基底PCB5可以是PCB。封裝基底PCB5可具有彼此相對地設置的第一表面和第二表面。連接到倒裝芯片連接器IB5的第一焊盤PP5可設置在封裝基底PCB5的第一表面上，而第二焊盤PPL5可設置在封裝基底PCB5的第二表面上。球結構BL5可設置在封裝基底PCB5的第二焊盤PPL5上。第一焊盤PP5和第二焊盤PPL5可通過設置在封裝基底PCB5內的互連結構MIN5電連接?；ミB結構MIN5可包括多個互連件。所述多個互 連件可以以各種方式布置，以將第一焊盤PP5連接到第二焊盤PPL5，從而將倒裝芯片連接器IB5連接到球結構BL5。例如,在圖52中示出的至少ー個示例性實施例包括包含多個互連件的互連結構MIN5，所述多個互連件以類似樓梯的方式布置，以將第一焊盤PP5連接到第二焊盤PPL5。因此，導電路徑可設置在倒裝芯片連接器IB5和球結構BL5之間。電磁屏蔽結構ESpc5可設置封裝基底PCB5的相對的第一表面和第二表面中的其上形成有第二焊盤PPL5的第二表面上。電磁屏蔽結構ESpc5可包括順序地堆疊的第一極化器Ppt5和第二極化器Ppc5。電磁屏蔽結構ESpc5可具有開ロ。電磁屏蔽結構ESpc5的開ロ的寬度al可大于球結構BL5的寬度a2。因此，電磁屏蔽結構ESpc5可與球結構BL5和第二焊盤PPL5隔開。因此，電磁屏蔽結構ESpc5可以是絕緣的或導電的電磁屏蔽結構。在另ー種情況下，如圖53所示，電磁屏蔽結構ESpc6可被設置為接觸球結構BL6。在這種情況下，電磁屏蔽結構ESpc6可包括順序地堆疊的第一極化器Ppc6和第二極化器Ppteo在圖53中示出的至少ー個示例性實施例中，堆疊的第一極化器和第二極化器可以是絕緣的電磁屏蔽結構。由于封裝基底PCB6、半導體芯片CHp6、模塑層Mc6、電磁屏蔽結構ESpc6、焊盤CP6、連接器IB6及互連結構MIN6與參照圖52描述的上述部件基本上相同，所以將省略對上述部件的詳細描述?，F(xiàn)在，將參照圖54描述根據(jù)本發(fā)明的總體構思的其他示例性實施例的半導體封裝結構。參照圖54，如圖52中的那樣，半導體封裝可包括封裝基底PCB7、半導體芯片CHp7、模塑層Mc7、電磁屏蔽結構ESpc7、焊盤CP7、PP7和PPL7、連接器IB7、互連結構MIN7及球結構 BL7。半導體封裝可包括被構造成覆蓋封裝基底PCB7的兩個相對表面的電磁屏蔽結構ESpc7。電磁屏蔽結構ESpc7可包括第一電磁屏蔽結構ESpc7a和第二電磁屏蔽結構ESpc7b。第一電磁屏蔽結構ESpc7a可包括順序地堆疊的第一極化器Ppt7a和第二極化器Ppc7a,而第二電磁屏蔽結構ESpc7b可包括順序地堆疊的第三極化器Ppt7b和第四極化器Ppc7b0現(xiàn)在，將參照圖55描述根據(jù)本發(fā)明的總體構思的其他示例性實施例的半導體封裝結構。參照圖55，如參照圖52描述的那樣，半導體封裝可包括封裝基底PCB8、半導體芯片CHp8、模塑層Mc8、電磁屏蔽結構ESpc8、焊盤CP8、PP8和PPL8、連接器IB8、互連結構MIN8及球結構BL8。半導體封裝可包括設置在封裝基底PCB8內的電磁屏蔽結構ESpc8。電磁屏蔽結構ESpc8可包括順序地堆疊的第一極化器Ppcb8a和第二極化器Ppcb8b。現(xiàn)在，將參照圖56描述根據(jù)本發(fā)明的總體構思的其他示例性實施例的半導體封裝結構。參照圖56，半導體封裝可包括封裝基底PCB9、第一半導體芯片CHp9a、第二半導體芯片CHp9b及電磁屏蔽結構ESpc9。第一半導體芯片CHp9a和第二半導體芯片CHp9b可順序地堆疊在封裝基底PCB9上。 電磁屏蔽結構ESpc9可包括第一電磁屏蔽結構ESpc9a和第二電磁屏蔽結構ESpc9b。第一電磁屏蔽結構ESpc9a可包括順序地堆疊的第一極化器Ppc9a和第二極化器Ppc9b，而第二電磁屏蔽結構ESpc9b可包括順序地堆疊的第一極化器Pcc9a和第二極化器Pcc9b。第二電磁屏蔽結構ESpc9b可介于第一半導體芯片CHp9a和第二半導體芯片CHp9b之間。第一電磁屏蔽結構ESpc9a可介于第一半導體芯片CHp9a和封裝基底PCB9之間。因此,第一半導體芯片CHp9a的頂表面和底表面可被第一電磁屏蔽結構ESpc9a和第二電磁屏蔽結構ESpc9b覆蓋，并被保護而免受外部電磁波影響?，F(xiàn)在，將參照圖57描述根據(jù)本發(fā)明的總體構思的其他示例性實施例的半導體封裝結構。參照圖57，半導體封裝PKG26可包括下半導體封裝PKG26a和上半導體封裝PKG26b。在圖57中示出的至少ー個示例性實施例中，下半導體封裝PKG26a的半導體芯片可利用第一連接構件電連接到相應的封裝基底，上半導體封裝PKG26b的半導體芯片可利用與第一連接構件不同的第二連接構件電連接到相應的封裝基底。因此，每個半導體封裝可包括各自的電磁屏蔽結構，例如，如在下面進ー步描述的上述示例性電磁屏蔽結構(ES’、ES_1等)中的任何ー個電磁屏蔽結構。更具體地說，下半導體封裝PKG26a可包括下封裝基底PB26a、下半導體芯片CH26a、下模塑層Ma26a、倒裝芯片連接結構INT26a及下電磁屏蔽結構ESa26a。由于下半導體封裝PKG26a與參照圖21描述的半導體封裝基本上相同，因此將省略對下半導體封裝PKG26a的詳細描述。同時，球結構BS26可設置在下封裝基底PB26a之下。上半導體封裝PKG26b可包括上封裝基底PB26b、上半導體芯片CH26b、粘性構件BA26、鍵合線WR26、上模塑層Ma26b及上電磁屏蔽結構ESa26b。由于上半導體封裝PKG26b與參照圖41描述的半導體封裝基本上相同，因此將省略對上半導體封裝PKG26b的詳細描述?？商峁┅`個或多個連接結構IP26來電連接下半導體封裝PKG26a和上半導體封裝PKG26b。連接結構IP26可穿過下電磁屏蔽結構ESa26a和下模塑層Ma26a，并電連接下封裝基底PB26a和上封裝基底PB26b。因此，半導體封裝PKG26可包括設置在下半導體封裝PKG26a和上半導體封裝PKG26b之間的下電磁屏蔽結構ESa26a及設置在上半導體封裝PKG26b上的上電磁屏蔽結構ESa26b。下電磁屏蔽結構ESa26a可包括順序地堆疊的第一極化器Paa26a和第二極化器Pba26a,而上電磁屏蔽結構ESa26b可包括順序地堆疊的第一極化器Paa26b和第二極化器Pba26b?，F(xiàn)在，將參照圖58描述根據(jù)本發(fā)明的總體構思的其他示例性實施例的半導體封裝結構。參照圖58，半導體封裝PKG27可包括下半導體封裝PKG27a、被構造成覆蓋下半導體封裝PKG27a的頂表面和側壁的下電磁屏蔽結構ESa27a、上半導體封裝PKG27b、被構造成覆蓋上半導體封裝PKG27b的頂表面和側壁的上電磁屏蔽結構ESa27b。下半導體封裝PKG27a可包括下封裝基底PB27a及設置在下封裝基底PB27a上的下半導體芯片CH27a。下半導體芯片CH27a可通過倒裝芯片連接器INT27a電連接到下封裝基底PB27a。下模塑層Ma27a可設置在下封裝基底PB27a上，以覆蓋下半導體芯片CH27a的 側表面。下電磁屏蔽結構ESa27a可覆蓋下模塑層Ma27a的頂表面及下半導體芯片CH27a的頂表面，并覆蓋下模塑層Ma27a的側表面及下封裝基底PB27a的側表面。下電磁屏蔽結構ESa27a可包括順序地堆疊的第一極化器Paa27a和第二極化器Pba27a。同時，球結構BS27可設置在下封裝基底PB27a之下。上半導體封裝PKG27b可包括上封裝基底PB27b、通過鍵合線WR27電連接到上封裝基底PB27b的上半導體芯片CH27b、介于上封裝基底PB27b和上半導體芯片CH27b之間的粘性構件BA27、設置在上封裝基底PB27b上以覆蓋上半導體芯片CH27b和鍵合線WR27的上模塑層Ma27b。上電磁屏蔽結構ESa27b可覆蓋上模塑層Ma27b的頂表面和側表面及上封裝基底PB27b的側表面。上電磁屏蔽結構ESa27b可包括順序地堆疊的第一極化器Paa27b和第ニ極化器Pba27b?？稍O置連接結構IP27來電連接下半導體封裝PKG27a和上半導體封裝PKG27b。連接結構IP27可穿過下電磁屏蔽結構ESa27a和下模塑層Ma27a，并電連接下封裝基底PB27a和上封裝基底PB27b?，F(xiàn)在，將參照圖59描述根據(jù)本發(fā)明的總體構思的其他示例性實施例的半導體封裝結構。參照圖59，半導體封裝PKG28可包括順序地堆疊的下半導體封裝PKG28a和上半導體封裝PKG28b。此外，半導體封裝PKG28可包括被構造成覆蓋上半導體封裝PKG28b的頂表面和側表面及下半導體封裝PKG28a的側表面的電磁屏蔽結構ESa28。電磁屏蔽結構ESa28可包括第一極化器Paa28和第二極化器Pba28。下半導體封裝PKG28a可包括下封裝基底PB28a及設置在下封裝基底PB28a上的下半導體芯片CH28a。下半導體芯片CH28a可通過倒裝芯片連接器INT28a電連接到下封裝基底PB28a。下模塑層Ma28a可設置在下封裝基底PB28a上，以覆蓋下半導體芯片CH28a的側表面。球結構BS28可設置在下封裝基底PB28a之下。上半導體封裝PKG28b可包括上封裝基底PB28b、通過鍵合線WR28電連接到上封裝基底PB28b的上半導體芯片CH28b、介于上封裝基底PB28b和上半導體芯片CH28b之間的粘性構件BA28、設置在上封裝基底PB28b上以覆蓋上半導體芯片CH28b和鍵合線WR28的上模塑層Ma28b?？稍O置連接結構IP28來電連接下半導體封裝PKG28a和上半導體封裝PKG28b。連接結構IP28可穿過下模塑層Ma28a，并電連接下封裝基底PB28a和上封裝基底PB28b?，F(xiàn)在，將參照圖60描述根據(jù)本發(fā)明的總體構思的其他示例性實施例的半導體封裝結構。參照圖60，半導體封裝PKG29可包括順序地堆疊的下半導體封裝PKG29a和上半導體封裝PKG29b。此外，半導體封裝PKG29可包括被構造成覆蓋上半導體封裝PKG29b的頂表面、上半導體封裝PKG29b的側表面及下半導體封裝PKG29a的側表面的上電磁屏蔽結構ESa29b。上電磁屏蔽結構ESa29b可包括第一極化器Paa29和第二極化器Pba29。下半導體封裝PKG29a可包括下封裝基底PB29a及設置在下封裝基底PB29a上的下半導體芯片CH29a。下半導體芯片CH29a可通過倒裝芯片連接器INT29a電連接到下封裝基底PB29a。下模塑層Ma29a可設置在下封裝基底PB29a上，以覆蓋下半導體芯片CH29a的側表面。下電磁屏蔽結構ESa29a可設置在下半導體封裝PKG29a的頂表面上。球結構BS29 可設置在下封裝基底PB29a之下。如圖60所示，上半導體封裝PKG29b可包括上封裝基底PB29b、鍵合線WR29、上半導體芯片CH29b、粘性構件BA29及上模塑層Ma29b。連接結構IP29可被設置為電連接下半導體封裝PKG29a和上半導體封裝PKG29b。連接結構IP29可穿過下電磁屏蔽結構ESa29a和下模塑層Ma29a,并電連接下封裝基底PB29a和上封裝基底PB29b?，F(xiàn)在，將參照圖61描述根據(jù)本發(fā)明的總體構思的其他示例性實施例的半導體封裝結構。參照圖61，半導體封裝PKG30可包括順序地堆疊的下半導體封裝PKG30a和上半導體封裝PKG30b。如圖60中的那樣，下半導體封裝PKG30a可包括下封裝基底PB30a、下半導體芯片CH30a、連接器INT30a、下模塑層Ma30a及下電磁屏蔽結構ESa30a。球結構BS30可設置在下封裝基底PB30a之下。如圖60中的那樣，上半導體封裝PKG30b可包括上封裝基底PB30b、鍵合線WR30、上半導體芯片CH30b、粘性構件BA30及上模塑層Ma30b。上半導體封裝PKG30b可包括被構造覆蓋上模塑層Ma30b的頂表面和側表面及上封裝基底PB30b的側表面的上電磁屏蔽結構ESa30b。上電磁屏蔽結構ESa30b可包括順序地堆疊的第一極化器Paa30和第二極化器Pba30?，F(xiàn)在，將參照圖62描述根據(jù)本發(fā)明的總體構思的其他示例性實施例的半導體封裝結構。參照圖62，半導體封裝PKG31可包括順序地堆疊的下半導體封裝PKG31a、上半導體封裝PKG31b及電磁屏蔽結構ESa31。電磁屏蔽結構ESa31可包括被構造覆蓋下半導封裝PKG31a的頂表面和側表面的下電磁屏蔽結構ESa31a、被構造覆蓋上半導封裝PKG31b的頂表面的上電磁屏蔽結構ESa31b。下電磁屏蔽結構ESa31a可包括順序地堆疊的第一極化器Paa31a和第二極化器Pba31a。上電磁屏蔽結構ESa31b可包括順序地堆疊的第三極化器Paa3 Ib和第四極化器Pba3 Ib。如圖60中的那樣，下半導體封裝PKG3Ia可包括下封裝基底PB3la、下半導體芯片CH31a、連接器INT31a及下模塑層Ma31a。球結構BS31可設置在下封裝基底PB31a之下。如圖60中的那樣，上半導體封裝PKG31b可包括上封裝基底PB31b、鍵合線WR31、上半導體芯片CH31b、粘性構件BA31及上模塑層Ma31b。現(xiàn)在，將參照圖63描述根據(jù)本發(fā)明的總體構思的其他示例性實施例的半導體封裝結構。參照圖63，半導體封裝PKG32可包括順序地堆疊的下半導體封裝PKG32a和上半導體封裝PKG32b。此外，半導體封裝PKG32可包括被構造覆蓋下半導封裝PKG32a的一部分的第一電磁屏蔽結構ESa32a以及被構造覆蓋上半導封裝PKG32b的頂表面的第二電磁屏蔽結構ESa32b。第一電磁屏蔽結構ESa32a和第二電磁屏蔽結構ESa32b可構成電磁屏蔽結構ESa32。下半導體封裝PKG32a可包括下封裝基底PB32a和下半導體芯片CH32a。下方填充構件Ma32a可設置在下封裝基底PB32a和下半導體芯片CH32a之間。下方填充構件Ma32a可部分或完全覆蓋下半導體芯片CH32a的側表面。下半導體芯片CH32a可通過倒裝芯片連接器INT32a電連接到下封裝基底PB32a。球結構BS32可設置在下封裝基底PB32a之下。第一電磁屏蔽結構ESa32a可設置在下半導體芯片CH32a的頂表面和側表面上。第一電磁屏蔽結構ESa32a可包括順序地堆疊的第一極化器Paa32a和第二極化器Pba32a。上半導體封裝PKG32b可包括上封裝基底PB32b、多個上半導體芯片CH32b及模塑層Ma32b。所述多個上半導體芯片CH32b可順序地堆疊在上封裝基底PB32b上。所述多個上半導體芯片CH32b可順序地堆疊在上封裝基底PB32b上。所述多個上半導體芯片CH32b可通過粘性構件BA32附著到彼此。鍵合線WR32可被設置為電連接所述多個上半導體芯片CH32b和上封裝基底PB32b。上模塑層Ma32b可設置在上封裝基底PB32b上，以覆蓋上半導體芯片CH32b和鍵合線WR32。第二電磁屏蔽結構ESa32b可覆蓋上模塑層Ma32b的頂表面。 可設置連接結構IP32來電連接下半導體封裝PKG32a和上半導體封裝PKG32b?，F(xiàn)在，將參照圖64描述根據(jù)本發(fā)明的總體構思的其他示例性實施例的半導體封裝結構。參照圖64，半導體封裝PKG33可包括下半導體封裝PKG33a和上半導體封裝PKG33b。此外，半導體封裝PKG33可包括被構造覆蓋下半導封裝PKG33a的頂表面的第一電磁屏蔽結構ESa33a以及被構造覆蓋上半導封裝PKG33b的頂表面的第二電磁屏蔽結構ESa33b。第一電磁屏蔽結構ESa33a可包括順序地堆疊的第一極化器Paa33a和第二極化器Pba33a，而第二電磁屏蔽結構ESa33b可包括順序地堆疊的第三極化器Paa33b和第四極化器 Pba33b。如圖63中的那樣，下半導體封裝PKG33a可包括下封裝基底PB33a、下半導體芯片CH33a、下方填充構件Ma33a及倒裝芯片連接器INT33a。上半導體封裝PKG33b可包括上封裝基底PB33b、多個半導體芯片CH33b、模塑層Ma33b、粘性構件BA33及鍵合線WR33。連接結構IP33可被設置為電連接下半導體封裝PKG33a和上半導體封裝PKG33b。球結構BS33可設置在下封裝基底PB33a之下。現(xiàn)在，將參照圖65描述根據(jù)本發(fā)明的總體構思的其他示例性實施例的半導體封裝結構。參照圖65，半導體封裝PKG34可包括順序地堆疊的下半導體封裝PKG34a和上半導體封裝PKG34b。此外，半導體封裝PKG34可包括設置在下半導封裝PKG34a內的第一電磁屏蔽結構ESa34a以及被構造覆蓋上半導封裝PKG34b的頂表面的第二電磁屏蔽結構ESa34b。第一電磁屏蔽結構ESa34a可包括順序地堆疊的第一極化器Paa34a和第二極化器Pba34a，而第二電磁屏蔽結構ESa34b可包括順序地堆疊的第三極化器Paa34b和第四極化器Pba34b。下半導體封裝PKG34a可包括下封裝基底PB34a和下半導體芯片CH34a。下方填充構件Ma34a可設置在下封裝基底PB34a和下半導體芯片CH34a之間。下半導體芯片CH34a可通過倒裝芯片連接器INT34a電連接到下封裝基底PB34a。第一電磁屏蔽結構ESa34a可覆蓋下半導體芯片CH34a。此外，下半導體封裝PKG34a可包括設置在下封裝基底PB34a和下半導體芯片CH34a之間以及在第一電磁屏蔽結構ESa34a上的下模塑層Ma34a。如圖63中的那樣，上半導體封裝PKG34b可包括上封裝基底PB34b、多個半導體芯片CH34b、鍵合線WR34及上模塑層Ma34b。連接結構IP34可被設置為電連接下半導體封裝PKG34a和上半導體封裝PKG34b。球結構BS34可設置在下封裝基底PB34a之下。 在下文中，將描述根據(jù)本發(fā)明的總體構思的其他示例性實施例的電子裝置?，F(xiàn)在，將參照圖66描述根據(jù)本發(fā)明的總體構思的示例性實施例的電子裝置。參照圖66，第一半導體封裝PKGAl、第二半導體封裝PKGBl、第三半導體封裝PKGCl及天線單元ATl可設置在電路基底IOOa上，并彼此隔開。電路基底IOOa可設置在板和/或印刷電路板(PCB)上。第一半導體封裝PKGAl可包括第一半導體芯片PCHla，第二半導體封裝PKGBl可包括第二半導體芯片PCHlb，第三半導體封裝PKGCl可包括第三半導體芯片PCHlc。在一些不例性實施例中，第一電磁屏蔽結構ESS1_1可覆蓋第一半導體封裝PKGAl的頂表面和側表面，而第二電磁屏蔽結構ESS1_2可覆蓋第二半導體封裝PKGBl的頂表面和側表面。第一電磁屏蔽結構ESS1_1可包括第一極化器ESSl_la和第二極化器ESSl_lb，第ニ電磁屏蔽結構ESS1_2可包括第一極化器ESSl_2a和第二極化器ESSl_2b。在至少ー個示例性實施例中，第一電磁屏蔽結構ESS1_1和第二電磁屏蔽結構ESS1_2可包括絕緣特性。然而，本發(fā)明的總體構思不限于此，第一電磁屏蔽結構ESS1_1和第二電磁屏蔽結構ESS1_2可展現(xiàn)出導電性或包括導電材料。第一半導體封裝PKGAl、第二半導體封裝PKGBl、第一電磁屏蔽結構ESS1_1及第ニ電磁屏蔽結構ESS1_2之間的位置關系是示例性的，本發(fā)明的總體構思不限于此。例如，第一半導體封裝PKGAl和第二半導體封裝PKGBl中的任意ー個可以是被電磁屏蔽結構保護的半導體裝置或半導體封裝中的任意ー個?？商峁щ姷碾姶牌帘谓Y構CSl以覆蓋第一半導體封裝PKGA1、第二半導體封裝PKGB1、第一電磁屏蔽結構ESS1_1及第ニ電磁屏蔽結構ESS1_2。導電的電磁屏蔽結構CSl可包括上板CSTl及被構造成從上板CSTl的邊緣延伸到電路基底IOOa的側壁結構CSSl。導電的電磁屏蔽結構CSl可以是屏蔽罩。導電的電磁屏蔽結構CSl可由包括不銹鋼或鈦(Ti)的金屬材料形成。空的空間ASl可形成在導電的電磁屏蔽結構CSl與第一電磁屏蔽結構ESS1_1和第二電磁屏蔽結構ESS1_2之間。第一電磁屏蔽結構ESS1_1和第二電磁屏蔽結構ESS1_2可設置在第一半導體封裝PKGAl和第二半導體封裝PKGBl之間，以覆蓋第一半導體封裝PKGAl的側壁和第二半導體封裝PKGBl的側壁。因此，由第一半導體封裝PKGAl和第二半導體封裝PKGBl中的任意ー個產(chǎn)生的電磁波可被第一電磁屏蔽結構ESS1_1和第二電磁屏蔽結構ESS1_2阻擋，并不會影響相鄰的其他半導體封裝。另外，由于第一電磁屏蔽結構ESS1_1、第二電磁屏蔽結構ESS1_2及導電的電磁屏蔽結構CSl，所以第一半導體封裝PKGAl和第二半導體封裝PKGBl可被保護而免受在外部產(chǎn)生的電磁波影響，且外部電子裝置及人體可被保護而免受由第一半導體封裝PKGAl和第二半導體封裝PKGBl產(chǎn)生的電磁波影響。即，第一電磁屏蔽結構ESS1_1和第二電磁屏蔽結構ESS1_2可保護第一半導體芯片PCHla和第二半導體芯片PCHlb免受外部電磁波影響。此夕卜，第一電磁屏蔽結構ESS1_1、第二電磁屏蔽結構ESS1_2及導電的電磁屏蔽結構CSl可防止由第一半導體芯片PCHla和第二半導體芯片PCHlb產(chǎn)生的電磁波影響外部電子裝置及人體。同時，導電的電磁屏蔽結構CSl可通過電路基底IOOa的接地焊盤GPa接地。然而，第一電磁屏蔽結構ESS1_1和第二電磁屏蔽結構ESS1_2可不接地。因此，可利用 第一電磁屏蔽結構ESS1_1和第二電磁屏蔽結構ESS1_2阻擋電磁波，而無需另外地使第一電磁屏蔽結構ESS1_1和第二電磁屏蔽結構ESS1_2接地。現(xiàn)在，將參照圖67描述根據(jù)本發(fā)明的總體構思的其他示例性實施例的電子裝置。參照圖67，如圖66中的那樣，第一半導體封裝PKGA2、第二半導體封裝PKGB2、第三半導體封裝PKGC2及天線單元AT2可設置在電路基底IOOb上，并彼此隔開。第一半導體封裝PKGA2可包括第一半導體芯片PCH2a，第二半導體封裝PKGB2可包括第二半導體芯片PCH2b，第三半導體封裝PKGC2可包括第三半導體芯片PCH2c。第一電磁屏蔽結構ESS2可覆蓋第一半導體封裝PKGA2的頂表面和側表面。如在前面的示例性實施例中的那樣，第一電磁屏蔽結構ESS2可包括第一極化器和第二極化器。第一電磁屏蔽結構ESS2可具有絕緣或導電特性。導電的電磁屏蔽結構CS2可設置在電路基底IOOb上，以覆蓋第一半導體封裝PKGA2、第二半導體封裝PKGB2及第一電磁屏蔽結構ESS2。導電的電磁屏蔽結構CS2可通過電路基底IOOb的接地焊盤GPb由電路基底IOOb接地。因此,第一電磁屏蔽結構ESS2可覆蓋設置在第一半導體封裝PKGA2內的第一半導體芯片PCH2a的頂表面和側表面。此外，第一電磁屏蔽結構ESS2的一部分可介于第一半導體封裝PKGA2和第二半導體封裝PKGB2之間。因此，第一電磁屏蔽結構ESS2可保護第二半導體封裝PKGB2免受由第一半導體封裝PKGA2產(chǎn)生的電磁波影響，并保護第一半導體封裝PKGA2，免受由第二半導體封裝PKGB2產(chǎn)生的電磁波影響。現(xiàn)在，將參照圖68描述根據(jù)本發(fā)明的總體構思的其他示例性實施例的電子裝置。參照圖68，第一半導體封裝PKGA3、第二半導體封裝PKGB3、第三半導體封裝PKGC3及天線單元AT3可設置在電路基底IOOc上，并彼此隔開。第一半導體封裝PKGA3可包括第一半導體芯片PCH3a，第二半導體封裝PKGB3可包括第二半導體芯片PCH3b，第三半導體封裝PKGC3可包括第三半導體芯片PCH3c。第一電磁屏蔽結構ESS3可覆蓋第一半導體封裝PKGA3的頂表面和側表面及第ニ半導體封裝PKGB3的頂表面和側表面。如在前面的示例性實施例中的那樣，第一電磁屏蔽結構ESS3可包括第一極化器和第二極化器。此外，第一電磁屏蔽結構ESS3可具有絕緣或導電特性。第一電磁屏蔽結構ESS3可包括覆蓋第一半導體封裝PKGA3的頂表面及第ニ半導體封裝PKGB3的頂表面的部分ESS3t、覆蓋第一半導體封裝PKGA3的側表面及第ニ半導體封裝PKGB3的側表面的部分ESS3s以及覆蓋電路基底IOOc的部分ESS3b?？商峁щ姷碾姶牌帘谓Y構CS3以覆蓋第一半導體封裝PKGA3、第二半導體封裝PKGB3及第一電磁屏蔽結構ESS3。導電的電磁屏蔽結構CS3可通過電路基底IOOc的接地焊盤GPc由電路基底IOOc接地。現(xiàn)在，將參照圖69描述根據(jù)本發(fā)明的總體構思的其他示例性實施例的電子裝置。參照圖69，第一半導體封裝PKGA4、第二半導體封裝PKGB4、第三半導體封裝PKGC4及天線單元AT4可設置在電路基底IOOd上，并彼此隔開。第一半導體封裝PKGA4可包括第一半導體芯片PCH4a，第二半導體封裝PKGB4可包括第二半導體芯片PCH4b，第三半導體封裝PKGC4可包括第三半導體芯片PCH4c?？稍O置第一電磁屏蔽結構ESS4以同時覆蓋第一半導體封裝PKGA4的頂表面和第 ニ半導體封裝PKGB4的頂表面及第一半導體封裝PKGA4和第二半導體封裝PKGB4中不會彼此相對的側表面。即，第一電磁屏蔽結構ESS4可在第一半導體封裝PKGA4和第二半導體封裝PKGB4之間留下空的空間AS4a，并覆蓋第一半導體封裝PKGA4和第二半導體封裝PKGB4。第一電磁屏蔽結構ESS4可包括第一極化器和第二極化器。第一電磁屏蔽結構ESS4可具有絕緣特性。在另ー種情況下，第一電磁屏蔽結構ESS4可包括導電材料?？稍O置電磁屏蔽結構CS4以覆蓋第一半導體封裝PKGA4、第二半導體封裝PKGB4及第一電磁屏蔽結構ESS4。導電的電磁屏蔽結構CS4可通過電路基底IOOd的接地焊盤GPd由電路基底IOOd接地。現(xiàn)在，將參照圖70描述根據(jù)本發(fā)明的總體構思的其他示例性實施例的電子裝置。參照圖70，第一半導體封裝PKGA5、第二半導體封裝PKGB5、第三半導體封裝PKGC5及天線單元AT5可設置在電路基底IOOe上，并彼此隔開。第一半導體封裝PKGA5可包括第一半導體芯片PCH5a，第二半導體封裝PKGB5可包括第二半導體芯片PCH5b，第三半導體封裝PKGC5可包括第三半導體芯片PCH5c。絕緣的電磁屏蔽結構ESS5可設置在電路基底IOOe的具有第一半導體封裝PKGA5、第二半導體封裝PKGB5及第三半導體封裝PKGC5的表面上，以覆蓋第一半導體封裝PKGA5、第二半導體封裝PKGB5及第三半導體封裝PKGC5。在這種情況下，絕緣的電磁屏蔽結構ESS5可不覆蓋天線單元AT5?？稍O置導電的電磁屏蔽結構CS5以覆蓋絕緣的電磁屏蔽結構ESS5的一部分，并覆蓋第一半導體封裝PKGA5和第二半導體封裝PKGB5。在這種情況下，導電的電磁屏蔽結構CS5可穿過絕緣的電磁屏蔽結構ESS5并通過電路基底IOOe的接地焊盤GPe由電路基底IOOe接地。絕緣的電磁屏蔽結構ESS5可包括封閉部分ESS5a和暴露部分ESS5b。絕緣的電磁屏蔽結構ESS5的封閉部分ESS5a可設置在第一半導體芯片PCH5a和電路基底IOOe中的至少ー個上。例如，絕緣的電磁屏蔽結構ESS5可包括覆蓋設置在導電的電磁屏蔽結構CS5內的第一半導體封裝PKGA5和第二半導體封裝PKGB5的部分ESS5a、覆蓋設置在導電的電磁屏蔽結構CS5外部的第三半導體封裝PKGC5的部分ESS5b以及覆蓋電路基底IOOe的部分ESS5c。絕緣的電磁屏蔽結構ESS5的封閉部分ESS5a可被導電的電磁屏蔽結構CS5圍繞。
因此，第一半導體封裝PKGA5和第二半導體封裝PKGB5可被包括導電的電磁屏蔽結構CS5和絕緣的電磁屏蔽結構ESS5的雙重結構屏蔽而免受電磁波影響，而第三半導體封裝PKGC5可被絕緣的電磁屏蔽結構ESS5屏蔽而免受電磁波影響?，F(xiàn)在，將參照圖71描述根據(jù)本發(fā)明的總體構思的其他示例性實施例的電子裝置。參照圖71，第一半導體封裝PKGA6、第二半導體封裝PKGB6及天線單元AT6可設置在電路基底IOOf上,并彼此隔開。絕緣的電磁屏蔽結構ESS6可設置在電路基底IOOf上，以覆蓋第一半導體封裝PKGA6和第二半導體封裝PKGB6，并使天線單元AT6暴露。絕緣的電磁屏蔽結構ESS6可包括覆蓋第一半導體封裝PKGA6的頂表面、第二半導體封裝PKGB6的頂表面、第一半導體封裝PKGA6的側表面及第ニ半導體封裝PKGB6的側表面的部分、以及覆蓋電路基底IOOf的頂表面的部分。因此，第一半導體封裝PKGA6的頂表面和側表面及第ニ半導體封裝PKGB6的頂表面和側表面可被絕緣的電磁屏蔽結構ESS6屏蔽而免受電磁波影響。如 在前面的示例性實施例中描述的那樣，第一電磁屏蔽結構ESS6可包括順序地堆疊的第一極化器和第二極化器?，F(xiàn)在，將參照圖72描述根據(jù)本發(fā)明的總體構思的其他示例性實施例的電子裝置。參照圖72，第一半導體封裝PKGA7、第二半導體封裝PKGB7及天線單元AI7可設置在電路基底IOOg上,并彼此隔開。大致示出的絕緣的電磁屏蔽結構ESS7可設置在電路基底IOOg上，以覆蓋第一半導體封裝PKGA7和第二半導體封裝PKGB7，并使天線單元AI7暴露。如上面詳細地描述的那樣，絕緣的電磁屏蔽結構ESS7可包括第一極化器和第二極化器。絕緣的電磁屏蔽結構ESS7可延伸，以覆蓋第一半導體封裝PKGA7的頂表面和第二半導體封裝PKGB7的頂表面。因此，第一空的空間AS7a可形成在第一半導體封裝PKGA7和第二半導體封裝PKGB7之間。此外，絕緣的電磁屏蔽結構ESS7可從第一半導體封裝PKGA7的頂表面和第二半導體封裝PKGB7的頂表面延伸，以覆蓋電路基底IOOg的頂表面。絕緣的電磁屏蔽結構ESS7可圍繞第一半導體封裝PKGA7的側表面和第二半導體封裝PKGB7的側表面，并覆蓋第一半導體封裝PKGA7的頂表面和第二半導體封裝PKGB7的頂表面。第二空的空間AS7b可形成在絕緣的電磁屏蔽結構ESS7的會圍繞第一半導體封裝PKGA7的側表面和第二半導體封裝PKGB7的側表面的部分與第一半導體封裝PKGA7的側表面和第二半導體封裝PKGB7的側表面之間。即，絕緣的電磁屏蔽結構ESS7可不直接覆蓋第一半導體封裝PKGA7的側表面和第二半導體封裝PKGB7的側表面，而是與第一半導體封裝PKGA7的側表面和第二半導體封裝PKGB7的側表面隔開。同吋，參照圖66至圖72描述的電磁屏蔽結構和半導體封裝之間的位置關系僅僅是示例。即，本發(fā)明的總體構思可包括應用了圖I至圖11的示例性實施例及圖20至圖66的示例性實施例中的至少ー個的示例性實施例,在所述示例性實施例中，被保護而免受電磁波影響或者被阻擋了電磁波的半導體封裝設置在參照圖66至圖72描述的電路基底上?，F(xiàn)在，將描述根據(jù)本發(fā)明的總體構思的示例性實施例的電子系統(tǒng)。參照圖73，電子裝置200可包括存儲裝置210、控制裝置220及輸入/輸出(I/O)裝置230。I/O裝置230可包括輸入裝置233、顯示裝置236及無線通信裝置239。電子裝置200不限于單個存儲裝置210，并可包括一個或多個存儲裝置。所述ー個或多個存儲裝置可以是相同類型的存儲裝置，或者可以是彼此不同類型的存儲裝置。存儲裝置的類型可包括但不限于硬盤驅動器(HDD)存儲裝置、非易失性存儲器(例如，閃速存儲器或者電可擦除可編程只讀存儲器(EEPROM))或者易失性存儲器(例如，基于電池的動態(tài)隨機存取存儲器(DRAM)或者同步DRAM(SDRAM))。存儲裝置210可包括根據(jù)本發(fā)明的總體構思的示例性實施例的裝置中的任意ー個。例如，存儲裝置210可包括根據(jù)本發(fā)明的總體構思的半導體封裝中的至少ー個?？刂蒲b置220可用于控制電子裝置200的操作。例如，控制裝置220可包括微處理器(MP)、微控制器等?？刂蒲b置220可包括根據(jù)本發(fā)明的總體構思的示例性實施例的裝置中的任意ー個。例如，控制裝置220可包括根據(jù)本發(fā)明的總體構思的上述半導體封裝中的至少ー個。I/O裝置230可用于將來自電子裝置200的數(shù)據(jù)傳輸?shù)酵獠垦b置/將來自外部裝置的數(shù)據(jù)傳輸?shù)诫娮友b置200。例如，I/O裝置230可包括但不限于顯示屏、按鈕、端ロ、觸 摸屏、操縱桿、點擊式轉盤(click wheel)、滾輪、觸摸板、按鍵、鍵盤、麥克風及相機。無線通信裝置239可包括至少ー個1C、功率放大器電路、無源射頻(RF)部件、至少ー個天線及通信電路(例如，包括被構造成處理RF無線信號的另ー電路的RF收發(fā)器電路)?？衫霉?例如，紅外(IR)通信)傳輸無線信號?，F(xiàn)在，將描述根據(jù)本發(fā)明的總體構思的示例性實施例的電子裝置。參照圖74，可提供具有內部空間的殼體300。殼體300可由包括但不限于塑料、玻璃、陶瓷、金屬或者它們的混合物的材料形成。第一絕緣電磁屏蔽結構315可設置在殼體300的內表面上。第一絕緣電磁屏蔽結構315可包括順序地堆疊的第一極化器310和第二極化器313。在一些示例性實施例中，電子裝置可采用第一絕緣電磁屏蔽結構315。因此，可增加構成殼體300的材料的基本上不能夠阻擋電磁波的塑料的含量。即，由于電子裝置可采用第一絕緣電磁屏蔽結構315，所以可減小殼體300內能夠阻擋電磁波且比塑料重的金屬的含量，從而減小電子裝置的整體重量。處理裝置320可設置在殼體300的內部空間中。處理裝置320可包括控制裝置和存儲裝置。此外，處理裝置320可包括根據(jù)本發(fā)明的總體構思的上述示例性實施例的半導體裝置、半導體封裝或者電子裝置。例如，處理裝置320可包括導電的電磁屏蔽結構CS(其可與參照圖66描述的導電的電磁屏蔽結構CSl相同)及絕緣的電磁屏蔽結構IS(其可與參照圖66描述的絕緣的電磁屏蔽結構ESS_1相同)。此外，絕緣的電磁屏蔽結構IS可設置在導電的電磁屏蔽結構CS內。因此，構成處理裝置320的電子元件可被包括絕緣的電磁屏蔽結構IS和導電的電磁屏蔽結構CS的雙重結構屏蔽而免受電磁波影響。通過電カ連接器353連接到處理裝置320的電源350可設置在殼體300的內部空間中。例如，當電子裝置是便攜式電子裝置吋，電源350可以是電池。I/O裝置360可設置在殼體300上或者與殼體300的ー個端部結合，并通過連接器363電連接到處理裝置320。I/O裝置360可包括顯示單元和/或觸摸屏。這里，顯示單元的顯示表面可被暴露到殼體300的外部。無線通信単元339可設置在殼體300內或者被設置為殼體300的一部分。無線通信単元339可包括收發(fā)器電路部分330、天線333、被構造成連接天線333和收發(fā)器電路部分330的連接器336。
根據(jù)本發(fā)明的總體構思的示例性實施例，可提供包括第一極化器和第二極化器的電磁屏蔽結構。第一極化器和第二極化器可具有不同的傳輸軸，例如，彼此正交的傳輸軸。電磁屏蔽結構可抑制通過半導體裝置、半導體封裝、電子裝置及電子系統(tǒng)獲得的外部電磁波的量。此外，電磁屏蔽結構可抑制由半導體裝置、半導體封裝、電子裝置及電子系統(tǒng)產(chǎn)生的電磁波影響外部電子裝置及人體。此外，由于電磁屏蔽結構設置在彼此相鄰地設置的第一半導體芯片和第二半導體芯片之間，所以第二半導體芯片可獲得由第一半導體芯片產(chǎn)生的較少量的電磁波。 雖然已經(jīng)示出并描述了本發(fā)明的總體構思的一些示例性實施例，但是本領域的技術人員將認識到，在不脫離由權利要求及其等同物限定其范圍的本發(fā)明的總體構思的原理和精神的情況下，可對這些示例性實施例進行改變。
權利要求
1.一種電子裝置，包括 電路基底； 第一半導體封裝，設置在電路基底上； 第二半導體封裝，設置在電路基底上，并與第一半導體封裝隔開； 絕緣的電磁屏蔽結構，設置在第一半導體封裝的頂表面和側表面上； 導電的電磁屏蔽結構，設置在電路基底上，并被構造成覆蓋第一半導體封裝、第二半導體封裝及絕緣的電磁屏蔽結構。
2.根據(jù)權利要求I所述的裝置，其中，絕緣的電磁屏蔽結構包括具有第一傳輸軸的第一極化器及具有與第一極化器的第一傳輸軸正交的第二傳輸軸的第二極化器。
3.一種電子裝置，包括 第一半導體芯片； 第二半導體芯片； 絕緣的電磁屏蔽結構，介于第一半導體芯片和第二半導體芯片之間， 其中，絕緣的電磁屏蔽結構包括 第一極化器，具有第一傳輸軸； 第二極化器，具有不同于第一傳輸軸的第二傳輸軸。
4.根據(jù)權利要求3所述的裝置，所述裝置還包括封裝基底， 其中，第一半導體芯片和第二半導體芯片設置在封裝基底上。
5.根據(jù)權利要求4所述的裝置，其中，第一半導體芯片和第二半導體芯片豎直地堆疊在封裝基底上。
6.根據(jù)權利要求4所述的裝置，其中，第一半導體芯片和第二半導體芯片在封裝基底上沿著水平方向彼此隔開。
7.一種電子裝置，包括 電路基底，包括接地焊盤，以提供電接地點； 至少ー個第一半導體芯片封裝，設置在電路基底上； 絕緣的電磁屏蔽結構，包括封閉部分和暴露部分，所述封閉部分設置在所述至少ー個第一半導體芯片封裝及電路基底上； 導電的電磁屏蔽結構，圍繞絕緣的電磁屏蔽結構的封閉部分，并穿過所述封閉部分以接觸接地焊盤，使得導電的電磁屏蔽結構接地。
8.根據(jù)權利要求7所述的裝置，所述裝置還包括半導體芯片，半導體芯片設置在電路基底上并位于導電的電磁屏蔽結構的外部，絕緣的電磁屏蔽結構的暴露部分設置在半導體芯片和電路基底上。
全文摘要
本發(fā)明提供一種電子裝置。該電子裝置包括設置在電路基底上的第一半導體封裝。第二半導體封裝設置在電路基底上，并與第一半導體封裝隔開。絕緣的電磁屏蔽結構設置在第一半導體封裝的頂表面和側表面上。導電的電磁屏蔽結構設置在電路基底上，以覆蓋第一半導體封裝、第二半導體封裝及絕緣的電磁屏蔽結構。
文檔編號H01L23/552GK102867813SQ20121017127
公開日2013年1月9日 申請日期2012年5月29日 優(yōu)先權日2011年5月30日
發(fā)明者金容勛, 崔仁虎, 金京范 申請人:三星電子株式會社