專(zhuān)利名稱(chēng)：基于SOI三維陣列式后柵型Si-NWFET制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路制造領(lǐng)域，特別涉及一種基于SOI三維陣列式后柵型Si-NWFET制造方法。
背景技術(shù)：
通過(guò)縮小晶體管的尺寸來(lái)提高芯片的工作速度和集成度、減小芯片功耗密度一直是微電子工業(yè)發(fā)展所追求的目標(biāo)。在過(guò)去的四十年里，微電子工業(yè)發(fā)展一直遵循著摩爾定律。當(dāng)前，場(chǎng)效應(yīng)晶體管的物理柵長(zhǎng)已接近20nm，柵介質(zhì)也僅有幾個(gè)氧原子層的厚度，通過(guò)縮小傳統(tǒng)場(chǎng)效應(yīng)晶體管的尺寸來(lái)提高性能已面臨一些困難，這主要是因?yàn)樾〕叽缦露虦系佬?yīng)和柵極漏電流破壞了晶體管的開(kāi)關(guān)性能。納米線場(chǎng)效應(yīng)晶體管(NWFET，Nano-Wire M0SFET)有望解決短溝道效應(yīng)和柵極漏 電流的問(wèn)題。一方面，NWFET中的溝道厚度和寬度都較小，使得柵極更接近于溝道的各個(gè)部分，有助于增強(qiáng)晶體管的柵極調(diào)制能力，并且大多數(shù)晶體管都采用圍柵結(jié)構(gòu)，柵極從多個(gè)方向?qū)系肋M(jìn)行調(diào)制，進(jìn)一步增強(qiáng)了柵極的調(diào)制能力，改善亞閾值特性。因此，NWFET可以很好地抑制短溝道效應(yīng)，使晶體管尺寸得以進(jìn)一步縮小。另一方面，NWFET利用自身的細(xì)溝道和圍柵結(jié)構(gòu)改善柵極調(diào)制力和抑制短溝道效應(yīng)，緩解了減薄柵介質(zhì)厚度的要求，有望減小柵極漏電流。此外，納米線溝道可以不摻雜，減少了溝道內(nèi)雜質(zhì)離散分布和庫(kù)侖散射。對(duì)于一維納米線溝道，由于量子限制效應(yīng)，溝道內(nèi)載流子遠(yuǎn)離表面分布，故載流子輸運(yùn)受表面散射和溝道橫向電場(chǎng)影響小，可以獲得較高的遷移率。基于以上優(yōu)勢(shì)，NWFET越來(lái)越受到科研人員的關(guān)注。由于Si材料和工藝在半導(dǎo)體工業(yè)中占有主流地位，與其他材料相比，硅納米線場(chǎng)效應(yīng)晶體管(Si-NWFET)的制作更容易與當(dāng)前工藝兼容。NWFET的關(guān)鍵工藝是納米線的制作，可分為自上而下和自下而上兩種工藝路線。對(duì)于Si納米線的制作，自上而下的制作主要利用光刻和刻蝕工藝，自下而上的制作主要基于金屬催化的氣-液-固生長(zhǎng)機(jī)制，生長(zhǎng)過(guò)程中以催化劑顆粒作為成核點(diǎn)。目前，自下而上的工藝路線制備的硅納米線由于其隨機(jī)性而不太適合Si-NWFET的制備，因此目前的硅納米線場(chǎng)效應(yīng)晶體管中的Si-NW主要是通過(guò)自上而下的工藝路線制備。目前，基于單個(gè)硅納米線的場(chǎng)效應(yīng)晶體管(MOSFET)工藝制備方法研究比較熱門(mén)，如申請(qǐng)?zhí)枮?00710098812. 4的發(fā)明公開(kāi)了一種基于體硅的通過(guò)自上而下途徑實(shí)現(xiàn)體娃納米線結(jié)構(gòu)的工藝方法,有效抑制了器件的自加熱效應(yīng)。而論文《Fabrication andCharacterization of Gate-AlI-Around Silicon Nanowires on Bulk Silicon》中公開(kāi)了一種基于硅納米線的MOSFET制備方法，但隨著硅納米線截面積的縮小，器件的電流驅(qū)動(dòng)能力會(huì)受到納米線截面積的限制，使得Si-NWFET在模擬或射頻電路中的應(yīng)用受到限制，因此，有人開(kāi)始研究采用多條納米線作為輸運(yùn)溝道，以解決該問(wèn)題。ff. ff. Fang 等人在 IEEE ELECTRON DEVICE LETTERS, VOL. 28，NO. 3，MARCH 2007 上發(fā)表的論文《Vertically Stacked SiGe Nanowire Array Channel CMOS Transistors》中提出了一種縱向制備硅納米線的方法，使得硅納米線場(chǎng)效應(yīng)晶體管器件在縱向集成多條硅納米線，從而使得器件的電流驅(qū)動(dòng)能力成倍增大，同時(shí)集成密度不受影響。既可以保持平面結(jié)構(gòu)場(chǎng)效應(yīng)晶體管(FET)的優(yōu)勢(shì)又增強(qiáng)了柵極調(diào)制能力。其工藝方法是在SOI (Siliconon Insulator)上交替生長(zhǎng)(Ge/Si Ge)/Si/(Ge/SiGe)/Si層，并在其上定義鰭形(Fin)結(jié)構(gòu)，然后進(jìn)行750°C干氧氧化，由于SiGe層較Si層有更快的氧化速率以致SiGe層完全被氧化，氧化過(guò)程中Ge進(jìn)入鄰近的Si層表面形成SiGe合金，腐蝕掉完全被氧化的SiGe層后得到三維堆積的、表面裹有SiGe合金的Si納米線。然后進(jìn)行熱氧化，在娃納米線(SiNW)表面形成SigGexO2作為柵極氧化層，再淀積無(wú)定型硅或者多晶硅，最后通過(guò)光刻和蝕刻形成柵極。該方法可以實(shí)現(xiàn)縱向堆疊型硅納米線場(chǎng)效應(yīng)晶體管結(jié)構(gòu)，但存在一個(gè)缺點(diǎn)當(dāng)SiGe層氧化過(guò)程中，Ge會(huì)濃縮到Si層的表面，去除Si02后，在硅 納米線表面裹有一層濃縮后的SiGe合金。由于Ge02溶于水，它使得后續(xù)工藝面臨巨大的不便，另外，Ge02的介電常數(shù)較Si02小，Ge02與Si的界面態(tài)較大，不適合作為場(chǎng)效應(yīng)晶體管(FET)的柵氧化層。

發(fā)明內(nèi)容
本發(fā)明提供一種基于SOI縱向堆疊式后柵型Si-NWFET制造方法，便于器件電性、柵極以及柵極溝槽的輪廓控制，并使器件中柵極與SOI襯底的隔離效果更佳，同時(shí)實(shí)現(xiàn)硅納米線場(chǎng)效應(yīng)晶體管的常規(guī)柵極氧化層結(jié)構(gòu)。為解決上述技術(shù)問(wèn)題，本發(fā)明提供一種基于SOI三維陣列式后柵型Si-NWFET制造方法，包括提供SOI襯底，所述SOI襯底自下而上依次為底硅層，絕緣體層和頂層硅；對(duì)所述SOI襯底進(jìn)行處理，將所述頂層硅轉(zhuǎn)化為初始鍺硅層；在所述初始硅鍺層表面交替生長(zhǎng)硅層和后續(xù)鍺硅層，所述初始鍺硅層與所述后續(xù)鍺硅層共同構(gòu)成鍺硅層；對(duì)所述鍺硅層與硅層進(jìn)行刻蝕，形成鰭形有源區(qū)；在鰭形有源區(qū)內(nèi)形成硅納米線，所述硅納米線三維陣列式縱向堆疊；在所述SOI襯底上的溝道內(nèi)形成無(wú)定形碳并進(jìn)行源漏區(qū)離子注入以及退火工藝；在所述SOI襯底、硅納米線以及源漏區(qū)表面形成柵極氧化層；在所述SOI襯底上形成柵極；在所述柵極和源漏區(qū)表面形成合金層；去除所述無(wú)定形碳，在所述溝道內(nèi)填充隔離介質(zhì)層，同時(shí)進(jìn)行層間隔離介質(zhì)沉積。較佳的，對(duì)所述SOI襯底表面進(jìn)行處理，將所述SOI襯底頂層硅轉(zhuǎn)化為鍺硅層的具體操作為在所述SOI襯底表面沉積一鍺層；對(duì)所述鍺層氧化處理，所述鍺層中鍺氧化濃縮與所述SOI襯底頂層的硅形成鍺硅層，所述鍺硅層表面為SiO2層；濕法去除所述SiO2層。較佳的，所述硅層至少為一層，所述鍺硅層比所述硅層多一層。較佳的，對(duì)所述硅層和鍺硅層交替生長(zhǎng)之后，進(jìn)行Si-NWFET器件溝道離子注入。較佳的，所述硅納米線直徑在I納米 I微米之間。較佳的，所述硅納米線的截面形狀為圓形、橫向跑道形或縱向跑道形。較佳的，在所述硅納米線、SOI襯底以及源漏區(qū)上形成柵極氧化層之前，還包括對(duì)所述硅納米線進(jìn)行熱氧化；蝕刻掉所述熱氧化形成的二氧化硅。較佳的，所述柵極氧化層的材料為二氧化硅、氮氧化硅或高k介質(zhì)。較佳的，所述高k介質(zhì)為Hf02、A1203、ZrO2中的一種或其任意組合。較佳的，所述柵極的材料為多晶硅，無(wú)定形硅，金屬或所述多晶硅、無(wú)定型硅以及金屬的任意組合。較佳的，所述隔離介質(zhì)為二氧化硅。較佳的，所述刻蝕采用次常壓化學(xué)氣相刻蝕法 。較佳的，所述次常壓化學(xué)氣相刻蝕法采用氫氣和氯化氫混合氣體，其中氫氣和氯化氫混合氣體的溫度在600°C 800°C之間，其中氯化氫的分壓大于300Torr。與現(xiàn)有技術(shù)相比，與現(xiàn)有技術(shù)相比，本發(fā)明的三維陣列式后柵型硅納米線場(chǎng)效應(yīng)晶體管結(jié)構(gòu)具有以下優(yōu)點(diǎn)I、基于SOI襯底，由于SOI襯底中絕緣體層(例如是埋氧層)的存在，有效增加了柵極與SOI襯底之間的隔離效果；2、在硅納米線上形成柵極氧化層工藝是獨(dú)立進(jìn)行的，從而可以采用常規(guī)的柵極氧化層，如二氧化硅即可；3、柵極的形成在源漏區(qū)離子注入與退火工藝步驟之后，即為后柵極工藝，利于柵極輪廓與器件電性的控制；4、首先在溝道內(nèi)形成無(wú)定形碳，接著進(jìn)行后柵極工藝，后柵極工藝完成后去除無(wú)定形碳，即采用無(wú)定形碳作為后柵極工藝中的虛擬隔離層，由于無(wú)定形碳具有高刻蝕選擇比和高吸光性并且易于灰化，利于柵極以及柵極溝槽輪廓的控制；5、同時(shí)進(jìn)行溝道隔離介質(zhì)以及層間隔離介質(zhì)沉積，簡(jiǎn)化工藝；6、采用三維陣列式硅納米線結(jié)構(gòu)來(lái)設(shè)計(jì)硅納米線場(chǎng)效應(yīng)晶體管(SiNWFET)結(jié)構(gòu)，納米線條數(shù)增多，器件電流驅(qū)動(dòng)能力增大。


圖I為本發(fā)明一具體實(shí)施例中SOI襯底X-X’向剖面示意圖；圖2為本發(fā)明一具體實(shí)施例中沉積鍺層或鍺硅層后X-X’向剖面示意圖；圖3為本發(fā)明一具體實(shí)施例中鍺層或鍺硅層氧化后X-X’向剖面示意圖；圖4為本發(fā)明一具體實(shí)施例中去除二氧化硅后X-X’向剖面示意圖；圖5為本發(fā)明一具體實(shí)施例中交替沉積娃層和鍺娃層后X-X’向剖面不意圖；圖6為本發(fā)明一具體實(shí)施例中對(duì)溝道進(jìn)行離子注入工藝時(shí)X-X’向剖面示意圖；圖7為本發(fā)明一具體實(shí)施例中形成鰭形有源區(qū)后的Y-Y’向剖面示意圖；圖8A SB分別為本發(fā)明一具體實(shí)施例中刻蝕去除鍺硅層后器件的X-X’向和Y-Y’向剖面示意圖；圖SC為本發(fā)明一具體實(shí)施例中形成硅納米線后器件的立體示意圖；圖9為本發(fā)明一具體實(shí)施例中硅納米線截面形狀示意圖；圖IOA IOB為本發(fā)明一具體實(shí)施例中沉積無(wú)定形碳后器件的X-X’向剖面示意圖和立體圖；圖IlA IlB分別為本發(fā)明一具體實(shí)施例中去除多余無(wú)定形碳后器件X-X’向和Y-Y’向剖面示意圖；圖12為本發(fā)明一具體實(shí)施例中進(jìn)行源漏區(qū)離子注入時(shí)器件X-X’向剖面示意圖；圖13A 13B分別為本發(fā)明一具體實(shí)施例中形成柵極溝槽后器件X_X’向和Y_Y’向剖面示意圖；圖14Α 14Β分別為本發(fā)明一具體實(shí)施例中柵極氧化工藝后器件Χ_Χ’向剖面示意圖和立體結(jié)構(gòu)意圖；圖15Α 15Β分別為本發(fā)明一具體實(shí)施例中沉積柵極材料后器件Χ_Χ’向和Υ_Υ’向剖面示意圖；圖16Α 16Β分別為本發(fā)明一具體實(shí)施例中形成柵極后器件Χ_Χ’向和Υ_Υ’向剖面示意圖； 圖16C為本發(fā)明一具體實(shí)施例中形成柵極后器件立體結(jié)構(gòu)示意圖；圖17Α 17C分別為本發(fā)明一具體實(shí)施例中完成自對(duì)準(zhǔn)硅、鍺硅金屬合金(Salicidation)工藝后器件Χ_Χ’向和Υ_Υ’向剖面示意圖，以及立體示意圖；圖18Α 18Β分別為本發(fā)明一具體實(shí)施例中去除無(wú)定形碳后器件Χ_Χ’向和Υ_Υ’向剖面示意圖；圖18C為本發(fā)明一具體實(shí)施例中去除無(wú)定形碳后器件立體結(jié)構(gòu)示意圖；圖19Α 19Β分別為本發(fā)明一具體實(shí)施例中沉積隔離介質(zhì)后Χ_Χ’向和Υ_Υ’向剖面示意圖；圖19C為本發(fā)明一具體實(shí)施例中沉積隔離介質(zhì)后器件立體結(jié)構(gòu)示意圖；圖20Α 20Β分別為本發(fā)明一具體實(shí)施例中金屬互連工藝后器件Χ_Χ’向和Υ_Υ’向剖面示意圖；圖21為本發(fā)明一具體實(shí)施例中硅納米線場(chǎng)效應(yīng)晶體管立體結(jié)構(gòu)示意圖；圖22為本發(fā)明一具體實(shí)施例中娃納米線場(chǎng)效應(yīng)晶體管俯視意圖。
具體實(shí)施例方式為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更加明顯易懂，下面結(jié)合附圖對(duì)本發(fā)明的具體實(shí)施方式
做詳細(xì)的說(shuō)明。首先，如圖22所示，為了更清楚的描述本實(shí)施例，定義鰭形有源區(qū)或后續(xù)形成的硅納米線的長(zhǎng)度方向?yàn)棣?Χ’向，Χ-Χ’向貫穿柵極和源漏區(qū)，垂直于Χ-Χ’向?yàn)棣?Υ’向。下面結(jié)合圖I至22詳細(xì)的描述本發(fā)明一實(shí)施例的基于體硅的三維陣列式Si-NWFET的制作方法，具體包括請(qǐng)參照?qǐng)D1，提供SOI襯底，所述SOI襯底的底層為用于提供機(jī)械支撐的硅襯層11，硅襯層11上為絕緣體層，本發(fā)明采用埋氧層(BOX) 12作為絕緣體層，埋氧層12上層也就是SOI的頂層,頂層為娃層13。接著，對(duì)所述SOI襯底表面進(jìn)行處理，將所述SOI襯底的頂層轉(zhuǎn)化為初始鍺硅層15’ ；具體包括首先，請(qǐng)參照?qǐng)D2，在SOI襯底表面形成一鍺層14(鍺層可由鍺硅層替代)；接著，請(qǐng)參照?qǐng)D3，對(duì)SOI襯底表面進(jìn)行氧化處理，鍺層14因?yàn)檠趸瘽饪s滲到頂層中，形成初始鍺硅層15’，初始鍺硅層15’上層表面的硅被氧化成為二氧化硅層16 ;接著，請(qǐng)參照?qǐng)D4，采用濕法刻蝕去除SOI襯底表面的二氧化硅層16，此時(shí)，SOI襯底的頂層由硅層13轉(zhuǎn)化為初始鍺硅層15’請(qǐng)參照?qǐng)D5，在SOI襯底上交替形成硅層13和后續(xù)鍺硅層15”，首先在初始鍺硅層15’上外延生長(zhǎng)硅層13，再外延生長(zhǎng)后續(xù)鍺硅層15”，為方便描述，將初始鍺硅層15’和后續(xù)鍺硅層15”統(tǒng)稱(chēng)為鍺硅層15，以此類(lèi)推，其中硅層13的數(shù)目至少為一層，鍺硅層15比硅層13多一層，S卩，最下方的為初始鍺硅層15’，最上方的為后續(xù)鍺硅層15”。本發(fā)明以三層的硅層13為例。請(qǐng)參照?qǐng)D6，對(duì)SOI襯底溝道區(qū)進(jìn)行離子注入，具體為首先，在鍺硅層15上進(jìn)行光刻工藝，覆蓋光刻膠20在后續(xù)形成源極203 (請(qǐng)參照?qǐng)D22)和漏極204 (請(qǐng)參照?qǐng)D22)的區(qū)域，接著進(jìn)行離子注入，離子注入完成后去除源極203和漏極204表面的光刻膠20。需要說(shuō)明的是，該步驟為可選步驟，依器件電性要求允許情況下可省略。請(qǐng)參照?qǐng)D7，對(duì)所述鍺硅層15和硅層13刻蝕處理，形成鰭形有源區(qū)201 (請(qǐng)參照?qǐng)D22)，剩余的區(qū)域作為源漏區(qū)，即源極203和漏極204區(qū)域；可采用光學(xué)光刻(Photolithography)或電子束光刻(electron beam lithography),刻蝕掉鰭形有源區(qū)周?chē)嘤嗟逆N硅層15和硅層13，直至暴露埋氧層12表面。請(qǐng)參照?qǐng)D8A SC，在所述鰭形有源區(qū)內(nèi)形成硅納米線131，所述硅納米線131三維陣列式縱向堆疊；具體為，選擇性刻蝕去除鰭形有源區(qū)201內(nèi)的鍺硅層15，可選的，利用次常壓化學(xué)氣相刻蝕法進(jìn)行選擇性刻蝕，可以采用600 800攝氏度下的H2和HCL混合氣體，其中HCL的分壓大于300ΤΟ1Γ，選擇性刻蝕步驟直至鰭形有源區(qū)201內(nèi)的鍺硅層15全部去除為止；接著，對(duì)鰭形有源區(qū)201、SOI襯底和源漏區(qū)表面進(jìn)行氧化，控制氧化時(shí)間，利用濕法工藝去除鰭形有源區(qū)201、S0I襯底以及源漏區(qū)表面的SiO2，從而形成硅納米線131 (請(qǐng)參照?qǐng)D8C)。進(jìn)一步的，如果所述的熱氧化是爐管氧化(Furnace Oxidation)，則氧化時(shí)間范圍為I分鐘至20小時(shí)；如果是快速熱氧化(RTO)，則氧化時(shí)間范圍為I秒到30分鐘。然后通過(guò)濕法工藝去除上述步驟在硅納米線131及埋氧層12和源漏區(qū)表面上形成的二氧化硅。最后形成的硅納米線131直徑在I納米 I微米之間。由于硅層13的厚度與鰭形有源區(qū)201橫向尺寸大小不同，硅納米線131的截面形狀也不同，請(qǐng)參照?qǐng)D9，硅納米線131的截面形狀包括圓形301，橫向跑道形302以及縱向跑道形303，本發(fā)明優(yōu)選截面形狀為圓形301的硅納米線131，通過(guò)更先進(jìn)的圖形轉(zhuǎn)移技術(shù)，可以對(duì)鰭形有源區(qū)(Fin)結(jié)構(gòu)尺寸進(jìn)行更精確控制，從而更有利于硅納米線131的形狀優(yōu)化和精確控制硅納米線131的直徑。請(qǐng)參照?qǐng)D10A 11B，在所述SOI襯底上的溝道內(nèi)形成無(wú)定形碳17并進(jìn)行源漏區(qū)離子注入以及退火工藝；具體為首先，請(qǐng)參照?qǐng)D10A 10B，在SOI襯底、源極203以及漏極204區(qū)域表面沉積無(wú)定型碳17 ;接著，請(qǐng)參照?qǐng)DIlA 11B，利用化學(xué)機(jī)械研磨(CMP)去除源極203與漏極204區(qū)域表面多余的無(wú)定型碳17。需要說(shuō)明的是，由于本發(fā)明中無(wú)定形碳的存在，從圖10A到圖17C中的所有相關(guān)步驟都不能出現(xiàn)干法去膠和灰化工藝，而需采用濕法工藝，以保護(hù)在此過(guò)程中無(wú)定形碳的形貌。請(qǐng)參照?qǐng)D12，對(duì)源漏區(qū)域進(jìn)行離子注入，首先進(jìn)行光刻工藝，光刻膠20’覆蓋源極203以及漏極204區(qū)域以外部分，離子注入完成后去除光刻膠20’并進(jìn)行源漏區(qū)退火。
請(qǐng)參照?qǐng)D13A 13B，進(jìn)行光刻、選擇性刻蝕去除多余的無(wú)定形碳17，形成柵極溝槽，所述柵極溝槽用于后續(xù)形成柵極201。請(qǐng)參照?qǐng)D14A 14B，在所述鰭形有源區(qū)201內(nèi)的SOI襯底以及硅納米線131表面形成柵極氧化層18 ;所述柵極氧化層18采用的是常規(guī)的柵極氧化層材質(zhì)。因此，柵極氧化層18可以為采用原子層沉積技術(shù)(ALD)沉積的Si02、SiON(需處于氮?dú)鈿夥障虏拍苄纬?或者高k介質(zhì)(高介電值介質(zhì))，高k介質(zhì)為Hf02、A1203、ZrO2中的一種或其任意組合。需要說(shuō)明的是，由于本發(fā)明中無(wú)定形碳的存在，不能采用熱氧化工藝進(jìn)行柵極氧化層工藝，如爐管氧化、快速熱氧化均不適用于本發(fā)明。接著，請(qǐng)參照?qǐng)D15A 16C，在所述SOI襯底上形成柵極202。具體為請(qǐng)參照?qǐng)D15A 15B，在柵極溝槽內(nèi)的SOI襯底以及源漏區(qū)表面沉積柵極材料19，請(qǐng)參照?qǐng)D16A 16C，化學(xué)機(jī)械研磨去除源漏區(qū)表面多余的柵極材料19，使得柵極材料與源漏區(qū)上層表面處于同一水平面。請(qǐng)參照?qǐng)D17A 17C，進(jìn)行自對(duì)準(zhǔn)合金(S alicidation)工藝，在柵極202、源極 203以及漏極204區(qū)域表面形成娃、鍺娃金屬合金層21。請(qǐng)參照?qǐng)D18A 20B去除所述無(wú)定形碳17，同時(shí)進(jìn)行溝道隔離介質(zhì)以及層間隔離介質(zhì)沉積。具體為請(qǐng)參照?qǐng)D18A 18C,灰化工藝(Ashing)去除溝道內(nèi)無(wú)定形碳17 ；請(qǐng)參照?qǐng)D19A 19C ;在所述溝道內(nèi)的SOI襯底以及合金層表面沉積隔離介質(zhì)22，由于硅合金工藝已經(jīng)完成，因此溝道隔離介質(zhì)與層間隔離介質(zhì)沉積可以同時(shí)進(jìn)行，這也是無(wú)定形碳17作為虛擬隔離層的作用，可以簡(jiǎn)化工藝；然后對(duì)隔離介質(zhì)22進(jìn)行平坦化處理；最后參照?qǐng)D20A 21，通過(guò)后道金屬互連工藝引出CM0SFET各端口，所述端口包括漏極端口 23、柵極端口 24以及源極端口 25。綜上所述，結(jié)合圖21 22，與現(xiàn)有技術(shù)相比，本發(fā)明的三維陣列式后柵型硅納米線場(chǎng)效應(yīng)晶體管結(jié)構(gòu)具有以下優(yōu)點(diǎn)I、基于SOI襯底，由于SOI襯底中絕緣體層(例如是埋氧層)的存在，有效增加了柵極與SOI襯底之間的隔離效果；2、在硅納米線上形成柵極氧化層工藝是獨(dú)立進(jìn)行的，從而可以采用常規(guī)的柵極氧化層，如二氧化硅即可；3、柵極的形成在源漏區(qū)離子注入與退火工藝步驟之后，即為后柵極工藝，利于柵極輪廓與器件電性的控制；4、首先在溝道內(nèi)形成無(wú)定形碳，接著進(jìn)行后柵極工藝，后柵極工藝完成后去除無(wú)定形碳，即采用無(wú)定形碳作為后柵極工藝中的虛擬隔離層，由于無(wú)定形碳具有高刻蝕選擇比和高吸光性并且易于灰化，利于柵極以及柵極溝槽輪廓的控制；5、同時(shí)進(jìn)行溝道隔離介質(zhì)以及層間隔離介質(zhì)沉積，簡(jiǎn)化工藝；6、采用三維陣列式硅納米線結(jié)構(gòu)來(lái)設(shè)計(jì)硅納米線場(chǎng)效應(yīng)晶體管(SiNWFET)結(jié)構(gòu)，納米線條數(shù)增多，器件電流驅(qū)動(dòng)能力增大。顯然，本領(lǐng)域的技術(shù)人員可以對(duì)發(fā)明進(jìn)行各種改動(dòng)和變型而不脫離本發(fā)明的精神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權(quán)利要求及其等同技術(shù)的范圍之內(nèi)，則本發(fā)明也意圖包括這些改動(dòng)和變型在內(nèi)。
權(quán)利要求
1.一種基于SOI三維陣列式后柵型Si-NWFET制造方法，其特征在于，包括 提供SOI襯底，所述SOI襯底自下而上依次為底硅層，絕緣體層和頂層硅； 對(duì)所述SOI襯底進(jìn)行處理，將所述頂層硅轉(zhuǎn)化為初始鍺硅層； 在所述初始硅鍺層表面交替生長(zhǎng)硅層和后續(xù)鍺硅層，所述初始鍺硅層與所述后續(xù)鍺硅層共同構(gòu)成鍺硅層； 對(duì)所述鍺硅層與硅層進(jìn)行刻蝕，形成鰭形有源區(qū)； 在鰭形有源區(qū)內(nèi)形成硅納米線，所述硅納米線三維陣列式縱向堆疊； 在所述SOI襯底上的溝道內(nèi)形成無(wú)定形碳并進(jìn)行源漏區(qū)離子注入以及退火工藝； 在所述鰭形有源區(qū)內(nèi)的SOI襯底以及硅納米線表面形成柵極氧化層； 在所述SOI襯底上形成柵極； 在所述柵極和源漏區(qū)表面形成合金層； 去除所述無(wú)定形碳，同時(shí)進(jìn)行溝道隔離介質(zhì)以及層間隔離介質(zhì)沉積。
2.如權(quán)利要求I所述的基于SOI三維陣列式后柵型Si-NWFET制造方法，其特征在于，對(duì)所述SOI襯底表面進(jìn)行處理，將所述SOI襯底頂層硅轉(zhuǎn)化為初始鍺硅層的步驟包括 在所述SOI襯底表面沉積一鍺層或鍺硅層； 對(duì)所述鍺層或鍺硅層氧化處理，所述鍺層或鍺硅層中鍺氧化濃縮與所述SOI襯底頂層硅中的硅形成初始鍺硅層，所述初始鍺硅層的上層表面為SiO2層； 濕法去除所述SiO2層。
3.如權(quán)利要求I所述的基于SOI三維陣列式后柵型Si-NWFET制造方法，其特征在于，所述硅層至少為一層。
4.如權(quán)利要求I所述的基于SOI三維陣列式后柵型Si-NWFET制造方法，其特征在于，交替生長(zhǎng)硅層和鍺硅層之后，進(jìn)行Si-NWFET器件溝道離子注入。
5.如權(quán)利要求I所述的基于SOI三維陣列式后柵型Si-NWFET制造方法，其特征在于，所述娃納米線的直徑在I納米 I微米之間。
6.如權(quán)利要求I所述的基于SOI三維陣列式后柵型Si-NWFET制造方法，其特征在于，所述硅納米線的截面形狀為圓形、橫向跑道形或縱向跑道形。
7.如權(quán)利要求I所述的基于SOI三維陣列式后柵型Si-NWFET制造方法，其特征在于， 對(duì)所述硅納米線進(jìn)行熱氧化； 蝕刻掉所述熱氧化形成的二氧化硅。
8.如權(quán)利要求I所述的基于SOI三維陣列式后柵型Si-NWFET制造方法，其特征在于，所述柵極氧化層的材料為二氧化硅、氮氧化硅或高k介質(zhì)。
9.如權(quán)利要求8所述的基于SOI三維陣列式后柵型Si-NWFET制造方法，其特征在于，所述高k介質(zhì)為Hf02、A1203、ZrO2中的一種或其任意組合。
10.如權(quán)利要求I所述的基于SOI三維陣列式后柵型Si-NWFET制造方法，其特征在于，所述柵極的材料為多晶硅、無(wú)定形硅、金屬中的一種或其任意組合。
11.如權(quán)利要求I所述的基于SOI三維陣列式后柵型Si-NWFET制造方法，其特征在于，所述隔離介質(zhì)層的材料為二氧化硅。
12.如權(quán)利要求I所述的基于SOI三維陣列式后柵型Si-NWFET制造方法，其特征在于，所述刻蝕采用次常壓化學(xué)氣相刻蝕法。
13.如權(quán)利要求I所述的基于SOI三維陣列式后柵型Si-NWFET制造方法，其特征在于，所述次常壓化學(xué)氣相刻蝕法采用氫氣和氯化氫混合氣體，其中氫氣和氯化氫混合氣體的溫度在600°C 800°C之間，其中氯化氫的分壓大于300Torr。
全文摘要
本發(fā)明公開(kāi)了一種基于SOI三維陣列式后柵型Si-NWFET制造方法，包括在SOI上交替生長(zhǎng)硅層和鍺硅層，形成鰭形有源區(qū)并在鰭形有源區(qū)內(nèi)形成硅納米線，在溝道內(nèi)沉積無(wú)定形碳作為虛擬隔離層后進(jìn)行后柵極工藝，最后同時(shí)進(jìn)行溝道隔離介質(zhì)以及層間隔離介質(zhì)沉積。由于SOI中埋氧層的存在，有效增加了柵極與SOI襯底之間的隔離效果；采用后柵極工藝，利于柵極輪廓與器件電性的控制；利用無(wú)定形碳作為虛擬隔離層；利于柵極以及柵極溝槽輪廓的控制；此外采用三維陣列式硅納米線結(jié)構(gòu)來(lái)設(shè)計(jì)硅納米線場(chǎng)效應(yīng)晶體管(Si-NWFET)結(jié)構(gòu)，納米線條數(shù)增多，器件電流驅(qū)動(dòng)能力增大。
文檔編號(hào)H01L21/762GK102623385SQ20121009419
公開(kāi)日2012年8月1日 申請(qǐng)日期2012年3月31日 優(yōu)先權(quán)日2012年3月31日
發(fā)明者劉格致, 黃曉櫓 申請(qǐng)人:上海華力微電子有限公司