專利名稱：半導(dǎo)體器件以及半導(dǎo)體器件的制造方法
技術(shù)領(lǐng)域：
本文討論的實(shí)施例涉及一種半導(dǎo)體器件以及半導(dǎo)體器件的制造方法。
背景技術(shù)：
隨著半導(dǎo)體器件的小型化和高度集成化，由于溝道雜質(zhì)的統(tǒng)計(jì)波動(dòng)所導(dǎo)致的晶體管閾值電壓的波動(dòng)變得明顯。閾值電壓是決定晶體管性能的重要參數(shù)之一，并且為了制造高性能和高可靠性的半導(dǎo)體器件，減小由于雜質(zhì)的統(tǒng)計(jì)波動(dòng)所導(dǎo)致的閾值電壓的波動(dòng)至關(guān)重要。作為減少由于統(tǒng)計(jì)波動(dòng)所導(dǎo)致的閾值電壓波動(dòng)的一項(xiàng)技術(shù)而提出了這樣的技術(shù)在具有陡峭的雜質(zhì)濃度分布的高摻雜溝道雜質(zhì)層上形成非摻雜外延硅層。 以下為相關(guān)示例美國(guó)專利第6，482，714號(hào)；美國(guó)專利公開第2009/0108350號(hào)；A. Asenov, “對(duì)具有外延和S摻雜溝道的0. I y m以下的MOSFET中的隨機(jī)摻雜劑誘導(dǎo)的閾值電壓波動(dòng)的抑制”，IEEE 電子器件匯刊，vol. 46,No. 8. p. 1718，1999 ；ffoo-Hyeong Lee，“用于ULSI的MOS器件結(jié)構(gòu)開發(fā)低功率/高速運(yùn)行”，Microelectron. Reliab.，Vol. 37，No. 9，pp. 1309-1314,1997 ;以及A. Hokazono等，“在由用于連續(xù)體CMOS縮放的摻硼Si: C層控制的n/pM0S中的陡峭的溝道分布圖”，IEDM09-673。用于在半導(dǎo)體器件制造工藝中合并上述提出的技術(shù)的方法還未明確提出。尤其，由于在制造工藝中采用上述技術(shù)而產(chǎn)生的新問題及其解決方法還未進(jìn)行具體的研究。

發(fā)明內(nèi)容
因此，在實(shí)施例的一個(gè)方案中的目的是提供一種能夠通過(guò)價(jià)廉的工藝實(shí)現(xiàn)高性能和高可靠性的半導(dǎo)體器件及其制造方法。根據(jù)實(shí)施例的一個(gè)方案，提供一種半導(dǎo)體器件，包括第一晶體管，包括第一導(dǎo)電類型的第一雜質(zhì)層，形成在半導(dǎo)體襯底的第一區(qū)域中；第一外延半導(dǎo)體層，形成在第一雜質(zhì)層的上方；第一柵極絕緣膜，形成在第一外延半導(dǎo)體層的上方；第一柵極電極，形成在第一柵極絕緣膜的上方；以及第二導(dǎo)電類型的第一源極/漏極區(qū)域，形成在第一區(qū)域中的第一外延半導(dǎo)體層和半導(dǎo)體襯底中；以及第二晶體管，包括第二導(dǎo)電類型的第二雜質(zhì)層，形成在半導(dǎo)體襯底的第二區(qū)域中；第二外延半導(dǎo)體層，形成在第二雜質(zhì)層的上方，且具有的膜厚度與第一外延半導(dǎo)體層的膜厚度不同；第二柵極絕緣膜，形成在第二外延半導(dǎo)體層的上方，且具有的膜厚度與第一柵極絕緣膜的膜厚度相等；第二柵極電極，形成在第二柵極絕緣膜的上方；以及第一導(dǎo)電類型的第二源極/漏極區(qū)域，形成在第二區(qū)域中的第二外延半導(dǎo)體層和半導(dǎo)體襯底中。根據(jù)實(shí)施例的另一個(gè)方案，提供一種半導(dǎo)體器件的制造方法，包括如下步驟在半導(dǎo)體襯底的第一區(qū)域中形成第一導(dǎo)電類型的第一雜質(zhì)層；在半導(dǎo)體襯底的第二區(qū)域中形成第二導(dǎo)電類型的第二雜質(zhì)層；在其中形成有第一雜質(zhì)層和第二雜質(zhì)層的半導(dǎo)體襯底的上方外延生長(zhǎng)半導(dǎo)體層；在半導(dǎo)體層的上方形成覆蓋第一區(qū)域而暴露第二區(qū)域的掩模；通過(guò)使用該掩模去除半導(dǎo)體層的一部分以使第二區(qū)域中的半導(dǎo)體層的厚度變??；去除掩模；在第一區(qū)域中的半導(dǎo)體層的上方形成第一柵極絕緣膜，以及在第二區(qū)域中的半導(dǎo)體層的上方形成膜厚度等于第一柵極絕緣膜的膜厚度的第二柵極絕緣膜；以及分別在第一柵極絕緣膜的上方以及在第二柵極絕緣膜的上方形成第一柵極電極和第二柵極電極。根據(jù)實(shí)施例的又一個(gè)方案，提供一種半導(dǎo)體器件的制造方法，包括如下步驟在半導(dǎo)體襯底的第一區(qū)域中形成第一導(dǎo)電類型的第一雜質(zhì)層；在其中形成有第一雜質(zhì)層的半導(dǎo)體襯底的上方外延生長(zhǎng)第一半導(dǎo)體層；在其上形成有第一半導(dǎo)體層的半導(dǎo)體襯底的第二區(qū)域中形成第二導(dǎo)電類型的第二雜質(zhì)層；在形成有第一雜質(zhì)層、第二雜質(zhì)層以及第一半導(dǎo)體層的半導(dǎo)體襯底的上方外延生長(zhǎng)第二半導(dǎo) 體層；在第一區(qū)域中的第二半導(dǎo)體層的上方形成第一柵極絕緣膜，以及在第二區(qū)域中的第二半導(dǎo)體層的上方形成膜厚度等于第一柵極絕緣膜的膜厚度的第二柵極絕緣膜；以及分別在第一柵極絕緣膜的上方以及在第二柵極絕緣膜的上方形成第一柵極電極和第二柵極電極。


圖I和圖2為示出根據(jù)第一實(shí)施例的半導(dǎo)體器件的結(jié)構(gòu)的示意剖視圖；圖3至圖21為示出根據(jù)第一實(shí)施例的半導(dǎo)體器件的制造方法的剖視圖；圖22為示出低電壓晶體管的閾值電壓與外延硅層的沉積膜厚度之間的關(guān)系的圖表;圖23至圖28為示出根據(jù)第二實(shí)施例的半導(dǎo)體器件的制造方法的剖視圖；圖29為示出根據(jù)第三實(shí)施例的半導(dǎo)體器件的結(jié)構(gòu)的示意剖視圖；圖30至圖39為示出根據(jù)第三實(shí)施例的半導(dǎo)體器件的制造方法的剖視圖；圖40A至圖40B、圖41A至圖41B、圖42A至圖42B、圖43A至圖43B、圖44A至圖44B以及圖45為示出根據(jù)參考示例的半導(dǎo)體器件的制造方法的剖視圖；以及圖46為示出在通過(guò)根據(jù)參考示例的半導(dǎo)體器件的制造方法制造的低電壓晶體管的溝道中的雜質(zhì)濃度分布的圖表。
具體實(shí)施例方式[第一實(shí)施例]將參照?qǐng)DI至圖22描述根據(jù)第一實(shí)施例的半導(dǎo)體器件以及半導(dǎo)體器件的制造方法。圖I和圖2為示出根據(jù)本實(shí)施例的半導(dǎo)體器件的結(jié)構(gòu)的示意剖視圖。圖3至圖21為示出根據(jù)本實(shí)施例的半導(dǎo)體器件的制造方法的剖視圖。圖22為示出低電壓晶體管的閾值電壓與外延硅層的沉積膜厚度之間的關(guān)系的圖表。首先，將參照?qǐng)DI和圖2描述根據(jù)本實(shí)施例的半導(dǎo)體器件的結(jié)構(gòu)。低電壓NMOS晶體管形成區(qū)域24、低電壓PMOS晶體管形成區(qū)域16、高電壓NMOS晶體管形成區(qū)域32以及高電壓PMOS晶體管形成區(qū)域40設(shè)置在硅襯底10上。在各晶體管形成區(qū)域中，通過(guò)器件隔離絕緣膜72來(lái)限定有源區(qū)。在低電壓PMOS晶體管形成區(qū)域16中的硅襯底10中形成n阱20和n型高摻雜雜質(zhì)層22。在n型高摻雜雜質(zhì)層22的上方形成在娃襯底10上外延生長(zhǎng)的娃層48。在娃層48的上方形成柵極絕緣膜78a。在柵極絕緣膜78a的上方形成柵極電極80。在柵極電極80兩側(cè)上的硅層48和硅襯底10中形成源極/漏極區(qū)域94。這樣，形成了低電壓PMOS晶體管(LV PM0S)。在低電壓NMOS晶體管形成區(qū)域24中的硅襯底10中形成p阱28和p型高摻雜雜質(zhì)層30。在p型高摻雜雜質(zhì)層30的上方形成在硅襯底10上外延生長(zhǎng)且比硅層48薄的硅層52。在硅層52的上方形成柵極絕緣膜78a。在柵極絕緣膜78a的上方形成柵極電極80。在柵極電極80兩側(cè)的硅層52和硅襯底10中形成源極/漏極區(qū)域92。這樣，形成了低電壓NMOS 晶體管(LVNMOS)。低電壓PMOS晶體管和低電壓NMOS晶體管主要在需要高速運(yùn)行的電路中使用。在高電壓NMOS晶體管形成區(qū)域32中的硅襯底10中形成p阱36和p型雜質(zhì)層38。為了更高的結(jié)擊穿電壓和熱載流子抗擾性(hot carrier immunity),p型雜質(zhì)層38具有比低電壓NMOS晶體管的p型高摻雜雜質(zhì)層30低的濃度以及更為緩和(gradual)的雜質(zhì)分布。在p型雜質(zhì)層38的上方形成在娃襯底10上進(jìn)行外延生長(zhǎng)的娃層52。在娃層52的上方形成比低電壓晶體管的柵極絕緣膜78a厚的柵極絕緣膜74a。在柵極絕緣膜74a的上方形成柵極電極80。在柵極電極80兩側(cè)的硅層52和硅襯底10中形成源極/漏極區(qū)域92。這樣，形成了高電壓NMOS晶體管(HV NM0S)。在高電壓PMOS晶體管形成區(qū)域40中的硅襯底10中形成n阱44和n型雜質(zhì)層46。為了更高的結(jié)擊穿電壓和熱載流子抗擾性，n型雜質(zhì)層46具有比低電壓PMOS晶體管的n型高摻雜雜質(zhì)層22低的濃度以及更為緩和的雜質(zhì)分布。在n型雜質(zhì)層46的上方形成在硅襯底10上進(jìn)行外延生長(zhǎng)的硅層52。在硅層52的上方形成比低電壓晶體管的柵極絕緣膜78a厚的柵極絕緣膜74a。在柵極絕緣膜74a的上方形成柵極電極80。在柵極電極80兩側(cè)的硅層52和硅襯底10中形成源極/漏極區(qū)域94。這樣，形成了高電壓PMOS晶體管(HVPM0S)。高電壓NMOS晶體管和高電壓PMOS晶體管在施加有高電壓的電路單元(例如，3. 3VI/O)中使用。在每一個(gè)晶體管的柵極電極80和源極/漏極區(qū)域92、94的上方形成金屬硅化物膜96。在其上形成有4種晶體管的硅襯底10的上方形成層間絕緣膜98。連接至晶體管的接觸塞100被埋置在層間絕緣膜98中?；ミB件102連接至接觸塞100。如上所述，根據(jù)本實(shí)施例的半導(dǎo)體器件包括低電壓PMOS晶體管和低電壓NMOS晶體管這兩種低電壓晶體管以及高電壓NMOS晶體管和高電壓PMOS晶體管這兩種高電壓晶體管。如圖2所例示出的，低電壓晶體管在溝道區(qū)域206中包括具有陡峭的雜質(zhì)濃度分布的高摻雜雜質(zhì)層208以及在高摻雜雜質(zhì)層208的上方外延生長(zhǎng)的非摻雜硅層210。圖2所示的高摻雜雜質(zhì)層208和硅層210分別對(duì)應(yīng)于低電壓PMOS晶體管的n型摻雜雜質(zhì)層22和硅層48以及分別對(duì)應(yīng)于低電壓NMOS晶體管的p型高摻雜雜質(zhì)層30和硅層52。包括位于高摻雜雜質(zhì)層上的非摻雜外延層的晶體管結(jié)構(gòu)有效抑制了由于雜質(zhì)的統(tǒng)計(jì)波動(dòng)所導(dǎo)致的晶體管閾值電壓的波動(dòng)。 在形成高摻雜雜質(zhì)層208的雜質(zhì)方面，高摻雜雜質(zhì)層208在NMOS晶體管與PMOS晶體管之間是不同的。例如，在后文將要描述的參考示例中，形成PMOS晶體管的高摻雜雜質(zhì)層的砷向硅層210中的擴(kuò)散快于形成NMOS晶體管的高摻雜雜質(zhì)層208的硼向硅層210中的擴(kuò)散。即，與NMOS晶體管相比，在PMOS晶體管中，高摻雜雜質(zhì)層208的分布更接近于硅層210 (參見圖46)。包括位于高摻雜雜質(zhì)層208上方的非摻雜娃層210的晶體管的閾值電壓取決于高摻雜雜質(zhì)層208的雜質(zhì)濃度以及硅層210的非摻雜區(qū)域的膜厚度(柵極絕緣膜212與高摻雜雜質(zhì)層208之間的距離)。因此，NMOS晶體管和PMOS晶體管具有不同的雜質(zhì)擴(kuò)散速度，由此，為了獲得目標(biāo)閾值電壓的硅層210的最佳膜厚度通常是不同的。結(jié)果是，如后文參考示例將要描述的，當(dāng)NMOS晶體管和PMOS晶體管的外延硅層具有相同的膜厚度時(shí)，難以在NMOS晶體管和PMOS晶體管兩者中都獲得最佳的雜質(zhì)分布圖。然而，在根據(jù)本實(shí)施例的半導(dǎo)體器件中，考慮到n型雜質(zhì)與p型雜質(zhì)之間的擴(kuò)散速度的不同，在PMOS晶體管形成區(qū)域中形成的硅層48的膜厚度與NMOS晶體管形成區(qū)域的硅 層52的膜厚度不同。具體而言，在擴(kuò)散高于形成n型高摻雜雜質(zhì)層22的雜質(zhì)向外延層的擴(kuò)散的情況下，例如，鑒于形成n型高摻雜雜質(zhì)層22的雜質(zhì)是As，而形成p型高摻雜雜質(zhì)層30的雜質(zhì)是B/C，因而使得硅層48的膜厚度大于硅層52的膜厚度。這樣，在NMOS晶體管和PMOS晶體管兩者中，都能夠使得外延層的膜厚度為最佳以獲得目標(biāo)閾值電壓。在形成p型高摻雜雜質(zhì)層30的雜質(zhì)向外延層的擴(kuò)散高于形成n型高摻雜雜質(zhì)層22的雜質(zhì)向外延層的擴(kuò)散的情況下，例如，當(dāng)形成p型高摻雜雜質(zhì)層30的雜質(zhì)是B/C，而形成n型高摻雜雜質(zhì)層22的雜質(zhì)是Sb時(shí)，NMOS與PMOS的硅層的膜厚度之間的關(guān)系可以是相反的。在本實(shí)施例中，高電壓晶體管形成區(qū)域的硅層52的膜厚度等于低電壓NMOS晶體管的硅層52的膜厚度，但其也可以等于低電壓PMOS晶體管的硅層48的膜厚度。高電壓晶體管形成區(qū)域的硅層52的膜厚度可以與低電壓NMOS晶體管的硅層52的膜厚度以及低電壓PMOS晶體管的硅層48的膜厚度不同。在各晶體管區(qū)域中形成的外延硅層的膜厚度能夠根據(jù)各晶體管所需的特性而適當(dāng)改變。下面，將參照?qǐng)D3至圖21描述根據(jù)本實(shí)施例的半導(dǎo)體器件的制造方法。首先，通過(guò)光刻和蝕刻，在硅襯底10的產(chǎn)品即將形成區(qū)域(例如，劃片區(qū)(scriberegion))之外的區(qū)域中形成將被用作標(biāo)記的溝槽12，以用于掩模對(duì)準(zhǔn)。在根據(jù)本實(shí)施例的半導(dǎo)體器件的制造方法中，在形成器件隔離絕緣膜72之前形成阱和溝道雜質(zhì)層。在形成器件隔離絕緣膜72之前進(jìn)行的光刻工藝(例如，用于形成阱和溝道雜質(zhì)層的光刻工藝)中，溝槽12用作掩模對(duì)準(zhǔn)的標(biāo)記。接下來(lái)，在硅襯底10的整個(gè)表面的上方，通過(guò)例如熱氧化法形成作為硅襯底10表面的保護(hù)膜的氧化硅膜14(圖3)。接下來(lái)，通過(guò)光刻形成暴露低電壓PMOS晶體管形成區(qū)域16且覆蓋其余區(qū)域的光致抗蝕劑膜18。為了光刻的對(duì)準(zhǔn)，溝槽12用作對(duì)準(zhǔn)標(biāo)記。接下來(lái)，利用光致抗蝕劑膜18作為掩模，進(jìn)行離子注入以在低電壓PMOS晶體管形成區(qū)域16中形成n阱20和n型高摻雜雜質(zhì)層22 (圖4)。例如，在360keV加速能量和7. 5X IO12CnT2用量的條件下，通過(guò)沿傾斜于襯底法向(normal direction)的四個(gè)方向分別注入磷離子(P+)來(lái)形成n講20。例如,在6keV加速能量和2X 1013cm_2用量的條件下，通過(guò)注入砷離子(As+)來(lái)形成n型高摻雜雜質(zhì)層22。代替砷離子，可以在例如20keV加速能量和I X IO13CnT2用量的條件下離子注入銻(Sb+)。接下來(lái)，通過(guò)例如灰化法去除光致抗蝕劑膜18。接下來(lái)，通過(guò)光刻形成暴露低電壓NMOS晶體管形成區(qū)域24且覆蓋其余區(qū)域的光致抗蝕劑膜26。為了光刻的對(duì)準(zhǔn)，溝槽12用作對(duì)準(zhǔn)標(biāo)記。接下來(lái)，利用光致抗蝕劑膜26作為掩模，進(jìn)行離子注入以在低電壓NMOS晶體管形成區(qū)域24中形成p阱28和p型高摻雜雜質(zhì)層30 (圖5)。例如，在150keV加速能量和7. 5X IO12CnT2用量的條件下，通過(guò)沿傾斜于襯底法向的四個(gè)方向分別注入硼離子(B+)來(lái)形成p阱28。例如，通過(guò)分別在50keV加速能量和5 X IO14CnT2用量的條件下注入鍺離子(Ge+)，在3keV加速能量和3 X IO14CnT2用量的 條件下注入碳離子(C+)，以及在2keV加速能量和3 X IO13CnT2用量的條件下注入硼離子(B+)來(lái)形成P型高摻雜雜質(zhì)層30。鍺用來(lái)使娃襯底10非晶化(amorphize),從而防止硼離子的溝道效應(yīng)(channeling),并且使娃襯底10非晶化以提高將碳定位于晶格點(diǎn)處的可能性。定位于晶格點(diǎn)處的碳用來(lái)抑制硼的擴(kuò)散。鑒于此，在碳和硼之前，將鍺進(jìn)行離子注入。優(yōu)選，在P型聞慘雜雜質(zhì)層30之如形成p講28。接下來(lái)，通過(guò)例如灰化法去除光致抗蝕劑膜26。然后，通過(guò)光刻形成暴露高電壓NMOS晶體管形成區(qū)域32且覆蓋其余區(qū)域的光致抗蝕劑膜34。為了光刻的對(duì)準(zhǔn)，溝槽12用作對(duì)準(zhǔn)標(biāo)記。接下來(lái)，利用光致抗蝕劑膜34作為掩模，進(jìn)行離子注入以在硅襯底10的高電壓NMOS晶體管形成區(qū)域32中形成p阱36和p型雜質(zhì)層38 (圖6)。例如，在150keV加速能量和7. 5X IO12CnT2用量的條件下，通過(guò)沿傾斜于襯底法向的4個(gè)方向分別注入硼離子來(lái)形成p阱36。例如，通過(guò)在2keV加速能量和5X IO12CnT2用量的條件下注入硼離子來(lái)形成P型雜質(zhì)層38。在高電壓NMOS晶體管中，鑒于使溝道區(qū)域的雜質(zhì)濃度分布緩和以提高結(jié)擊穿電壓和熱載流子抗擾性，因而碳和鍺兩者均不被離子注入。接下來(lái)，通過(guò)例如灰化法去除光致抗蝕劑膜34。接下來(lái)，通過(guò)光刻形成暴露高電壓PMOS晶體管形成區(qū)域40且覆蓋其余區(qū)域的光致抗蝕劑膜42。為了光刻的對(duì)準(zhǔn)，溝槽12用作對(duì)準(zhǔn)標(biāo)記。接下來(lái)，利用光致抗蝕劑膜42作為掩模，進(jìn)行離子注入以在硅襯底10的高電壓PMOS晶體管形成區(qū)域40中形成n阱44和n型雜質(zhì)層46 (圖7)。例如，通過(guò)在360keV加速能量和7. 5 X IO12CnT2用量的條件下沿傾斜于襯底法向的4個(gè)方向分別注入磷離子來(lái)形成n阱44。例如，通過(guò)在2keV加速能量和5 X 1012cm_2用量的條件下注入磷離子來(lái)形成n型雜質(zhì)層46。在高電壓PMOS晶體管中，鑒于使溝道區(qū)域的雜質(zhì)濃度分布緩和以提高結(jié)擊穿電壓和熱載流子抗擾性，代替砷或銻而對(duì)磷進(jìn)行離子注入。接下來(lái)，通過(guò)例如灰化法去除光致抗蝕劑膜42。在各晶體管形成區(qū)域中進(jìn)行的離子注入可以首先注入到這些區(qū)域的任何一個(gè)中。接下來(lái)，在惰性環(huán)境氣氛中進(jìn)行熱處理，以恢復(fù)在硅襯底10中引入的離子注入損傷，同時(shí)激活所注入的雜質(zhì)。例如，在氮環(huán)境氣氛中在600°C和150秒以及1000°C和0秒兩個(gè)階段進(jìn)行熱處理。
此時(shí)，與在其中只注入硼的p型雜質(zhì)層38相比，在其中連同硼一起還注入了鍺和碳的P型高摻雜雜質(zhì)層30更加能夠抑制硼的擴(kuò)散。這樣，p型高摻雜雜質(zhì)層30的陡峭分布得以保持，同時(shí)P型雜質(zhì)層38的雜質(zhì)能夠得以廣泛分布。n型高摻雜雜質(zhì)層22形成有擴(kuò)散系數(shù)小于磷(n型雜質(zhì)層46形成有磷)的砷或銻，從而n型高摻雜雜質(zhì)層22的陡峭分布得以保持，同時(shí)n型雜質(zhì)層46的雜質(zhì)能夠得以廣泛分布。然后，通過(guò)利用例如氫氟酸水溶液的濕蝕刻來(lái)去除氧化硅膜14。接下來(lái)，通過(guò)例如CVD法，在硅襯底10的表面上生長(zhǎng)例如34nm厚度的非摻雜硅層48 (圖 8)。 接下來(lái)，通過(guò)光刻形成暴露低電壓NMOS晶體管形成區(qū)域24以及高電壓晶體管形成區(qū)域32、40且覆蓋其余區(qū)域的光致抗蝕劑膜50。為了光刻的對(duì)準(zhǔn)，溝槽12用作對(duì)準(zhǔn)標(biāo)記。在使用銻代替砷的情況下，形成暴露低電壓PMOS晶體管形成區(qū)域16以及高電壓晶體管形成區(qū)域32、40且覆蓋其余區(qū)域的光致抗蝕劑膜50。在以下說(shuō)明中，將描述使用砷的情況。然后,利用光致抗蝕劑膜50作為掩模,通過(guò)利用例如TMAH或氫氟酸和硝酸的混合水溶液(HF/HN03/H20)的濕蝕刻，在未被光致抗蝕劑膜50覆蓋的區(qū)域中將硅層48蝕刻掉大約 8nm(圖 9)。接下來(lái)，通過(guò)例如灰化法去除光致抗蝕劑膜50。這樣，在低電壓PMOS晶體管形成區(qū)域16中形成34nm厚度的硅層48，在低電壓NMOS晶體管形成區(qū)域24中以及在高電壓晶體管形成區(qū)域32、40中形成26nm厚度的硅層52 (圖 10)。如上所述，形成n型高摻雜雜質(zhì)層22的砷向硅層48的擴(kuò)散比形成p型高摻雜雜質(zhì)層30的硼向硅層52的擴(kuò)散大了大約10nm。用以獲得目標(biāo)閾值電壓的硅層的最佳沉積膜厚度在低電壓PMOS晶體管與低電壓NMOS晶體管之間有所不同。圖22為低電壓晶體管的閾值電壓與外延硅層的沉積膜厚度之間的關(guān)系的一個(gè)示例的圖表。在縱軸上取閾值電壓的絕對(duì)值，在橫軸上取硅層的沉積膜厚度。在該圖表中，■標(biāo)記的繪制用于PMOS， 標(biāo)記的繪制用于NMOS。如圖22所示，隨著硅層的沉積膜厚度增大，閾值電壓的絕對(duì)值趨于變小。此處，假設(shè)低電壓NMOS晶體管的目標(biāo)閾值電壓為0. 30V(圖表中的單點(diǎn)劃線)，則低電壓NMOS晶體管的硅層的最佳沉積膜厚度為大約26nm。另一方面，假設(shè)低電壓PMOS晶體管的目標(biāo)閾值電壓為-0. 33V(圖表中的單點(diǎn)劃線)，則低電壓PMOS晶體管的硅層的最佳沉積膜厚度為大約34nm。因此，在圖22所示的示例中，硅層48的膜厚度被設(shè)置為大約34nm，硅層52的膜厚度被設(shè)置為大約26nm，從而能夠在低電壓NMOS晶體管和低電壓PMOS晶體管兩者中均獲得目標(biāo)閾值電壓。通過(guò)所增加的一個(gè)光刻步驟和一個(gè)蝕刻步驟的簡(jiǎn)單工藝(其不會(huì)大幅增加制造成本)，能夠形成不同膜厚度的硅層48、52。優(yōu)選地，對(duì)應(yīng)于形成n型高摻雜雜質(zhì)層22的雜質(zhì)的擴(kuò)散速度、形成p型高摻雜雜質(zhì)層30的雜質(zhì)的擴(kuò)散速度、用來(lái)獲得目標(biāo)閾值電壓的非摻雜區(qū)域的最佳膜厚度等，來(lái)適當(dāng)設(shè)置硅層48與硅層52的膜厚度。接下來(lái)，通過(guò)例如ISSG(原位蒸汽產(chǎn)生)方法，在減低的壓力下對(duì)硅層48的表面進(jìn)行濕氧化，以形成例如3nm厚度的氧化硅膜66。作為加工條件，例如，將溫度設(shè)置為810°C，加工的時(shí)間周期設(shè)置為20秒。然后，通過(guò)例如LPCVD方法在氧化硅膜66的上方沉積例如90nm厚度的氮化硅膜68。作為加工條件，例如，將溫度設(shè)置為700°C，加工的時(shí)間周期設(shè)置為150分。接下來(lái),通過(guò)光刻和干蝕刻,對(duì)氮化娃膜68、氧化娃膜66、娃層48、52以及娃襯底10進(jìn)行各向異性蝕刻，以在包含位于各晶體管形成區(qū)域之間的區(qū)域的器件隔離區(qū)域中形成器件隔離溝槽70(圖11)。為了光刻的對(duì)準(zhǔn)，溝槽12用作對(duì)準(zhǔn)標(biāo)記。 接下來(lái)，通過(guò)例如ISSG方法，在減小的壓力下對(duì)硅層48的表面和硅襯底10進(jìn)行濕氧化，以在器件隔離溝槽70的內(nèi)壁上形成例如2nm厚度的氧化硅膜作為襯墊膜(linerfilm)。作為加工條件，例如，將溫度設(shè)置為810°C，加工的時(shí)間周期設(shè)置為12秒。接下來(lái)，通過(guò)例如高密度等離子體CVD方法，沉積例如500nm厚度的氧化硅膜，以由該氧化硅膜填充器件隔離溝槽70。然后，通過(guò)例如CMP方法，去除位于氮化硅膜68上方的氧化硅膜。這樣，通過(guò)所謂的STI (淺溝槽隔離)方法，形成由埋置在器件隔離溝槽70中的氧化硅膜構(gòu)成的器件隔離絕緣膜72 (圖12)。接下來(lái)，通過(guò)例如利用氫氟酸水溶液的濕蝕刻以及利用氮化硅膜68作為掩模，將器件隔離絕緣膜72蝕刻掉例如大約30nm。該蝕刻是用于調(diào)節(jié)完成的晶體管的硅層48、52的表面與器件隔離絕緣膜72的表面處于基本上相同的高度。接下來(lái)，通過(guò)例如利用熱磷酸的濕蝕刻來(lái)去除氮化硅膜68 (圖13)。接下來(lái)，通過(guò)使用例如氫氟酸水溶液的濕蝕刻來(lái)去除氧化硅膜66。接下來(lái)，通過(guò)熱氧化方法形成例如7nm厚度的氧化硅膜74 (圖14)。作為加工條件，例如，將溫度設(shè)置為750°C，加工的時(shí)間周期設(shè)置為52分。接下來(lái)，通過(guò)光刻形成覆蓋高電壓晶體管形成區(qū)域32、40且暴露低電壓晶體管形成區(qū)域16、24的光致抗蝕劑膜76。然后，通過(guò)例如利用氫氟酸水溶液的濕蝕刻以及利用光致抗蝕劑膜76作為掩模來(lái)對(duì)氧化硅膜74進(jìn)行蝕刻。這樣，去除了低電壓PMOS晶體管形成區(qū)域16和低電壓NMOS晶體管形成區(qū)域24中的氧化硅膜74 (圖15)。然后，通過(guò)例如灰化法去除光致抗蝕劑膜76。接下來(lái)，通過(guò)熱氧化法形成例如2nm厚度的氧化硅膜78。作為加工條件，例如，將溫度設(shè)置為810°C，加工的時(shí)間周期設(shè)置為8秒。接下來(lái)，在NO氣氛中進(jìn)行例如870°C和13秒的熱處理，以將氮導(dǎo)入到氧化硅膜74,78 中。這樣，在高電壓NMOS晶體管形成區(qū)域32和高電壓PMOS晶體管形成區(qū)域40中形成由氧化硅膜74構(gòu)成的柵極絕緣膜74a。在低電壓PMOS晶體管形成區(qū)域16和低電壓NMOS晶體管形成區(qū)域24中，形成由比氧化硅膜74薄的氧化硅膜78構(gòu)成的柵極絕緣膜78a(圖16)。然后，通過(guò)例如LPCVD方法在整個(gè)表面上沉積例如IOOnm厚度的非摻雜多晶硅膜。作為加工條件，例如，將溫度設(shè)置為605°C。接下來(lái)，通過(guò)光刻和干蝕刻，對(duì)多晶硅膜進(jìn)行圖案化，以在各晶體管形成區(qū)域中形成柵極電極80 (圖17)。接下來(lái)，利用柵極電極80作為掩模，通過(guò)光刻和離子注入在高電壓NMOS晶體管形成區(qū)域32中選擇性注入n型雜質(zhì)離子，以形成用來(lái)作為L(zhǎng)DD區(qū)域的n型雜質(zhì)層82。通過(guò)在35keV加速能量和2 X IO13CnT2用量的條件下注入例如磷離子來(lái)形成n型雜質(zhì)層82。接下來(lái)，利用柵極電極80作為掩模，通過(guò)光刻和離子注入在高電壓PMOS晶體管形成區(qū)域40中選擇性注入p型雜質(zhì)離子，以形成用來(lái)作為L(zhǎng)DD區(qū)域的p型雜質(zhì)層84。通過(guò)在IOkeV加速能量和2 X IO13CnT2用量的條件下注入例如硼離子來(lái)形成p型雜質(zhì)層84。接下來(lái)，利用柵極電極80作為掩模，通過(guò)光刻和離子注入在低電壓NMOS晶體管形 成區(qū)域24中選擇性注入n型雜質(zhì)離子，以形成用來(lái)作為延伸區(qū)域的n型雜質(zhì)層86。通過(guò)在6keV加速能量和2X IO14CnT2用量的條件下注入例如砷離子來(lái)形成n型雜質(zhì)層86。然后，利用柵極電極80作為掩模，通過(guò)光刻和離子注入在低電壓PMOS晶體管形成區(qū)域16中選擇性注入p型雜質(zhì)離子，以形成用來(lái)作為延伸區(qū)域的p型雜質(zhì)層88 (圖18)。通過(guò)在0. 6keV加速能量和7 X IO14CnT2用量的條件下注入例如硼離子來(lái)形成p型雜質(zhì)層88。然后，通過(guò)例如CVD法在整個(gè)表面的上方沉積例如80nm厚度的氧化硅膜。作為加工條件，例如，將溫度設(shè)置為520°C。接下來(lái)，對(duì)沉積在整個(gè)表面上方的氧化硅膜進(jìn)行各向異性蝕刻，以將其選擇性地留在柵極電極80的側(cè)壁上。這樣，形成了由氧化硅膜構(gòu)成的側(cè)壁間隔件90 (圖19)。接下來(lái)，利用柵極電極80和側(cè)壁間隔件90作為掩模，通過(guò)光刻和離子注入在低電壓NMOS晶體管形成區(qū)域24和高電壓NMOS晶體管形成區(qū)域32中選擇性地進(jìn)行離子注入。這樣，形成了將要作為源極/漏極區(qū)域的n型雜質(zhì)層92，并且將n型雜質(zhì)摻雜到了 NMOS晶體管的柵極電極80。作為離子注入的條件，例如，在SkeV加速能量和I. 2X IO16CnT2用量的條件下注入磷離子。接下來(lái)，利用柵極電極80和側(cè)壁間隔件90作為掩模，通過(guò)光刻和離子注入在低電壓PMOS晶體管形成區(qū)域16和高電壓PMOS晶體管形成區(qū)域40中選擇性地進(jìn)行離子注入。這樣，形成了將要作為源極/漏極區(qū)域的P型雜質(zhì)層94，并且將p型雜質(zhì)摻雜到了 PMOS晶體管的柵極電極80。作為離子注入的條件，例如，在4keV加速能量和6X 1015cm_2用量的條件下離子注入硼離子。然后，在惰性氣體環(huán)境氣氛中進(jìn)行例如1025°C和0秒的快速熱處理，以激活注入的雜質(zhì)，并且在柵極電極80中擴(kuò)散所述雜質(zhì)。1025°C和0秒的熱處理足以將雜質(zhì)擴(kuò)散到柵極電極80與柵極絕緣膜之間的界面。這樣，在硅襯底10上完成了四種類型的晶體管。即，在低電壓NMOS晶體管形成區(qū)域24中，形成了低電壓NMOS晶體管(LV NM0S)。在低電壓PMOS晶體管形成區(qū)域16中，形成了低電壓PMOS晶體管(LV PM0S)。在高電壓NMOS晶體管形成區(qū)域32中，形成了高電壓NMOS晶體管(HVNMOS)。在高電壓PMOS晶體管形成區(qū)域40中，形成了高電壓PMOS晶體管(HV PM0S)(圖 20)。然后,通過(guò)自對(duì)準(zhǔn)娃化物(self-aligned silicide)工藝,在柵極電極80、n型雜質(zhì)層92以及p型雜質(zhì)層94上形成例如由鈷娃化物膜(cobalt silicide film)構(gòu)成的金屬娃化物膜96。接下來(lái)，通過(guò)例如CVD方法在整個(gè)表面的上方沉積例如50nm厚度的氮化硅膜，以形成作為蝕刻停止膜的氮化硅膜。接下來(lái)，通過(guò)例如高密度等離子體CVD方法在氮化硅膜的上方沉積例如500nm厚
度的氧化硅膜。這樣，形成了由氮化硅膜和氧化硅膜的層疊膜構(gòu)成的層間絕緣膜98。接下來(lái)，通過(guò)例如CMP方法拋光層間絕緣膜98的表面以進(jìn)行平坦化。然后，形成埋置在層間絕緣膜98中的接觸塞100、連接至接觸塞100的互連件102等等，這樣完成了半導(dǎo)體器件(圖21)。如上所述，根據(jù)本實(shí)施例，考慮到n型雜質(zhì)與p型雜質(zhì)之間不同的擴(kuò)散速度，在低電壓PMOS晶體管形成區(qū)域與低電壓NMOS晶體管形成區(qū)域之間改變外延硅層的膜厚度。這樣，在NMOS晶體管和PMOS晶體管兩者中，外延硅層都能夠具有最佳膜厚度以獲得目標(biāo)閾值電壓，并且能夠改善對(duì)閾值電壓的控制。因此，該半導(dǎo)體器件能夠具有更高的可靠性。[第二實(shí)施例]將參照?qǐng)D23至圖28描述根據(jù)第二實(shí)施例的半導(dǎo)體器件的制造方法。本實(shí)施例與根據(jù)圖I至圖22所示的第一實(shí)施例的半導(dǎo)體器件及其制造方法中的那些相同的元件由相同的參考標(biāo)記表示，以省略或簡(jiǎn)化對(duì)其的說(shuō)明。圖23至圖28為示出根據(jù)本實(shí)施例的半導(dǎo)體器件的制造方法的剖視圖。在本實(shí)施例中，將描述根據(jù)圖I所示的第一實(shí)施例的半導(dǎo)體器件的另一種制造方法。首先，以與根據(jù)圖2至圖7所示的第一實(shí)施例的半導(dǎo)體器件的制造方法相同的方式，在硅襯底10中形成n阱20和44、p阱28和36、n型高摻雜雜質(zhì)層22、p型高摻雜雜質(zhì)層30、p型雜質(zhì)層38、n型雜質(zhì)層46等(參見圖7)。接下來(lái)，通過(guò)例如灰化法去除光致抗蝕劑膜42。然后，在惰性環(huán)境氣氛中進(jìn)行熱處理，以恢復(fù)在硅襯底10中造成的離子注入損傷，同時(shí)激活注入的雜質(zhì)。接下來(lái),通過(guò)例如使用氫氟酸水溶液的濕蝕刻去除氧化硅膜14。接下來(lái)，通過(guò)例如CVD方法在硅襯底10的表面上外延生長(zhǎng)例如26nm厚度的非摻雜硅層54 (圖23)。接下來(lái)，通過(guò)CVD方法在硅層54的上方形成例如3nm厚度的氧化硅膜56。然后，通過(guò)光刻在氧化硅膜56的上方形成暴露低電壓PMOS晶體管形成區(qū)域16且覆蓋其余區(qū)域的光致抗蝕劑膜58 (圖24)。對(duì)于光刻的對(duì)準(zhǔn)，溝槽12用作對(duì)準(zhǔn)標(biāo)記。
接下來(lái)，利用光致抗蝕劑膜58作為掩模，通過(guò)例如使用氫氟酸水溶液的濕蝕刻、 或干蝕刻來(lái)去除低電壓PMOS晶體管形成區(qū)域16中的氧化硅膜56 (圖25)。接下來(lái)，通過(guò)例如灰化法去除光致抗蝕劑膜58 (圖26)。接下來(lái)，利用圖案化的氧化硅膜56作為掩模，在位于未被氧化硅膜56覆蓋的區(qū)域中的硅層54上選擇性外延生長(zhǎng)例如8nm厚度的非摻雜硅層60 (圖27)。然后,通過(guò)例如使用氫氟酸水溶液的濕蝕刻、或干蝕刻來(lái)去除氧化硅膜58。這樣,在低電壓PMOS晶體管形成區(qū)域16中，形成了由26nm厚度的娃層54和8nm厚度的硅層60構(gòu)成的層疊膜所形成的硅層48。在低電壓NMOS晶體管形成區(qū)域24以及高電壓晶體管形成區(qū)域32、40中，形成了由26nm厚度的娃層54構(gòu)成的娃層52。此后，以與根據(jù)圖11至圖21所示的第一實(shí)施例的半導(dǎo)體器件的制造方法相同的方式，根據(jù)圖I所示的第一實(shí)施例的半導(dǎo)體器件得以完成。如上所述，根據(jù)本實(shí)施例，考慮到n型雜質(zhì)與p型雜質(zhì)之間不同的擴(kuò)散速度，在低電壓PMOS晶體管形成區(qū)域與低電壓NMOS晶體管形成區(qū)域之間改變外延硅層的膜厚度。這樣，在NMOS晶體管和PMOS晶體管兩者中，外延硅層都能夠具有最佳膜厚度以獲得目標(biāo)閾值電壓，并且能夠改善對(duì)閾值電壓的控制。因此，該半導(dǎo)體器件能夠具有更高的可靠性。[第三實(shí)施例]將參照?qǐng)D29至圖39描述根據(jù)第三實(shí)施例的半導(dǎo)體器件以及半導(dǎo)體器件的制造方法。本實(shí)施例與根據(jù)圖I至圖28所示的第一實(shí)施例和第二實(shí)施例的半導(dǎo)體器件及其制造方法中的那些相同的元件由相同的參考標(biāo)記表示，以省略或簡(jiǎn)化對(duì)其的說(shuō)明。 圖29為示出根據(jù)本實(shí)施例的半導(dǎo)體器件的結(jié)構(gòu)的示意剖視圖。圖30至圖39為示出根據(jù)本實(shí)施例的半導(dǎo)體器件的制造方法的剖視圖。首先，將參照?qǐng)D29描述根據(jù)本實(shí)施例的半導(dǎo)體器件的結(jié)構(gòu)。根據(jù)本實(shí)施例的半導(dǎo)體器件具有各晶體管與根據(jù)圖I所示的第一實(shí)施例的半導(dǎo)體器件中相同的基本結(jié)構(gòu)。根據(jù)本實(shí)施例的半導(dǎo)體器件與根據(jù)第一實(shí)施例的半導(dǎo)體器件的不同之處在于在前者中，低電壓PMOS晶體管的硅層48的表面的高度與低電壓NMOS晶體管的硅層52的表面的高度相同。在第一實(shí)施例中，通過(guò)在低電壓NMOS晶體管形成區(qū)域24中蝕刻硅層48形成硅層52，因此硅層48的表面的高度與硅層52的表面的高度不同。在第二實(shí)施例中，在低電壓PMOS晶體管形成區(qū)域16中的硅層54上對(duì)硅層60進(jìn)行選擇性生長(zhǎng)，因此，硅層48的表面的高度與硅層52的表面的高度不同。使硅層48的表面高度與硅層52的表面高度彼此相等，從而能夠改善襯底表面的平坦性，有助于后續(xù)步驟的制造工藝。這不需要掩模，這樣能夠減少步驟的數(shù)量，結(jié)果是降低了制造成本。下面，將參照?qǐng)D30至圖39描述根據(jù)本實(shí)施例的半導(dǎo)體器件的制造方法。首先，通過(guò)光刻和蝕刻，在除硅襯底10的產(chǎn)品即將形成區(qū)域(例如，劃片區(qū))之外的區(qū)域中形成將被用作標(biāo)記的溝槽12，用于掩模對(duì)準(zhǔn)。接下來(lái)，通過(guò)例如熱氧化方法在硅襯底10的整個(gè)表面的上方形成作為硅襯底10的表面保護(hù)膜的氧化硅膜14 (圖30)。接下來(lái)，通過(guò)光刻形成暴露低電壓PMOS晶體管形成區(qū)域16且覆蓋其余區(qū)域的光致抗蝕劑膜18。為了光刻的對(duì)準(zhǔn)，溝槽12用作對(duì)準(zhǔn)標(biāo)記。然后，利用光致抗蝕劑膜18作為掩模，進(jìn)行離子注入以在低電壓PMOS晶體管形成區(qū)域16中形成n阱20和n型高摻雜雜質(zhì)層22 (圖31)。對(duì)于離子注入，能夠使用與例如第一實(shí)施例中相同的條件。接下來(lái)，通過(guò)例如灰化法去除光致抗蝕劑膜18。接下來(lái)，在惰性環(huán)境氣氛中進(jìn)行熱處理，以恢復(fù)在硅襯底10中造成的離子注入損傷，同時(shí)激活注入的雜質(zhì)。例如，在氮?dú)夥罩羞M(jìn)行600°C和150秒的熱處理。
接下來(lái),通過(guò)例如使用氫氟酸水溶液的濕蝕刻去除氧化硅膜14。接下來(lái)，通過(guò)例如CVD方法在硅襯底10的表面上外延生長(zhǎng)例如8nm厚度的非摻雜硅層60 (圖32)。然后，通過(guò)例如熱氧化方法在硅層60的上方形成作為表面保護(hù)膜的氧化硅膜62。接下來(lái)，通過(guò)光刻形成暴露高電壓NMOS晶體管形成區(qū)域32且覆蓋其余區(qū)域的光致抗蝕劑膜34。為了光刻的對(duì)準(zhǔn)，溝槽12用作對(duì)準(zhǔn)標(biāo)記。接下來(lái)，利用光致抗蝕劑膜34作為掩模，進(jìn)行離子注入以在硅襯底10的高電壓NMOS晶體管形成區(qū)域32以及硅層60中形成p阱36和p型雜質(zhì)層38 (圖33)。對(duì)于離子注入，能夠使用與例如第一實(shí)施例中相同的條件。接下來(lái)，通過(guò)例如灰化法去除光致抗蝕劑膜34。
接下來(lái)，通過(guò)光刻形成暴露高電壓PMOS晶體管形成區(qū)域40且覆蓋其余區(qū)域的光致抗蝕劑膜42。對(duì)于光刻的對(duì)準(zhǔn)，溝槽12用作對(duì)準(zhǔn)標(biāo)記。接下來(lái)，利用光致抗蝕劑膜42作為掩模，進(jìn)行離子注入以在硅襯底10的高電壓PMOS晶體管形成區(qū)域40以及硅層60中形成n阱44和n型雜質(zhì)層46 (圖34)。對(duì)于離子注入，能夠使用與例如第一實(shí)施例中相同的條件。然后，通過(guò)例如灰化法去除光致抗蝕劑膜42。接下來(lái)，通過(guò)光刻形成暴露低電壓NMOS晶體管形成區(qū)域24且覆蓋其余區(qū)域的光致抗蝕劑膜26。對(duì)于光刻的對(duì)準(zhǔn)，溝槽12用作對(duì)準(zhǔn)標(biāo)記。然后，利用光致抗蝕劑膜26作為掩模，進(jìn)行離子注入以在硅襯底10的低電壓NMOS晶體管形成區(qū)域以及硅層60中形成p阱28和p型高摻雜雜質(zhì)層30 (圖35)。對(duì)于離子注入，能夠使用與例如第一實(shí)施例中相同的條件。接下來(lái)，通過(guò)例如灰化法去除光致抗蝕劑膜26。用于低電壓NMOS晶體管形成區(qū)域24、高電壓NMOS晶體管形成區(qū)域32以及高電壓PMOS晶體管形成區(qū)域的離子注入可以在這些區(qū)域中的任何一個(gè)區(qū)域中首先進(jìn)行注入。接下來(lái)，在惰性環(huán)境氣氛中進(jìn)行熱處理，以恢復(fù)在硅襯底10和硅層60中引入的離子注入損傷，同時(shí)激活注入的雜質(zhì)。例如在600°C和150秒條件下的氮?dú)夥罩羞M(jìn)行熱處理。接下來(lái)，通過(guò)例如使用氫氟酸水溶液的濕蝕刻去除氧化硅膜62。接下來(lái)，通過(guò)例如CVD方法在硅層60的表面上外延生長(zhǎng)例如26nm厚度的非摻雜娃層54。這樣，在低電壓PMOS晶體管形成區(qū)域16的n型高摻雜雜質(zhì)層22的上方，形成由8nm厚度的娃層60和26nm厚度的娃層54構(gòu)成的層疊膜所形成的34nm厚度的的娃層48。在低電壓NMOS晶體管形成區(qū)域24的p型高摻雜雜質(zhì)層30、高電壓NMOS晶體管形成區(qū)域32的p型雜質(zhì)層38、高電壓PMOS晶體管形成區(qū)域40的n型雜質(zhì)層46的上方，形成由26nm厚度的娃層54形成的娃層52。然后，以與根據(jù)圖11至圖13所示的第一實(shí)施例的半導(dǎo)體器件的制造方法中相同的方式，形成限定有源區(qū)的器件隔離絕緣膜72 (圖37)。在本實(shí)施例中，硅層48的表面高度與硅層52的表面高度彼此相等，這有助于在形成器件隔離絕緣膜72的過(guò)程中進(jìn)行拋光。其不需要掩模，從而能夠減少步驟的數(shù)量，結(jié)果是降低制造成本。接下來(lái)，以與根據(jù)圖14至圖20所示的第一實(shí)施例的半導(dǎo)體器件的制造方法中相同的方式，形成各個(gè)晶體管(圖38)。然后，以與根據(jù)圖21所示的第一實(shí)施例的半導(dǎo)體器件的制造方法中相同的方式，形成金屬硅化物膜96、層間絕緣膜98、接觸塞100、互連件102等，并且根據(jù)本實(shí)施例的半導(dǎo)體器件得以完成(圖39)。
如上所述，根據(jù)本實(shí)施例，考慮到n型雜質(zhì)與p型雜質(zhì)之間不同的擴(kuò)散速度，在低電壓PMOS晶體管形成區(qū)域與低電壓NMOS晶體管形成區(qū)域之間改變外延硅層的膜厚度。這樣，在NMOS晶體管和PMOS晶體管兩者中，外延硅層都能夠具有最佳膜厚度以獲得目標(biāo)閾值電壓，并且能夠改善對(duì)閾值電壓的控制。因此，該半導(dǎo)體器件能夠具有更高的可靠性。[參考示例]將參照?qǐng)D40A至圖46描述根據(jù)參考示例的半導(dǎo)體器件的制造方法。本參考示例與根據(jù)圖I至圖39所示的第一實(shí)施例至第三實(shí)施例的半導(dǎo)體器件及其制造方法中的那些相同的元件由相同的參考標(biāo)記表示，以省略或簡(jiǎn)化對(duì)其的說(shuō)明。圖40A至圖45為示出根據(jù)本參考示例的半導(dǎo)體器件的制造方法的剖視圖。圖46為示出通過(guò)根據(jù)本參考示例的半導(dǎo)體器件制造方法制造的低電壓晶體管的溝道中的雜質(zhì)濃度分布的圖表。首先，通過(guò)光刻和蝕刻，在除硅襯底10的產(chǎn)品即將形成區(qū)域之外的區(qū)域中形成將被用作標(biāo)記的溝槽12，以用于掩模對(duì)準(zhǔn)。接下來(lái)，在硅襯底10的整個(gè)表面的上方形成作為硅襯底10的表面保護(hù)膜的氧化硅膜14 (圖40A)。然后，通過(guò)光刻和離子注入，在低電壓PMOS晶體管形成區(qū)域16中形成n阱20和n型高摻雜雜質(zhì)層22。對(duì)于離子注入，能夠使用與例如第一實(shí)施例中相同的條件。接下來(lái)，通過(guò)光刻和離子注入，在低電壓NMOS晶體管形成區(qū)域24中形成p阱28和P型高摻雜雜質(zhì)層30。對(duì)于離子注入，能夠使用與例如第一實(shí)施例中相同的條件。接下來(lái)，通過(guò)光刻和離子注入，在高電壓NMOS晶體管形成區(qū)域32中形成p阱36和P型雜質(zhì)層38。對(duì)于離子注入，能夠使用與例如第一實(shí)施例中相同的條件。接下來(lái)，通過(guò)光刻和離子注入，在高電壓PMOS晶體管形成區(qū)域40中形成n阱44和n型雜質(zhì)層46。對(duì)于離子注入，能夠使用與例如第一實(shí)施例中相同的條件(圖40B)。接下來(lái)，進(jìn)行熱處理以恢復(fù)離子注入損傷并且激活注入的雜質(zhì)。接下來(lái)，通過(guò)利用氫氟酸水溶液的濕蝕刻去除氧化硅膜14。然后，在硅襯底10的上方外延生長(zhǎng)例如30nm厚度的非摻雜硅層48 (圖41A)。接下來(lái)，通過(guò)STI方法在硅襯底10和硅層48中形成器件隔離絕緣膜72 (圖41B)。接下來(lái)，通過(guò)利用氫氟酸水溶液的濕蝕刻去除氧化硅膜66。接下來(lái)，在有源區(qū)的上方形成將成為高電壓NMOS晶體管和高電壓PMOS晶體管的柵極絕緣膜74a的氧化硅膜74 (圖42A)。然后，通過(guò)光刻和濕蝕刻，將低電壓PMOS晶體管形成區(qū)域16和低電壓NMOS晶體管形成區(qū)域24中的氧化硅膜74選擇性去除(圖42B)。接下來(lái)，在低電壓PMOS晶體管形成區(qū)域16和低電壓NMOS晶體管形成區(qū)域24的有源區(qū)的上方，形成將要作為柵極絕緣膜78a的氧化硅膜78 (圖43A)。這樣，在高電壓NMOS晶體管形成區(qū)域32和高電壓PMOS晶體管形成區(qū)域40中，形成由氧化硅膜74構(gòu)成的柵極絕緣膜74a。在低電壓PMOS晶體管形成區(qū)域16和低電壓NMOS晶體管形成區(qū)域24中，形成由比氧化硅膜74薄的氧化硅膜78構(gòu)成的柵極絕緣膜78a。然后，通過(guò)例如LPCVD方法在整個(gè)表面的上方形成例如IOOnm厚度的多晶硅膜。接下來(lái)，對(duì)多晶硅膜進(jìn)行圖案化以在各晶體管形成區(qū)域中形成柵極電極80(圖43B)。接下來(lái)，通過(guò)光刻和離子注入，在低電壓NMOS晶體管形成區(qū)域中形成將要作為延伸區(qū)域的n型雜質(zhì)層86。在低電壓PMOS晶體管形成區(qū)域16中，形成將要作為延伸區(qū)域的P型雜質(zhì)層88。在高電壓NMOS晶體管形成區(qū)域32中，形成將要作為L(zhǎng)DD區(qū)域的n型雜質(zhì)層82。在高電壓PMOS晶體管形成區(qū)域40中，形成將要作為L(zhǎng)DD區(qū)域的p型雜質(zhì)層84(圖44A)。接下來(lái)，沉積氧化硅膜并對(duì)其進(jìn)行各向異性蝕刻，以在柵極電極80的側(cè)壁上形成 側(cè)壁間隔件90 (圖44B)。接下來(lái)，通過(guò)光刻和離子注入，在低電壓NMOS晶體管形成區(qū)域24和高電壓NMOS晶體管形成區(qū)域32中，形成將要作為源極/漏極區(qū)域的n型雜質(zhì)層92。在低電壓PMOS晶體管形成區(qū)域24和高電壓PMOS晶體管形成區(qū)域40中，形成將要作為源極/漏極區(qū)域的p型雜質(zhì)層94 (圖45)。接下來(lái)，進(jìn)行熱處理以激活注入的雜質(zhì)。這樣，在硅襯底10的上方形成了低電壓NMOS晶體管、低電壓PMOS晶體管、高電壓NMOS晶體管以及高電壓PMOS晶體管。圖46為示出通過(guò)上述制造方法形成的低電壓晶體管的溝道的雜質(zhì)濃度分布的圖表。如圖46所示，形成p型高摻雜雜質(zhì)層30 (其形成低電壓NMOS晶體管)的硼(B)具有比外延硅層(圖中的“外延層”)深的雜質(zhì)濃度峰值，并且較少向外延硅層擴(kuò)散。相比于此，形成低電壓PMOS晶體管的n型高摻雜雜質(zhì)層的砷(As)具有的雜質(zhì)濃度峰值接近于外延硅層與硅襯底之間的界面，并且獲知As向外延硅層擴(kuò)散。與硼的雜質(zhì)濃度分布相比，砷向外延硅層擴(kuò)散了大約10nm。包括位于高摻雜雜質(zhì)層上方的外延娃層的晶體管的閾值電壓取決于高摻雜雜質(zhì)層的雜質(zhì)濃度和非摻雜硅層的膜厚度(柵極絕緣膜與高摻雜雜質(zhì)層之間的距離)。因此，當(dāng)NMOS晶體管和PMOS晶體管具有不同的雜質(zhì)擴(kuò)散速度時(shí)，用于獲得目標(biāo)閾值電壓的硅層的最佳膜厚度不同。這樣，在根據(jù)本參考示例的半導(dǎo)體器件的制造方法中，難以在NMOS晶體管和PMOS晶體管兩者中都獲得最佳的雜質(zhì)分布圖。[變型實(shí)施例]上述實(shí)施例能夠包含其它各種變型。例如，在上述實(shí)施例中，使用硅襯底作為基底半導(dǎo)體襯底，但基底半導(dǎo)體襯底也可以不必是體娃(bulk silicon)襯底?？梢允褂弥T如SOI襯底等其它半導(dǎo)體襯底。在上述實(shí)施例中，使用硅層作為外延半導(dǎo)體層，但硅層不是必需的?？梢允褂弥T如SiGe層、SiC層等其它半導(dǎo)體層來(lái)代替硅層。在上述實(shí)施例中，描述了包括低電壓NMOS晶體管、低電壓PMOS晶體管、高電壓NMOS晶體管以及高電壓PMOS晶體管的4種類型晶體管的半導(dǎo)體器件。然而，半導(dǎo)體器件可以不必包括4種類型的晶體管，而是可以僅包括低電壓NMOS晶體管和低電壓PMOS晶體管這2種類型的晶體管，或者包括不同閾值電壓的多種類型的低電壓晶體管或高電壓晶體管。在上述實(shí)施例中，分別獨(dú)立(separately)形成低電壓NMOS晶體管和高電壓NMOS晶體管的阱以及低電壓PMOS晶體管和高電壓PMOS晶體管的阱。也可以同時(shí)形成多個(gè)低電壓晶體管的阱以及多個(gè)高電壓晶體管的阱。在上述實(shí)施例中，在各晶體 管的阱形成之后，形成器件隔離絕緣膜。這用于抑制器件隔離絕緣膜在蝕刻步驟中的膜的減小。器件隔離絕緣膜可以不一定在形成阱之后形成，而是可以在形成器件隔離絕緣膜之后形成阱。上述實(shí)施例中描述的半導(dǎo)體器件的結(jié)構(gòu)、組成材料、制造條件等是一個(gè)示例，并且能夠根據(jù)本領(lǐng)域技術(shù)人員的技術(shù)常識(shí)等進(jìn)行適當(dāng)?shù)刈兓蜃冃汀１疚牧信e的全部示例和條件性語(yǔ)言是為了教示性的目的，以幫助讀者理解本發(fā)明以及發(fā)明人為了促進(jìn)技術(shù)而貢獻(xiàn)的概念，并應(yīng)解釋為不限制于這些具體列舉的示例和條件，說(shuō)明書中這些示例的組織也不是為了顯示本發(fā)明的優(yōu)劣。盡管已經(jīng)詳細(xì)描述了本發(fā)明的實(shí)施例，但應(yīng)理解，在不背離本發(fā)明的精神和范圍的情況下可對(duì)其作出各種變化、替換以及更改。
權(quán)利要求
1.一種半導(dǎo)體器件，包括 第一晶體管，包括 第一導(dǎo)電類型的第一雜質(zhì)層，形成在半導(dǎo)體襯底的第一區(qū)域中； 第一外延半導(dǎo)體層，形成在所述第一雜質(zhì)層的上方； 第一柵極絕緣膜，形成在所述第一外延半導(dǎo)體層的上方； 第一柵極電極，形成在所述第一柵極絕緣膜的上方 '及 第二導(dǎo)電類型的第一源極/漏極區(qū)域，形成在所述第一區(qū)域中的所述第一外延半導(dǎo)體層和所述半導(dǎo)體襯底中；以及第二晶體管，包括第二導(dǎo)電類型的第二雜質(zhì)層，形成在所述半導(dǎo)體襯底的第二區(qū)域中； 第二外延半導(dǎo)體層，形成在所述第二雜質(zhì)層的上方，且具有與所述第一外延半導(dǎo)體層的膜厚度不同的膜厚度； 第二柵極絕緣膜，形成在所述第二外延半導(dǎo)體層的上方，且具有與所述第一柵極絕緣膜的膜厚度相等的膜厚度； 第二柵極電極，形成在所述第二柵極絕緣膜的上方；及 第一導(dǎo)電類型的第二源極/漏極區(qū)域，形成在所述第二區(qū)域中的所述第二外延半導(dǎo)體層和所述半導(dǎo)體襯底中。
2.根據(jù)權(quán)利要求I所述的半導(dǎo)體器件，還包括 第三晶體管，包括 第一導(dǎo)電類型的第三雜質(zhì)層，形成在所述半導(dǎo)體襯底的第三區(qū)域中； 第三外延半導(dǎo)體層，形成在所述第三雜質(zhì)層的上方，且具有與所述第一外延半導(dǎo)體層的膜厚度不同的膜厚度； 第三柵極絕緣膜，形成在所述第三外延半導(dǎo)體層的上方，且具有與所述第一柵極絕緣膜和所述第二柵極絕緣膜的膜厚度不同的膜厚度； 第三柵極電極，形成在所述第三柵極絕緣膜的上方；及 第二導(dǎo)電類型的第三源極/漏極區(qū)域，形成在所述第三區(qū)域中的所述第三外延半導(dǎo)體層和所述半導(dǎo)體襯底中；以及第四晶體管，包括 第二導(dǎo)電類型的第四雜質(zhì)層，形成在所述半導(dǎo)體襯底的第四區(qū)域中； 第四外延半導(dǎo)體層，形成在所述第四雜質(zhì)層的上方，且具有與所述第一外延半導(dǎo)體層的膜厚度不同的膜厚度； 第四柵極絕緣膜，形成在所述第四外延半導(dǎo)體層的上方，且具有與所述第一柵極絕緣膜和所述第二柵極絕緣膜的膜厚度不同的膜厚度； 第四柵極電極，形成在所述第四柵極絕緣膜的上方 '及 第一導(dǎo)電類型的第四源極/漏極區(qū)域，形成在所述第四區(qū)域中的所述第四外延半導(dǎo)體層和所述半導(dǎo)體襯底中。
3.根據(jù)權(quán)利要求I所述的半導(dǎo)體器件，其中， 所述第一外延半導(dǎo)體層的膜厚度大于所述第二外延半導(dǎo)體層的膜厚度，以及 形成所述第一雜質(zhì)層的雜質(zhì)的擴(kuò)散速度高于形成所述第二雜質(zhì)層的雜質(zhì)的擴(kuò)散速度。
4.根據(jù)權(quán)利要求I所述的半導(dǎo)體器件，其中， 所述第二雜質(zhì)層包含硼和碳。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體器件，其中， 所述第一雜質(zhì)層包含砷。
6.根據(jù)權(quán)利要求I所述的半導(dǎo)體器件，其中， 所述第一雜質(zhì)層包含硼和碳。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體器件，其中， 所述第二雜質(zhì)層包含銻。
8.根據(jù)權(quán)利要求I所述的半導(dǎo)體器件，其中， 所述第一外延半導(dǎo)體層的表面高度與所述第二外延半導(dǎo)體層的表面高度相等。
9.一種半導(dǎo)體器件的制造方法，包括如下步驟 在半導(dǎo)體襯底的第一區(qū)域中形成第一導(dǎo)電類型的第一雜質(zhì)層； 在所述半導(dǎo)體襯底的第二區(qū)域中形成第二導(dǎo)電類型的第二雜質(zhì)層； 在其中形成有所述第一雜質(zhì)層和所述第二雜質(zhì)層的所述半導(dǎo)體襯底的上方外延生長(zhǎng)半導(dǎo)體層； 在所述半導(dǎo)體層的上方形成覆蓋所述第一區(qū)域且暴露所述第二區(qū)域的掩模； 通過(guò)使用所述掩模去除所述半導(dǎo)體層的一部分，以使所述第二區(qū)域中的所述半導(dǎo)體層的厚度變??； 去除所述掩模； 在所述第一區(qū)域中的所述半導(dǎo)體層的上方形成第一柵極絕緣膜，并且在所述第二區(qū)域中的所述半導(dǎo)體層的上方形成膜厚度與所述第一柵極絕緣膜的膜厚度相等的第二柵極絕緣膜；以及 分別在所述第一柵極絕緣膜的上方以及在所述第二柵極絕緣膜的上方形成第一柵極電極和第二柵極電極。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體器件的制造方法， 還包括在外延生長(zhǎng)所述半導(dǎo)體層之前， 在所述半導(dǎo)體襯底的第三區(qū)域中形成第一導(dǎo)電類型的第三雜質(zhì)層；以及在所述半導(dǎo)體襯底的第四區(qū)域中形成第二導(dǎo)電類型的第四雜質(zhì)層，其中在形成掩模的過(guò)程中，在所述半導(dǎo)體層的上方形成暴露所述第一區(qū)域、所述第三區(qū)域以及所述第四區(qū)域且覆蓋所述第二區(qū)域的掩模， 在通過(guò)使用所述掩模去除所述半導(dǎo)體層的一部分的過(guò)程中，也將所述第三區(qū)域和所述第四區(qū)域中的部分所述半導(dǎo)體層去除， 在形成所述第一柵極絕緣膜和所述第二柵極絕緣膜的過(guò)程中，在所述第三區(qū)域中的所述半導(dǎo)體層的上方以及在所述第四區(qū)域中的所述半導(dǎo)體層的上方進(jìn)一步分別形成比所述第一柵極絕緣膜和所述第二柵極絕緣膜厚的第三柵極絕緣膜以及比所述第一柵極絕緣膜和所述第二柵極絕緣膜厚的第四柵極絕緣膜；以及 在形成所述第一柵極電極和所述第二柵極電極的過(guò)程中，在所述第三柵極絕緣膜的上方以及在所述第四柵極絕緣膜的上方進(jìn)一步分別形成第三柵極電極和第四柵極電極。
11.根據(jù)權(quán)利要求9所述的半導(dǎo)體器件的制造方法，其中，在形成所述第二雜質(zhì)層的過(guò)程中，形成包含硼和碳的所述第二雜質(zhì)層。
12.根據(jù)權(quán)利要求11所述的半導(dǎo)體器件的制造方法，其中， 在形成所述第一雜質(zhì)層的過(guò)程中，形成包含砷的所述第一雜質(zhì)層。
13.根據(jù)權(quán)利要求9所述的半導(dǎo)體器件的制造方法，其中， 在形成所述第二雜質(zhì)層的過(guò)程中，形成包含銻的所述第二雜質(zhì)層。
14.根據(jù)權(quán)利要求13所述的半導(dǎo)體器件的制造方法，其中， 在形成所述第一雜質(zhì)層的過(guò)程中，形成包含硼和碳的所述第一雜質(zhì)層。
15.一種半導(dǎo)體器件的制造方法，包括如下步驟 在半導(dǎo)體襯底的第一區(qū)域中形成第一導(dǎo)電類型的第一雜質(zhì)層； 在其中形成有所述第一雜質(zhì)層的所述半導(dǎo)體襯底的上方外延生長(zhǎng)第一半導(dǎo)體層；在其上形成有所述第一半導(dǎo)體層的所述半導(dǎo)體襯底的第二區(qū)域中形成第二導(dǎo)電類型的第二雜質(zhì)層； 在形成有所述第一雜質(zhì)層、所述第二雜質(zhì)層以及所述第一半導(dǎo)體層的所述半導(dǎo)體襯底的上方外延生長(zhǎng)第二半導(dǎo)體層； 在所述第一區(qū)域中的所述第二半導(dǎo)體層的上方形成第一柵極絕緣膜，以及在所述第二區(qū)域中的所述第二半導(dǎo)體層的上方形成膜厚度與所述第一柵極絕緣膜的膜厚度相等的第二柵極絕緣膜；以及 分別在所述第一柵極絕緣膜的上方以及在所述第二柵極絕緣膜的上方形成第一柵極電極和第二柵極電極。
16.根據(jù)權(quán)利要求15所述的半導(dǎo)體器件的制造方法， 還包括在外延生長(zhǎng)所述第一半導(dǎo)體層之后以及外延生長(zhǎng)所述第二半導(dǎo)體層之前， 在所述半導(dǎo)體襯底的第三區(qū)域中形成第一導(dǎo)電類型的第三雜質(zhì)層；以及在所述半導(dǎo)體襯底的第四區(qū)域中形成第二導(dǎo)電類型的第四雜質(zhì)層，其中在形成所述第一柵極絕緣膜和所述第二柵極絕緣膜的過(guò)程中，在所述第三區(qū)域中的所述第二半導(dǎo)體層的上方以及在所述第四區(qū)域中的所述第二半導(dǎo)體層的上方進(jìn)一步分別形成比所述第一柵極絕緣膜和所述第二柵極絕緣膜厚的第三柵極絕緣膜以及比所述第一柵極絕緣膜和所述第二柵極絕緣膜厚的第四柵極絕緣膜，以及 在形成所述第一柵極電極和所述第二柵極電極的過(guò)程中，在所述第三柵極絕緣膜的上方以及在所述第四柵極絕緣膜的上方進(jìn)一步分別形成第三柵極電極和第四柵極電極。
17.根據(jù)權(quán)利要求15所述的半導(dǎo)體器件的制造方法，其中， 在形成所述第二雜質(zhì)層的過(guò)程中，形成包含硼和碳的所述第二雜質(zhì)層。
18.根據(jù)權(quán)利要求17所述的半導(dǎo)體器件的制造方法，其中， 在形成所述第一雜質(zhì)層的過(guò)程中，形成包含砷的所述第一雜質(zhì)層。
19.根據(jù)權(quán)利要求15所述的半導(dǎo)體器件的制造方法，其中， 在形成所述第二雜質(zhì)層的過(guò)程中，形成包含銻的所述第二雜質(zhì)層。
20.根據(jù)權(quán)利要求19所述的半導(dǎo)體器件的制造方法，其中， 在形成所述第一雜質(zhì)層的過(guò)程中，形成包含硼和碳的所述第一雜質(zhì)層。
全文摘要
本發(fā)明提供一種半導(dǎo)體器件以及半導(dǎo)體器件的制造方法。該半導(dǎo)體器件包括第一晶體管，包括第一導(dǎo)電類型的第一雜質(zhì)層，形成在半導(dǎo)體襯底的第一區(qū)域中；第一外延半導(dǎo)體層，形成在第一雜質(zhì)層上方；第一柵極絕緣膜，形成在第一外延半導(dǎo)體層上方；及第一柵極電極，形成在第一柵極絕緣膜的上方；以及第二晶體管，包括第二導(dǎo)電類型的第二雜質(zhì)層，形成在半導(dǎo)體襯底的第二區(qū)域中；第二外延半導(dǎo)體層，形成在第二雜質(zhì)層上方，且具有與第一外延半導(dǎo)體層不同的厚度；第二柵極絕緣膜，形成在第二外延半導(dǎo)體層上方，且具有與第一柵極絕緣膜相等的膜厚度；及第二柵極電極，形成在第二柵極絕緣膜上方。本發(fā)明通過(guò)價(jià)廉工藝實(shí)現(xiàn)高性能和高可靠性的半導(dǎo)體器件。
文檔編號(hào)H01L21/8238GK102655150SQ20121004815
公開日2012年9月5日 申請(qǐng)日期2012年2月24日 優(yōu)先權(quán)日2011年3月4日
發(fā)明者小川裕之, 江間泰示, 藤田和司 申請(qǐng)人:富士通半導(dǎo)體股份有限公司