專利名稱：Dram結(jié)構(gòu)及其制造方法與ic結(jié)構(gòu)及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及ー種具有埋入式字元線的動態(tài)隨機存取存儲器(DRAM)結(jié)構(gòu)及其制造方法，尤其涉及ー種集成電路(integrated circuit, IC)結(jié)構(gòu)及其制造方法。
背景技術(shù)：
現(xiàn)有技術(shù)的DRAM單元包括電晶體及與其耦合的電容器。當DRAM的集積度(integration degree)增加而超過一定程度時,傳統(tǒng)平面電晶體的通道長度縮減而造成短通道效應(yīng)，其包括汲極感應(yīng)能障降低效應(yīng)(drain-induced barrier lowering, DIBL)等。元件尺寸的縮小亦縮減了字元線與位元線之間的距離，而導致字元線與位元線之間的寄生電谷(,parasitic capacitance)增大。具有埋入于基板中的字元線的埋入式字元線(buried-WL)DRAM結(jié)構(gòu)為解決此問 題的方法之一。圖I所示為先前技術(shù)的埋入式WL DRAM結(jié)構(gòu)，其包括具有溝渠110的半導體基板100，在一些溝渠110中有多個記憶胞用字元線120a用以控制記憶胞的電晶體。此結(jié)構(gòu)還具有在其他溝渠110中的多條隔離字元線120b、使每一條記憶胞用字元線120a或隔離字元線120b與基板100相隔的閘介電層130、各自由兩個記憶胞所共有的多個共用源極區(qū)140a及多個汲極區(qū)140b。為簡化圖式，于圖式中省略耦合至汲極區(qū)140b的電容器與耦合至共用源極區(qū)140a的位元線。隔離字元線120b上施加與記憶胞用字元線120a的電壓獨立的電壓，以減少相鄰記憶胞間的靜態(tài)與動態(tài)耦合。然而，當元件結(jié)構(gòu)進ー步縮小時，先前技術(shù)的隔離字元線的設(shè)計在隔離效果方面是不足的。另ー方面，某些其他IC結(jié)構(gòu)亦于基板中埋入導體。當基板材料不絕緣時，此埋入式導體常以絕緣體與基板相隔。

發(fā)明內(nèi)容
因此，本發(fā)明提供ー種具有埋入式字元線的DRAM結(jié)構(gòu)。本發(fā)明亦提供ー種DRAM結(jié)構(gòu)的制造方法。本發(fā)明進一歩提供ー種具有埋入式導體的集成電路(IC)結(jié)構(gòu)及其制造方法，此IC結(jié)構(gòu)的范圍涵蓋本發(fā)明的DRAM結(jié)構(gòu)。本發(fā)明的DRAM結(jié)構(gòu)包括半導體基板、埋入基板中且以第一閘介電層與基板相隔的多條記憶胞用字元線，以及埋入基板中且以第二閘介電層與基板相隔的多條隔離字元線。記憶胞用字元線與隔離字元線的頂面低于基板的頂面。隔離字元線的底面低于記憶胞用字元線的底面。在一實施例中，隔離字元線的頂面與記憶胞用字元線的頂面實質(zhì)上共平面。在另一實施例中，隔離字元線的頂面低于記憶胞用字元線的頂面，但高于記憶胞用字元線的底面。在又一實施例中，隔離字元線的頂面與記憶胞用字元線的底面實質(zhì)上共平面，甚或低于記憶胞用字元線的底面。通常，記憶胞用字元線劃分為多對記憶胞用字元線，其中每ー對以一條隔離字元線與相鄰的另ー對相隔。本發(fā)明的具有埋入式字元線的DRAM結(jié)構(gòu)的制造方法如下所述。在半導體基板中形成多個第一溝渠及較第一溝渠深的多個第二溝渠，接著在每ー個第一溝渠與每ー個第二溝渠中形成閘介電層，然后在第一溝渠中形成記憶胞用字元線，在第二溝渠中形成隔離字元線。在一實施例中，深度不同的第一溝渠與第二溝渠由兩個微影制程定義。于基板上形成具有第一溝渠的圖案與第二溝渠的圖案的第一罩幕層，再形成覆蓋第一溝渠的圖案的第二罩幕層，然后以第一罩幕層與第二罩幕層為罩幕蝕刻基板，以形成第二溝渠。移除第二罩幕層后，以第一罩幕層為罩幕蝕刻基板，以形成第一溝渠，并加深第二溝渠。在另ー實施例中，深度不同的第一溝渠與第二溝渠由一個微影制程定義。在基板上形成多個罩幕圖案。接著在每ー個罩幕圖案的側(cè)壁上形成第一間隙壁，然后在每ー個第一間隙壁的側(cè)壁上形成第二間隙壁。接著以罩幕圖案、第一間隙壁與第二間隙壁為罩幕蝕 刻基板，以形成第二溝渠。然后移除罩幕圖案的頂部、第一間隙壁的頂部與第二間隙壁的頂部，再移除剰余的第一間隙壁。接著以剩余的罩幕圖案與剰余的間隙壁為罩幕蝕刻基板，以形成第一溝渠，并加深第二溝渠。由于隔離字元線的底面低于記憶胞用字元線的底面，因此改善了相鄰記憶胞間的隔離效果。此外，當隔離字元線的頂面低于記憶胞用字元線的頂面吋，隔離字元線與記憶胞用字元線間的寄生電容及隔離字元線與位元線間的寄生電容均減小。本發(fā)明的具有埋入式導體的IC結(jié)構(gòu)包括基板、埋入基板中的多個第一導體及埋入基板中的多個第二導體。第二導體的底面低于第一導體的底面。本發(fā)明的IC結(jié)構(gòu)的制造方法如下所述。于基板中形成多個第一溝渠與較第一溝渠深的多個第二溝渠，再于第一溝渠中形成多個第一導體，第二溝渠中形成多個第二導體。如上所述，可由一或兩個微影制程定義第一第二溝渠。為讓本發(fā)明的上述及其他目的、特征和優(yōu)點能更明顯易懂，下文特舉較佳實施例配合附圖作詳細說明如下。


圖I為先前技術(shù)的埋入式WL DRAM結(jié)構(gòu)的剖面示意圖。圖2為本發(fā)明第一實施例的埋入式WL DRAM結(jié)構(gòu)的剖面示意圖。圖3為本發(fā)明第二實施例的埋入式WL DRAM結(jié)構(gòu)的剖面示意圖。圖4為本發(fā)明第三實施例的埋入式WL DRAM結(jié)構(gòu)的剖面示意圖。圖5A 為本發(fā)明第四實施例的埋入式WL DRAM結(jié)構(gòu)的制造方法的剖面示意圖，其中深度不同的溝渠由兩個微影制程定義。圖6A 6H為本發(fā)明第五實施例的埋入式WL DRAM結(jié)構(gòu)的制造方法的剖面示意圖，其中深度不同的溝渠由單ー微影制程定義。附圖標記100、200、500、600 :基板110、210a、210b、210c、210d、518、520、612、616 :溝渠120a、220a、524a :記憶胞用字元線
120b、220b、220c、220d、524b :隔離字元線130、230、522 :閘介電層140a、240a :共用源極區(qū)140b、240b :汲極區(qū)202、222a、222b、222c、222d :頂面224a、224b、224c、224d :底面226 :通道228:電晶體

235 :絕緣層502、50か、602、60如導體層504>504a>604 :硬罩幕層506 TC/AC 層508 :介電抗反射層(DARC)510:間隙壁圖案512 :第一罩幕層514a,514b :溝渠圖案516 :第二罩幕層526 :絕緣體604a :硬罩幕圖案606 :光阻圖案606a :經(jīng)削窄的光阻圖案608 :第一間隙壁610、610a :第二間隙壁614:填充材料
具體實施例方式以下述實施例參照附圖進ー步說明本發(fā)明，但這些實施例并非用以限制本發(fā)明的范圍。具體而言，雖然下述實施例均與具埋入式字元線的DRAM結(jié)構(gòu)及其制造有關(guān)，基于下述對實施例說明的教示，本發(fā)明亦可無困難地應(yīng)用于具埋入式導體的其他各種IC結(jié)構(gòu)及其制造。實施例I 3 :埋入式WL DRAM結(jié)構(gòu)圖2為本發(fā)明第一實施例的一種埋入式WL DRAM結(jié)構(gòu)的剖面不意圖。請參照圖2，此DRAM結(jié)構(gòu)包括具多個第一溝渠210a與較第一溝渠210a深的多個第二溝渠210b的半導體基板200、多條記憶胞用字元線220a、多條隔離字元線220b、閘介電層230、多個共用源極區(qū)240a及多個汲極區(qū)240b。記憶胞用字元線220a配置于第一溝渠210a中，并以閘介電層230與基板200相隔。隔離字元線220b配置于第二溝渠210b中，并以閘介電層230與基板200相隔。記憶胞用字元線220a的頂面222a與隔離字元線220b的頂面222b低于基板200的頂面202。隔離字元線220b的底面224b低于記憶胞用字元線220a的底面224a。各第一溝渠210a與第二溝渠210b以絕緣層235填滿。溝渠210a與溝渠210b間的部分基板200形成共用源極區(qū)240a與汲極區(qū)240b。每一條隔離字元線220b配置于兩條記憶胞用字元線220a之間。記憶胞用字元線220a劃分為多對記憶胞用字兀線,姆一對以一條隔尚字兀線220b與相鄰的另一對相隔。一個汲極區(qū)240b、ー個共用源極區(qū)240a、在兩者之間的記憶胞用字元線220a的一部分、閘介電層230以及在該部分的記憶胞用字元線220a旁的通道226構(gòu)成ー個MOSFET電晶體228。每ー個共用源極區(qū)240a由相鄰的ー對記憶胞共享。為簡化圖式，于圖中將耦接至汲極區(qū)240b的電容器與耦接至共用源極區(qū)240a的位元線省略，如同圖I的情形。在此實施例中，隔離字元線220b的頂面222b與記憶胞用字元線220a的頂面222a實質(zhì)上共平面。記憶胞用字元線220a與隔離字元線220b的材質(zhì)均可包括金屬性材料，例如氮化鈦(TiN)、氮化鉭(TaN)、鎢或多晶娃，用以減低電阻。閘介電層230的材質(zhì)可包括ニ氧化硅或氮化硅(SiN)。

每一條字元線記憶胞用字元線220a或隔離字元線220b的頂面與基板200的頂面202之間的距離約700 800A,而每一條記憶胞用字元線220a的厚度約700 800A。隔離字元線220b的底面224b可以比記憶胞用字元線220a的底面224a低800A以下。雖然在第一實施例中隔離字元線220b的頂面222b與記憶胞用字元線220a的頂面222a實質(zhì)上共平面，但隔離字元線的頂面亦可低于記憶胞用字元線的頂面，以減少其與記憶胞用字元線之間的重疊區(qū)域，并增加其與位元線之間的距離。結(jié)果，隔離字元線與記憶胞用字元線之間的寄生電容及隔離字元線與位元線之間的寄生電容均可減小，而可改善DRAM的效能。以下說明兩個此類實施例，作為本發(fā)明的第二及第三實施例。圖3為本發(fā)明第二實施例的一種埋入式WL DRAM結(jié)構(gòu)的剖面示意圖。請參照圖3，第二實施例與第一實施例不同的處在于其隔離字元線220c的頂面222c低于記憶胞用字元線220a的頂面222a，但高于其底面224a。隔離字元線220c的底面224c的深度與記憶胞用字元線220a的底面224a的深度之間的差異可與第一實施例中的相同。然而，第二溝渠210c亦可形成得較第一實施例形成的第二溝渠210b (請參照圖2)深，以維持隔離字元線220c的厚度及導電性。圖4為本發(fā)明第三實施例的一種埋入式WL DRAM結(jié)構(gòu)的剖面示意圖。請參照圖4，第三實施例與第二實施例不同的處在于隔離字元線220d的頂面222d更低于記憶胞用字元線220a的頂面222a，且與記憶胞用字元線220a的底面224a實質(zhì)上共平面。隔離字元線220d的頂面222d甚至可低于記憶胞用字元線220a的底面224a。隔離字元線220d的底面224d可以比記憶胞用字元線220a的底面224a低800A以下。在此實施例中，于隔離字元線220d與記憶胞用字元線220a之間實質(zhì)上無重疊的區(qū)域，因此在隔離字元線220d與記憶胞用字元線220a之間的寄生電容可減到最小。另ー方面，本發(fā)明的埋入式WL DRAM結(jié)構(gòu)的制造方法重點在形成深度不同的溝渠，其中較淺的溝渠用以形成記憶胞用字元線，而較深的溝渠用以形成隔離字元線。深度不同的第一溝渠與第二溝渠可以ー或兩個微影制程定義，如下文所例示者。實施例4 5 :埋入式WL DRAM結(jié)構(gòu)的制造圖5A 為本發(fā)明第四實施例的埋入式WL DRAM結(jié)構(gòu)的制程的剖面示意圖，其中深度不同的溝渠由兩個微影制程定義。請參照圖5A，在半導體基板500上依序形成導體層502、硬罩幕層504、TC/AC層506、介電抗反射層(DARC) 508。半導體基板500例如是如單晶硅基板或磊晶硅基板。然后在介電抗反射層(DARC) 508上形成用以定義溝渠的間隙壁圖案510，其形成方法例如是以第一微影制程定義形成具有雙倍間距(Pitch)的多個圖案，再沉積共形層并其進行非等向性蝕刻，然后移除雙倍間距的圖案。不過，只要微影解析度足夠，此種間隙壁圖案510可以由微影制程直接定義的具有相同間距的多個圖案取代。然后以間隙壁圖案510為罩幕依序蝕刻介電抗反射層(0ム1 0 508與1'(/^(層506，以形成第一罩幕層512，其中有用以定義記憶胞用字元線的溝渠的溝渠圖案514a，以及用以定義隔離字元線的溝渠的溝渠圖案514b。導體層502是用于周邊元件(未顯示)的形成，其材質(zhì)可包括摻雜多晶硅或無摻雜多晶硅。硬罩幕層504的材質(zhì)可包括氮化SiN或SiO2。TC/AC層506是用于硬罩幕層504的蝕刻。介電抗反射層(DARC) 508的材質(zhì)可包括氮氧化硅(SiON)。間隙壁圖案510的材質(zhì)可包括氧化硅或SiN。 雖然本實施例中第一罩幕層512包括三層(TC/AC層506、介電抗反射層(DARC) 508及間隙壁圖案510)，但第一罩幕層亦可由單層或雙層組成。舉例而言，第一罩幕層可由單層間隙壁圖案構(gòu)成，其形成方法可類似上述的間隙壁圖案510的形成方法。請參照圖5B，在基板500上形成由第二微影制程定義的第二罩幕層516，其覆蓋用以形成記憶胞用字元線的溝渠的圖案514a。第二罩幕層516的材質(zhì)可包括光阻材料。然后以第一罩幕層512與第二罩幕層516為罩幕依序蝕刻硬罩幕層504、導體層502與基板500，以在基板500中形成多個溝渠518，其將在后續(xù)步驟中被加深后用以形成隔離字元線。請參照圖5C，移除第二罩幕層516。當?shù)诙帜粚?16的材質(zhì)包括光阻材料時，其可藉溶劑剝除或電漿灰化而移除。接著依序蝕刻在用以形成記憶胞用字元線的溝渠圖案514a下的硬罩幕層504、導體層502與基板500,并進一步以第一罩幕層512為罩幕蝕刻暴露于已存在的溝渠518中的部分基板500，以在基板500中形成用以形成記憶胞用字元線的多個溝渠520，并將用以形成隔離字元線的溝渠518加深至所需深度。其中，導體層502被蝕刻成圖案化的導體層502a。請參照圖5D，移除第一罩幕層512，并在溝渠520與加深的溝渠518中形成閘介電層522。閘介電層522的材質(zhì)可包括ニ氧化硅，并可以熱氧化法形成。然后，在溝渠520中形成多條記憶胞用字元線524a，并在較深的溝渠518形成多條隔離字元線524b，其中每ー條記憶胞用字元線524a及每一條隔離字元線524b以閘介電層522與基板500相隔。接下來，形成絕緣體526以封閉每ー個溝渠518與溝渠520。絕緣體526的材質(zhì)可包括PECVD氧化物、SiN或旋涂式介電質(zhì)(SOD)。在隨后的制程中移除剩余的硬罩幕層504a。記憶胞用字元線524a與隔離字元線524b的形成方法可為形成填滿所有溝渠518與溝渠520的導體層(未顯示)，然后將此導體層回蝕至預定高度。如圖或圖2所示，當記憶胞用字元線524a與隔離字元線524b被設(shè)計成具有共平面的頂面時，可于單ー步驟中完成回蝕。如圖3或圖4所示，當隔離字元線524b被設(shè)計成具有低于記憶胞用字元線524a的頂面的頂部表面時，可于兩個步驟中完成回蝕。舉例而言，可先遮蔽在用以形成記憶胞用字元線的溝渠520上及其中的部分導體層而回蝕在用以形成隔離字元線的較深溝渠518上及其中的部分導體層，然后再同時蝕刻剰余在溝渠518中的部分導體層與在溝渠520上及其中的部分導體層。由于后續(xù)形成源/汲極(S/D)區(qū)及與其耦接的位元線與電容器的制程為所屬技術(shù)領(lǐng)域中具有通常知識者所習知，故并未顯示于圖式中。圖6A 6H為本發(fā)明第五實施例的埋入式WL DRAM結(jié)構(gòu)的制造方法的剖面示意圖，其中深度不同的溝渠由單ー微影制程定義。請參照圖6A，在基板600上依序形成導體層602、硬罩幕層604與光阻圖案606。導體層602的材質(zhì)可包括摻雜多晶硅或無摻雜多晶硅。硬罩幕層604的材質(zhì)可包括SiN或Si02。光阻圖案606由單ー微影制程定義。請參照圖6B，可利用干蝕刻將每ー個光阻圖案606削窄。然后以經(jīng)削窄的光阻圖案606a為罩幕蝕刻圖案化硬罩幕層604,以形成硬罩幕圖案604a。

請參照圖6C，可以溶劑剝除或電漿灰化移除經(jīng)削窄的光阻圖案606a。然后在每ー個硬罩幕圖案604a的側(cè)壁上形成第一間隙壁608，其形成方法例如是沉積材料相同且實質(zhì)上共形的薄膜，然后對此薄膜進行非等向性蝕刻。然后在每ー個第一間隙壁608的側(cè)壁上形成第二間隙壁610，其形成方法例如是類似上述者的沉積-非等向性蝕刻程序。用以形成第一間隙壁608或第二間隙壁610的沉積步驟可包括原子層沉積(ALD)制程，以對于共形薄膜的厚度(約等于每ー個第一間隙壁608/第二間隙壁610的寬度)進行精確的控制。第一間隙壁608與第二間隙壁610的材料依硬罩幕圖案604a的材料而定，其中第一間隙壁608的材料在蝕刻劑中的蝕刻選擇性須比硬罩幕圖案604a與第二間隙壁610的材料高很多，以便藉濕蝕刻移除第一間隙壁608而不損失硬罩幕圖案604a與第二間隙壁610。舉例而言，當罩幕圖案604a的材質(zhì)包括SiN時，可令第一間隙壁608的材質(zhì)包括氧化硅，第二間隙壁610的材質(zhì)包括SiN。請參照圖6D，以罩幕圖案604a、第一間隙壁608與第二間隙壁610為罩幕蝕刻導體層602與基板600，以在基板600中形成多個溝渠612，其將在后續(xù)步驟中被加深后用來形成隔離字元線。請參照圖6E，在基板600上形成填滿溝渠612的填充材料614。填充材料614可為光阻材料、SiO2, SiN或S0D。此步驟是用以防止后續(xù)移除步驟污染溝渠612，但若該移除是以實質(zhì)上不污染溝渠612的方式進行，則可省略此步驟。請參照圖6F，移除硬罩幕圖案604a的頂部、第一間隙壁608的頂部、第二間隙壁610的頂部與填充材料614的頂部，使得剰余的硬罩幕圖案604a、第一間隙壁608、第二間隙壁610與填充材料614具有共平面的頂面，且每ー個剩余的第一間隙壁608a與剩余的第二間隙壁610a具有幾乎為矩形的形狀。此移除步驟可包括化學機械研磨(CMP)制程。請參照圖6G，移除填充材料614與剰余的第一間隙壁608a。當填充材料614為光阻材料時，例如可以溶劑剝除或電漿灰化移除的。當?shù)谝婚g隙壁608a的材質(zhì)包括氧化硅時，例如可使用氫氟酸移除的。請參照圖6H，以剩余的罩幕圖案604b與剩余的第二間隙壁610a為罩幕蝕刻導體層602與基板600，以形成圖案化的導體層602a以及用以形成記憶胞用字元線的多個溝渠616，并加深用以形成隔離字元線的已存溝渠612。其后，可如第四實施例般形成閘介電層、記憶胞用字元線與隔離字元線，以及溝渠封閉用絕緣體(未顯示)，其方法可如同圖對應(yīng)段落中所述的形成閘介電層522、記憶胞用字元線524a、隔離字元線524b與溝渠封閉用絕緣體526的方法。在本實施例的一例中，相鄰兩硬罩幕圖案604a之間的距離與每個硬罩幕圖案604a的寬度的比例等于5(圖6B)，且每ー個第一間隙壁608或第二間隙壁610的寬度等于每ー個硬罩幕圖案604a的寬度(圖6C)。結(jié)果，用以定義一條隔離字元線的溝渠612 (圖6D)的兩個相対的第二間隙壁610 (圖6C)之間隙的寬度與用以定義一條記憶胞用字元線的溝渠616(圖6H)的每ー個剰余的第一間隙壁608a(圖6F)的寬度相同，因此每ー個溝渠612 (或形成于其中的隔離字元線)的寬度與每ー個溝渠616 (或形成于其中的記憶胞用字元線)的寬度(圖6H)相同。由于后續(xù)形成源/汲極(S/D)區(qū)、位元線及電容器的制程為所屬技術(shù)領(lǐng)域中具有通常知識者所習知，故并未顯示于此。另外，雖然上述實施例在形成硬罩幕層(硬罩幕層504或硬罩幕層604)之前在基板上形成導體層(導體層502或?qū)w層602)而用作圖案化硬罩幕層504或硬罩幕層604的 蝕刻終止層及周邊元件的閘極層，但當周邊元件的閘極是在埋入式WL定義之后才形成吋，可省略該導體層。在本發(fā)明的埋入式WL DRAM結(jié)構(gòu)中，由于隔離字元線的底面低于記憶胞用字元線的底面，所以與隔離字元線的底面與記憶胞用字元線的底面共平面的先前技術(shù)相較下，相鄰記憶胞之間的隔離效果獲得改善。此外，當隔離字元線的頂面低于記憶胞用字元線的頂面吋，隔離字元線與記憶胞用字元線之間的寄生電容和隔離字元線與位元線之間的寄生電容均減小，而可進一歩改善DRAM的效能。再者，雖然上述制造方法是用于DRAM結(jié)構(gòu)而形成埋入基板的記憶胞用字元線與較深的隔離字元線，其亦可應(yīng)用于其他具有埋入式導體的IC結(jié)構(gòu)的制造，以形成深度不同的溝渠，藉此使埋入式導體具有不同的深度。雖然本發(fā)明已以實施例掲示如上，但其并非用以限定本發(fā)明，任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當可作任意改動或等同替換，故本發(fā)明的保護范圍當以本申請權(quán)利要求書所界定為準。
權(quán)利要求
1.一種具有埋入式字元線的DRAM結(jié)構(gòu)，其特征在于，包括 一半導體基板； 多條記憶胞用字元線，埋入于該基板中，并以第一閘介電層與該基板相隔；以及 多條隔離字元線，埋入于該基板中，并以第二閘介電層與該基板相隔， 其中，該些記憶胞用字元線的頂面與該些隔離字元線的頂面低于該基板的頂面，且該些隔離字元線的底面低于該些記憶胞用字元線的底面。
2.根據(jù)權(quán)利要求I所述的具有埋入式字元線的DRAM結(jié)構(gòu)，其中該些隔離字元線的頂面與該些記憶胞用字元線的頂面實質(zhì)上共平面。
3.根據(jù)權(quán)利要求I所述的具有埋入式字元線的DRAM結(jié)構(gòu)，其中該些隔離字元線的頂面低于該些記憶胞用字元線的頂面，但高于該些記憶胞用字元線的底面。
4.根據(jù)權(quán)利要求I所述的具有埋入式字元線的DRAM結(jié)構(gòu)，其中該些隔離字元線的頂面與該些記憶胞用字元線的底面實質(zhì)上共平面，或低于該些記憶胞用字元線的底面。
5.根據(jù)權(quán)利要求I所述的具有埋入式字元線的DRAM結(jié)構(gòu)，其中該些記憶胞用字元線劃分為多對記憶胞用字元線，其中每一對以一條隔離字元線與相鄰的另一對記憶胞用字元線相隔。
6.根據(jù)權(quán)利要求I所述的具有埋入式字元線的DRAM結(jié)構(gòu)，其中該些記憶胞用字元線與該些隔離字元線的材質(zhì)包括金屬性材料。
7.根據(jù)權(quán)利要求I所述的具有埋入式字元線的DRAM結(jié)構(gòu)，其中該金屬性材料包括氮化鈦、氮化鉭、鎢或多晶硅。
8.根據(jù)權(quán)利要求I所述的具有埋入式字元線的DRAM結(jié)構(gòu)，其中該第一閘介電層與該第二閘介電層的材質(zhì)包括二氧化硅或氮化硅。
9.根據(jù)權(quán)利要求I所述的具有埋入式字元線的DRAM結(jié)構(gòu)，其中該些記憶胞用字元線的頂面比該基板的頂面低約700 800 A,且該些記憶胞用字元線的厚度約為700 800 A。
10.根據(jù)權(quán)利要求9所述的具有埋入式字元線的DRAM結(jié)構(gòu)，其中該些隔離字元線的底面比該些記憶胞用字元線的底面低800 A以下。
11.一種具有埋入式字元線的DRAM結(jié)構(gòu)的制造方法，其特征在于，包括 在一半導體基板中形成多個第一溝渠與較該些第一溝渠深的多個第二溝渠； 在每一個第一溝渠與每一個第二溝渠中形成一閘介電層；以及 在該些第一溝渠中形成多條記憶胞用字元線，且在該些第二溝渠中形成多條隔離字元線， 其中，該些隔離字元線的頂面與該些記憶胞用字元線的頂面低于該基板的頂面。
12.根據(jù)權(quán)利要求11所述的具有埋入式字元線的DRAM結(jié)構(gòu)的制造方法，其中形成該些第一溝渠與該些第二溝渠的步驟包括 在該基板上形成第一罩幕層，其中具有該些第一溝渠的圖案與該些第二溝渠的圖案； 形成第二罩幕層，其覆蓋該些第一溝渠的圖案； 以該第一罩幕層與該第二罩幕層為罩幕蝕刻該基板，以形成該些第二溝渠； 移除該第二罩幕層；以及 以該第一罩幕層為罩幕蝕刻該基板，以形成該些第一溝渠，并加深該些第二溝渠。
13.根據(jù)權(quán)利要求11所述的具有埋入式字元線的DRAM結(jié)構(gòu)的制造方法，其中形成該些第一溝渠與該些第二溝渠的步驟包括 在該基板上形成多個罩幕圖案； 在每一個罩幕圖案的側(cè)壁上形成第一間隙壁； 在每一個第一間隙壁的側(cè)壁上形成第二間隙壁； 以該些罩幕圖案、該些第一間隙壁與該些第二間隙壁為罩幕蝕刻該基板，以形成該些第二溝渠； 移除該些罩幕圖案的頂部、該些第一間隙壁的頂部與該些第二間隙壁的頂部； 移除剩余的該些第一間隙壁；以及 以剩余的該些罩幕圖案與剩余的該些第二間隙壁為罩幕蝕刻該基板，以形成該些第一溝渠，并加深該些第二溝渠。
14.根據(jù)權(quán)利要求13所述的具有埋入式字元線的DRAM結(jié)構(gòu)的制造方法，其中移除該些罩幕圖案的頂部、該些第一間隙壁的頂部與該些第二間隙壁的頂部的步驟包括化學機械研磨制程。
15.根據(jù)權(quán)利要求14所述的具有埋入式字元線的DRAM結(jié)構(gòu)的制造方法，還包括在該些第二溝渠形成之后，但在該些罩幕圖案的頂部、該些第一間隙壁的頂部及該些第二間隙壁的頂部移除之前，于該基板上形成填充該些第二溝渠的一填充材料。
16.根據(jù)權(quán)利要求15所述的具有埋入式字元線的DRAM結(jié)構(gòu)的制造方法，其中該填充材料包括一光阻材料。
17.根據(jù)權(quán)利要求13所述的具有埋入式字元線的DRAM結(jié)構(gòu)的制造方法，其中形成該些第一間隙壁的步驟與形成該些第二間隙壁的步驟中的至少一個步驟包括原子層沉積制程。
18.根據(jù)權(quán)利要求11所述的具有埋入式字元線的DRAM結(jié)構(gòu)的制造方法，其中該些隔離字元線的頂面與該些記憶胞用字元線的頂面實質(zhì)上共平面。
19.根據(jù)權(quán)利要求11所述的具有埋入式字元線的DRAM結(jié)構(gòu)的制造方法，其中該些隔離字元線的頂面低于該些記憶胞用字元線的頂面，但高于該些記憶胞用字元線的底面。
20.根據(jù)權(quán)利要求11所述的具有埋入式字元線的DRAM結(jié)構(gòu)的制造方法，其中該些隔離字元線的頂面與該些記憶胞用字元線的底面實質(zhì)上共平面，或低于該些記憶胞用字元線的。
21.一種具有埋入式導體的集成電路結(jié)構(gòu)，其特征在于，包括 一基板； 多個第一導體，埋入于該基板中；以及 多個第二導體，埋入于該基板中，該些第二導體的底面低于該些第一導體的底面。
22.根據(jù)權(quán)利要求21所述的具有埋入式導體的集成電路結(jié)構(gòu)，其中該集成電路包括存儲器，該基板包括一半導體基板，該些第一導體包括多條記憶胞用字元線，且該些第二導體包括多條隔離字元線，該集成電路結(jié)構(gòu)還包括 一閘介電層，其使每一個記憶胞用字元線和每一個隔離字元線與該基板相隔。
23.一種具有埋入式導體的IC結(jié)構(gòu)的制造方法，其特征在于，包括 在一基板中形成多個第一溝渠，以及較該些第一溝渠深的多個第二溝渠； 在該些第一溝渠中形成多個第一導體，且在該些第二溝渠中形成多個第二導體。
24.根據(jù)權(quán)利要求23所述的具有埋入式導體的IC結(jié)構(gòu)的制造方法，其中形成該些第一溝渠與該些第二溝渠的步驟包括 在該基板上形成第一罩幕層，其中有該些第一溝渠的圖案與該些第二溝渠的圖案； 形成第二罩幕層，其覆蓋該些第一溝渠的圖案； 以該第一罩幕層與該第二罩幕層為罩幕蝕刻該基板，以形成該些第二溝渠； 移除該第二罩幕層；以及 以該第一罩幕層為罩幕蝕刻該基板，以形成該些第一溝渠，并加深該些第二溝渠。
25.根據(jù)權(quán)利要求23所述的具有埋入式導體的IC結(jié)構(gòu)的制造方法，其中形成該些第一溝渠與該些第二溝渠的步驟包括 在該基板上形成多個罩幕圖案； 在每一個罩幕圖案的側(cè)壁上形成第一間隙壁； 在每一個第一間隙壁的側(cè)壁上形成第二間隙壁； 以該些罩幕圖案、該些第一間隙壁與該些第二間隙壁為罩幕蝕刻該基板，以形成該些第二溝渠； 移除該些罩幕圖案的頂部、該些第一間隙壁的頂部與該些第二間隙壁的頂部； 移除剩余的該些第一間隙壁；以及 以剩余的該些罩幕圖案與剩余的該些第二間隙壁為罩幕蝕刻該基板，以形成該些第一溝渠，并加深該些第二溝渠。
26.根據(jù)權(quán)利要求23所述的具有埋入式導體的IC結(jié)構(gòu)的制造方法，其中該集成電路包括存儲器，該基板包括一半導體基板，該些第一導體包括多條記憶胞用字元線，且該些第二導體包括多條隔離字元線，該制造方法還包括 在該些第一溝渠與該些第二溝渠中形成該些第一導體與該些第二導體之前，于每一個第一溝渠與每一個第二溝渠中形成一閘介電層。
全文摘要
一種具有埋入式字元線的DRAM結(jié)構(gòu)及其制造方法與IC結(jié)構(gòu)及其制造方法，其包括半導體基板、埋入于基板中并以第一閘介電層與基板相隔的記憶胞用字元線，以及埋入于基板中并以第二閘介電層與基板相隔的隔離字元線。記憶胞用字元線的頂面與隔離字元線的頂面低于基板的頂面。隔離字元線的底面低于記憶胞用字元線的底面。
文檔編號H01L23/522GK102790055SQ20121002639
公開日2012年11月21日 申請日期2012年2月7日 優(yōu)先權(quán)日2011年5月17日
發(fā)明者劉豪杰, 拉斯·漢涅克, 江秉潔 申請人:南亞科技股份有限公司