專利名稱：垂直擴(kuò)散金屬氧化物半導(dǎo)體場效晶體管及其制作方法
技術(shù)領(lǐng)域：
本申請案涉及一種垂直DMOS場效晶體管(FET)。
背景技術(shù)：
與集成電路中的 橫向晶體管相比，功率金屬氧化物半導(dǎo)體場效晶體管(MOSFET)通常用以處置高功率電平。圖5展示典型M0SFET，其使用垂直擴(kuò)散MOSFET結(jié)構(gòu)，也稱為雙擴(kuò)散 MOSFET 結(jié)構(gòu)(DM0S 或 VDM0S)。如(例如)圖5中所示，在N+襯底415上，形成有N-外延層，其厚度及摻雜通常確定裝置的電壓額定值。從頂部到外延層410內(nèi)，形成有由P摻雜區(qū)域420包圍的N+摻雜的左及右源極區(qū)域430，P摻雜區(qū)域420形成由其外擴(kuò)散區(qū)425包圍的P基極。源極接點(diǎn)460通常接觸在裸片的表面上的區(qū)域430及420兩者，且通常由連接左與右源極區(qū)域兩者的金屬層形成。絕緣層450 (通常，二氧化硅或任何其它合適材料)將覆蓋P基極區(qū)域420的一部分的多晶硅柵極440與外擴(kuò)散區(qū)425絕緣。柵極440連接到通常由另一金屬層形成的柵極接點(diǎn)470。此垂直晶體管的底部側(cè)具有形成漏極接點(diǎn)480的另一金屬層405?？傊瑘D5展示可非常小且包括共同漏極、共同柵極及兩個(gè)源極區(qū)域及兩個(gè)溝道的MOSFET的典型基本單元(cell)。其它類似單元可用于垂直功率MOS-FET中。多個(gè)此種單元可通常并聯(lián)連接以形成功率M0SFET。在接通狀態(tài)下，溝道形成于由柵極覆蓋的區(qū)域420及425的區(qū)內(nèi)，柵極從表面分別伸出到區(qū)域420及425內(nèi)。因此，電流可如由水平箭頭所指示而流動。所述單元結(jié)構(gòu)必須提供柵極440的足夠?qū)挾萪以允許此電流轉(zhuǎn)向成流到漏極側(cè)(如由垂直箭頭所指示)的垂直電流。歸因于柵極的必要寬度(其為不良的，尤其在例如切換模式電力供應(yīng)器等高頻率切換應(yīng)用中)，這些結(jié)構(gòu)具有相對高的柵極到漏極電容。

發(fā)明內(nèi)容
根據(jù)一實(shí)施例，一種垂直擴(kuò)散金屬氧化物半導(dǎo)體(DMOS)場效晶體管(FET)可具有單元結(jié)構(gòu)，所述單元結(jié)構(gòu)包括:襯底；在所述襯底上的具有第一傳導(dǎo)類型的外延層或阱；具有第二傳導(dǎo)類型的第一基極區(qū)域及第二基極區(qū)域，其布置于所述外延層或阱內(nèi)且間隔開預(yù)定義的距離；具有第一傳導(dǎo)類型的第一源極區(qū)域及第二源極區(qū)域，其分別布置于所述第一基極區(qū)域及所述第二基極區(qū)域內(nèi)；及柵極結(jié)構(gòu)，其通過絕緣層而與所述外延層或阱絕緣且布置于所述第一基極區(qū)域與所述第二基極區(qū)域之間的區(qū)域上方且至少部分覆蓋所述第一基極區(qū)域及所述第二基極區(qū)域，其中所述柵極結(jié)構(gòu)包括間隔開的第一柵極及第二柵極，其中每一柵極覆蓋所述基極區(qū)域的相應(yīng)部分。根據(jù)再一實(shí)施例，所述基極區(qū)域可進(jìn)一步包括分別包圍所述第一基極區(qū)域及所述第二基極區(qū)域的具有所述第二傳導(dǎo)類型的第一擴(kuò)散區(qū)及第二擴(kuò)散區(qū)。根據(jù)再一實(shí)施例，所述垂直DMOS-FET可進(jìn)一步包括連接所述第一源極區(qū)域及所述第二源極區(qū)域與所述第一基極區(qū)域及所述第二基極區(qū)域的源極金屬層。根據(jù)再一實(shí)施例，所述垂直DMOS-FET可進(jìn)一步包括連接所述第一柵極與所述第二柵極的柵極金屬層。根據(jù)再一實(shí)施例，所述第一柵極及所述第二柵極可由連接所述第一柵極與所述第二柵極的柵極層形成。根據(jù)再一實(shí)施例，所述第一柵極及所述第二柵極可連接于所述單元結(jié)構(gòu)外。根據(jù)再一實(shí)施例，所述第一柵極與所述第二柵極可通過線接合而連接。根據(jù)再一實(shí)施例，所述垂直DMOS-FET可進(jìn)一步包括在所述襯底的背面上的漏極金屬層。根據(jù)再一實(shí)施例，所述單元結(jié)構(gòu)或多個(gè)單元結(jié)構(gòu)可形成于集成電路裝置中。根據(jù)再一實(shí)施例，所述集成電路裝置可提供切換模式電力供應(yīng)器的控制功能。根據(jù)再一實(shí)施例，所述第一傳導(dǎo)類型可為P型，且所述第二傳導(dǎo)類型可為N型。根據(jù)再一實(shí)施例，所述第一傳導(dǎo)類型可為N型，且所述第二傳導(dǎo)類型可為P型。根據(jù)再一實(shí)施例，所述襯底可具有所述第一·傳導(dǎo)類型或所述第二傳導(dǎo)類型。根據(jù)再一實(shí)施例，如果所述襯底具有所述第二傳導(dǎo)類型，那么所述漏極經(jīng)由頂表面連接。根據(jù)另外的實(shí)施例，一種用于制造垂直擴(kuò)散金屬氧化物半導(dǎo)體(DMOS)場效晶體管(FET)的單元結(jié)構(gòu)的方法可包括:在布置于襯底上的具有第二傳導(dǎo)類型的外延層或阱中形成包括用于垂直DMOS-FET的具有第一傳導(dǎo)類型的第一源極區(qū)域及第二源極區(qū)域的單元結(jié)構(gòu)，其中所述第一源極區(qū)域與所述第二源極區(qū)域間隔開預(yù)定義的距離；在所述外延層或阱之上形成絕緣的柵極層；圖案化所述柵極層以形成相互間隔開的第一柵極及第二柵極。根據(jù)所述方法的再一實(shí)施例，所述圖案化步驟可在單一步驟中執(zhí)行。根據(jù)所述方法的再一實(shí)施例，圖案化所述柵極層的所述步驟可提供連接所述第一柵極與所述第二柵極的所述柵極層的橋接區(qū)。根據(jù)所述方法的再一實(shí)施例，所述橋接區(qū)可位于所述單元結(jié)構(gòu)外。根據(jù)所述方法的再一實(shí)施例，所述方法可進(jìn)一步包括通過金屬層連接所述第一柵極與所述第二柵極。根據(jù)所述方法的再一實(shí)施例，所述方法可進(jìn)一步包括通過線接合來連接所述第一柵極與所述第二柵極。根據(jù)再一實(shí)施例，所述襯底可具有所述第一傳導(dǎo)類型或所述第二傳導(dǎo)類型。根據(jù)再一實(shí)施例，如果所述襯底具有所述第二傳導(dǎo)類型，那么所述漏極經(jīng)由頂表面連接。


圖1展示改善的垂直DMOS-FET的實(shí)施例。圖2A到2F展示用于制造如圖1中所示的裝置的若干示范性工藝步驟。圖3展示如圖1中所示的裝置的示范性部分俯視圖；以及圖4A及4B展示改善的垂直DMOS-FET在單一整合式芯片中的應(yīng)用。圖5展示常規(guī)垂直DMOS-FET。
具體實(shí)施方式
圖1展示根據(jù)各種實(shí)施例的垂直DMOS-FET的橫截面圖。再次，提供N+襯底115，N-外延層110形成于所述襯底之上。或者，N阱110可形成于襯底115之上。襯底可具有N型或具有P型，如以下將更詳細(xì)地解釋。在圖1中展示的實(shí)例中，層115為N+襯底，且從頂部到外延層110內(nèi)，形成有N+摻雜的左及右源極區(qū)域130，每一源極區(qū)域130由形成P基極的P摻雜區(qū)域120包圍。每一 P基極120由相關(guān)聯(lián)的外擴(kuò)散區(qū)125包圍。類似于在圖4中展示的晶體管，源極接點(diǎn)160通常接觸裸片的表面上的兩個(gè)區(qū)域130及120，且通常由連接左與右兩個(gè)源極區(qū)域的金屬層形成。與常規(guī)垂直DMOS-FET相反，絕緣層150絕緣單獨(dú)的左柵極145與右柵極140，每一柵極覆蓋相應(yīng)左及右P基極區(qū)域120的一部分及相關(guān)聯(lián)的外擴(kuò)散區(qū)125。所述柵極經(jīng)互連(例如，通過金屬或接觸層170)或在柵極有效區(qū)外，如以下將更詳細(xì)地解釋。因此，根據(jù)各種實(shí)施例，所提出的單元結(jié)構(gòu)不僅產(chǎn)生兩個(gè)源極區(qū)域120、125、130及兩個(gè)溝道，且也產(chǎn)生兩個(gè)柵極140及145?？捎啥嗑Ч?、非晶硅或任何其它合適的傳導(dǎo)材料形成所述柵極。此垂直晶體管的底部側(cè)再次具有形成漏極接點(diǎn)180的另一金屬層 105。如上所提到，根據(jù)各種實(shí)施例，柵極140及145實(shí)質(zhì)上不重疊，使得形成兩個(gè)相異柵極。因此，柵極140與145的組合柵極區(qū)當(dāng)從頂上看時(shí)比常規(guī)垂直晶體管的組合柵極區(qū)小。因此，所得個(gè)別柵極-源極及柵極-漏極電容有效地在總體上比如(例如)在圖4中展示的常規(guī)垂直DMOS-FET的相應(yīng)柵極電容小。各種實(shí)施例因此有效地去掉常規(guī)DMOS-FET的柵極440的中間部分，藉此將柵極分裂成兩個(gè)相異柵極140及145?？蛇M(jìn)行此操作是因?yàn)闁艠O材料的大部分對于溝道控制是不必要的。因此，通過移除中間部分，可降低此單元的有效柵極電容，而不影響裝置的性能。取決于制造過程，可通過在單一步驟中圖案化柵極層來產(chǎn)生分裂柵極。因此，不需要額外掩蔽步驟。柵極440的待去掉的中間區(qū)段可能非常小，然而，可利用的光刻技術(shù)將能夠解決所涉及的空間且因此允許產(chǎn)生此結(jié)構(gòu)。

或者，如上所提到，可使用不同類型的襯底110。舉例來說，襯底110可為N+、N++或N襯底，或甚至可為P型襯底。因此，層110可為外延層或僅為擴(kuò)散的N型阱。倘若襯底經(jīng)N摻雜且形成N型阱110，那么將形成以上關(guān)于N外延層提到的相同結(jié)構(gòu)。倘若襯底經(jīng)P摻雜同時(shí)其余結(jié)構(gòu)及傳導(dǎo)類型保持如上所提到者，那么所述襯底可不再被用作漏極。在此情況下，將經(jīng)由頂表面而非襯底層來連接漏極。然而，裝置將仍被視為垂直晶體管，因?yàn)殡娏鲗⒋篌w垂直流動(如圖5中所指示)，但將接著也橫向移動穿過N阱，且收集于頂部側(cè)上。圖2A到2F展示用于制造如圖1中所示的裝置的示范性工藝步驟。然而，根據(jù)所應(yīng)用的技術(shù)，其它步驟可適合產(chǎn)生類似裝置。如圖2A中所示，N-摻雜的外延層110生長于N+襯底115上。在外延層110的頂部上沉積氧化物層150。可如圖2B中所示圖案化氧化物層150，且可通過熟知擴(kuò)散技術(shù)產(chǎn)生N+摻雜的源極區(qū)域130及具有相關(guān)聯(lián)的外擴(kuò)散區(qū)125的周圍基極區(qū)域120,如圖2C中所不。圖2D展不具有沉積于裸片的頂部上的多晶娃層200的裸片。如上所提到，可將非晶硅或任何其它合適柵極材料沉積為柵極層200。可接著使用已知掩蔽技術(shù)圖案化柵極層200以形成柵極140及145，如圖2E中所示。圖2F展示具有連接左及右源極區(qū)域130與相關(guān)聯(lián)的P基極區(qū)域120的額外金屬層190的單元結(jié)構(gòu)。此外，圖2F展示接觸漏極區(qū)域115的背部金屬層105?？稍谝粋€(gè)單一步驟中執(zhí)行圖案化柵極層200的步驟。因此，不需要額外工藝步驟。然而，根據(jù)其它實(shí)施例，可使用一個(gè)以上步驟。舉例來說，如果將如圖4中所示的柵極用作掩模來形成源極區(qū)域，那么可通過另一步驟來執(zhí)行將柵極分裂成兩個(gè)單獨(dú)的柵極。圖3展示根據(jù)圖1的單元300的俯視圖，其中僅強(qiáng)調(diào)所述單元的某些區(qū)。如可看出，左及右源極區(qū)域130由P基極區(qū)域120包圍。虛線指示柵極140與145的重疊位置。柵極層的中段300經(jīng)移除以形成個(gè)別左柵極145及右柵極140。柵極層200可經(jīng)圖案化以通過移除內(nèi)部段320而將左柵極與右柵極完全分開，且可使用金屬層連接芯片上的個(gè)別柵極部分。根據(jù)其它實(shí)施例，可使用熟知接合技術(shù)連接所述柵極，例如，通過引線框連接于芯片夕卜。然而，也可如圖3中所示圖案化柵極層200，使得橋接區(qū)310形成于單元區(qū)外。然而，根據(jù)其它實(shí)施例，橋接區(qū)310可伸出到單元內(nèi)且覆蓋單元的非實(shí)質(zhì)部分，而不顯著影響柵極電容。柵極層200可此外經(jīng)圖案化以連接來自相鄰單元的多個(gè)柵極，如由在圖3中展示的柵極結(jié)構(gòu)的左側(cè)及右側(cè)及底部側(cè)上的點(diǎn)線所指示。單元結(jié)構(gòu)可為如圖3中所示的條帶結(jié)構(gòu)。然而，根據(jù)其它實(shí)施例，可使用正方形單元、六邊形形狀或各種實(shí)施例的原理可適用的任何其它合適單元形狀。單元結(jié)構(gòu)或多個(gè)單元可用以在集成電路內(nèi)或在離散晶體管裝置中形成功率DM0S-FET。此集成電路可提供控制電路，用于在切換模式電力供應(yīng)器中使用。因此，外部功率晶體管可能并無必要。
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圖4A示意性地展示可將微控制器660與根據(jù)如圖1到3中所展示的各種實(shí)施例的兩個(gè)功率晶體管680及690組合于單一芯片600上的方式?；蛘?可將微控制器660及晶體管680、690提供于單一外殼內(nèi)的單獨(dú)芯片上。微控制器660可具有例如可控驅(qū)動器、調(diào)制器(特定地說，脈寬調(diào)制器)、計(jì)時(shí)器等的多個(gè)外圍裝置，且能夠直接或經(jīng)由相應(yīng)額外驅(qū)動器來驅(qū)動晶體管680及690的柵極640及650。芯片600可經(jīng)配置以使微控制器的多個(gè)功能可經(jīng)由外部連接或引腳670加以利用。第一晶體管680的源極可連接到外部連接或引腳610。類似地，外部連接620提供到晶體管680及690的組合漏極及源極的連接，且外部連接或引腳630用于第二晶體管630的漏極?？墒褂酶鶕?jù)所揭示的各種實(shí)施例制造的其它晶體管結(jié)構(gòu)，例如，H形橋或多個(gè)單一晶體管。圖4B展示經(jīng)連接以形成H形橋625的示范性多個(gè)M0SFET，其可與單一半導(dǎo)體芯片605內(nèi)的微控制器660或調(diào)制器耦合。此外，示范性實(shí)施例展示具有不同區(qū)域的適當(dāng)傳導(dǎo)類型的N溝道裝置。所屬領(lǐng)域的技術(shù)人員應(yīng)了解，本申請案的實(shí)施例不限于N溝道裝置，而也可適用于P溝道裝置。
權(quán)利要求
1.一種垂直擴(kuò)散金屬氧化物半導(dǎo)體DMOS場效晶體管FET，其具有單元結(jié)構(gòu)，所述單元結(jié)構(gòu)包括: 襯底； 在所述襯底上的具有第一傳導(dǎo)類型的外延層或阱； 具有第二傳導(dǎo)類型的第一基極區(qū)域及第二基極區(qū)域，其布置于所述外延層或阱內(nèi)且間隔開預(yù)定義的距離； 具有第一傳導(dǎo)類型的第一源極區(qū)域及第二源極區(qū)域，其分別布置于所述第一基極區(qū)域及所述第二基極區(qū)域內(nèi)； 柵極結(jié)構(gòu)，其通過絕緣層而與所述外延層或阱絕緣且布置于所述第一基極區(qū)域與所述第二基極區(qū)域之間的區(qū)域上方且至少部分覆蓋所述第一基極區(qū)域及所述第二基極區(qū)域，其中所述柵極結(jié)構(gòu)包括間隔開的第一柵極及第二柵極，其中每一柵極覆蓋所述基極區(qū)域的相應(yīng)部分。
2.根據(jù)權(quán)利要求1所述的垂直DM0S-FET，其中所述基極區(qū)域進(jìn)一步包括分別包圍所述第一基極區(qū)域及所述第二基極區(qū)域的具有所述第二傳導(dǎo)類型的第一擴(kuò)散區(qū)及第二擴(kuò)散區(qū)。
3.根據(jù)權(quán)利要求1所述的垂直DM0S-FET，其進(jìn)一步包括連接所述第一源極區(qū)域及所述第二源極區(qū)域與所述第一基極區(qū)域及所述第二基極區(qū)域的源極金屬層。
4.根據(jù)權(quán)利要求1所述的垂直 DM0S-FET，其進(jìn)一步包括連接所述第一柵極與所述第二柵極的柵極金屬層。
5.根據(jù)權(quán)利要求1所述的垂直DM0S-FET，其中所述第一柵極及所述第二柵極是由連接所述第一柵極與所述第二柵極的柵極層形成。
6.根據(jù)權(quán)利要求5所述的垂直DM0S-FET，其中所述第一柵極及所述第二柵極連接于所述單元結(jié)構(gòu)外。
7.根據(jù)權(quán)利要求1所述的垂直DM0S-FET，其中所述第一柵極與所述第二柵極通過線接合而連接。
8.根據(jù)權(quán)利要求1所述的垂直DM0S-FET，其進(jìn)一步包括在所述襯底的背面上的漏極金屬層。
9.根據(jù)權(quán)利要求1所述的垂直DM0S-FET，其中所述單元結(jié)構(gòu)或多個(gè)單元結(jié)構(gòu)形成于集成電路裝置中。
10.根據(jù)權(quán)利要求9所述的垂直DM0S-FET，其中所述集成電路裝置提供切換模式電力供應(yīng)器的控制功能。
11.根據(jù)權(quán)利要求1所述的垂直DM0S-FET，其中所述第一傳導(dǎo)類型為P型，且所述第二傳導(dǎo)類型為N型。
12.根據(jù)權(quán)利要求1所述的垂直DM0S-FET，其中所述第一傳導(dǎo)類型為N型，且所述第二傳導(dǎo)類型為P型。
13.根據(jù)權(quán)利要求1所述的垂直DM0S-FET，其中所述襯底具有所述第一傳導(dǎo)類型或所述第二傳導(dǎo)類型。
14.根據(jù)權(quán)利要求13所述的垂直DM0S-FET，其中如果所述襯底具有所述第二傳導(dǎo)類型，那么所述漏極經(jīng)由頂表面連接。
15.一種用于制造垂直擴(kuò)散金屬氧化物半導(dǎo)體DMOS場效晶體管FET的單元結(jié)構(gòu)的方法，其包括: 在布置于襯底上的具有第二傳導(dǎo)類型的外延層或阱中形成包括用于垂直DMOS-FET的具有第一傳導(dǎo)類型的第一源極區(qū)域及第二源極區(qū)域的單元結(jié)構(gòu)，其中所述第一源極區(qū)域與所述第二源極區(qū)域間隔開預(yù)定義的距離； 在所述外延層或阱的頂部上形成絕緣的柵極層； 圖案化所述柵極層以形成相互間隔開的第一柵極及第二柵極。
16.根據(jù)權(quán)利要求15所述的方法，其中所述圖案化步驟是在單一步驟中執(zhí)行。
17.根據(jù)權(quán)利要求15所述的方法，其中圖案化所述柵極層的所述步驟提供連接所述第一柵極與所述第二柵極的所述柵極層的橋接區(qū)。
18.根據(jù)權(quán)利要求17所述的方法，其中所述橋接區(qū)位于所述單元結(jié)構(gòu)外。
19.根據(jù)權(quán)利要求15所述的方法，其進(jìn)一步包括通過金屬層連接所述第一柵極與所述第二柵極。
20.根據(jù)權(quán)利要求15所述的方法，其進(jìn)一步包括通過線接合連接所述第一柵極與所述第二柵極。
21.根據(jù)權(quán)利要求15所述的方法，其中所述襯底具有所述第一傳導(dǎo)類型或所述第二傳導(dǎo)類型。
22.根據(jù)權(quán)利要求15所述的方法，其中如果所述襯底具有所述第二傳導(dǎo)類型，那么所述漏極經(jīng)由頂表面連接。
全文摘要
一種垂直擴(kuò)散金屬氧化物半導(dǎo)體DMOS場效晶體管FET具有單元結(jié)構(gòu)，所述單元結(jié)構(gòu)具有襯底(115)；在所述襯底上的具有第一傳導(dǎo)類型的外延層或阱(110)；具有第二傳導(dǎo)類型的第一基極區(qū)域及第二基極區(qū)域(120、125)，其布置于所述外延層或阱內(nèi)且間隔開預(yù)定義的距離；具有第一傳導(dǎo)類型的第一源極區(qū)域及第二源極區(qū)域(130)，其分別布置于所述第一基極區(qū)域及所述第二基極區(qū)域內(nèi)；柵極結(jié)構(gòu)(140、145)，其通過絕緣層而與所述外延層或阱絕緣且布置于所述第一基極區(qū)域與所述第二基極區(qū)域之間的區(qū)域上方且至少部分覆蓋所述第一基極區(qū)域及所述第二基極區(qū)域，其中所述柵極結(jié)構(gòu)包括間隔開的第一柵極(140)及第二柵極(145)，其中每一柵極覆蓋所述基極區(qū)域的相應(yīng)部分。
文檔編號H01L29/10GK103222058SQ201180055779
公開日2013年7月24日 申請日期2011年11月16日 優(yōu)先權(quán)日2010年11月19日
發(fā)明者格雷戈里·迪克斯, 丹尼爾·杰克遜 申請人:密克羅奇普技術(shù)公司