專利名稱：用于電壓保護的結(jié)型場效晶體管的制作方法
用于電壓保護的結(jié)型場效晶體管背景領(lǐng)域本發(fā)明的實施方案涉及電子裝置，并且更具體地說，在一個或多個實施方案中，涉及用于電子裝置的電壓保護的結(jié)型場效晶體管。相關(guān)技術(shù)描述某些電子電路可暴露于過壓或欠壓狀況。過壓或欠壓狀況可包括例如由物體或人突然向電子系統(tǒng)釋放電荷所產(chǎn)生的靜電放電(ESD)事件。這些過壓或欠壓狀況可能損壞電子電路或不利地影響電路的操作。已開發(fā)了各種保護電路來對電子電路提供保護以防過壓或欠壓狀況。參看

圖1，以下將描述一種包括內(nèi)部電路和用于保護所述內(nèi)部電路的電壓保護電路的常規(guī)系統(tǒng)。所示出的系統(tǒng)100包括如放大器電路110的內(nèi)部電路、電壓保護電路120、第一節(jié)點NI和第二節(jié)點N2。放大器電路110包括輸入端，所述輸入端被配置成經(jīng)由第一節(jié)點N1、電壓保護電路120和第二節(jié)點N2來接收輸入電壓信號VIN。電壓保護電路120用來在正常操作期間傳導(dǎo)輸入電壓信號Vin，在所述正常操作期間，輸入電壓信號Vin處于所選擇的范圍內(nèi)，例如，在干線電壓之間。如果發(fā)生過壓或欠壓狀況(其中輸入電壓信號Vin在所選擇的范圍以外)，電壓保護電路120就減少輸入電壓信號Vin或阻斷將所述信號傳遞至放大器電路110，從而保護放大器電路110。參看圖2A，以下將描述常規(guī)電壓保護電路的一個實施例。所示出的保護電路200可為圖1的電壓保護電路120的至少部分。保護電路200可包括第一結(jié)型場效晶體管(JFET) 210、第二結(jié)型場效晶體管(JFET) 220、第一二極管Dl、第二二極管D2和第一節(jié)點NI至第三節(jié)點N3。第一 JFET210包括電耦接至第一節(jié)點NI的源極S1、電耦接至第二節(jié)點N2的漏極D1，和電耦接至第三節(jié)點N3的柵極G1。第一 JFET210在正常操作期間充當(dāng)使輸入電壓信號Vin從中傳導(dǎo)通過，同時在過壓或欠壓狀況發(fā)生時限制輸入電壓信號Vin的主要裝置。第二 JFET220包括電耦接至第三節(jié)點N3的的源極S2、電耦接至第二節(jié)點N2的漏極D2，和電耦接至第三節(jié)點N3的柵極G2。第二 JFET220用來使來自第一 JFET210的柵極Gl的柵電流再循環(huán)。需要減小第二 JFET220的尺寸。第一二極管Dl包括耦接至第二節(jié)點N2的陽極，和耦接至第一電壓干線V。。的陰極。第二二極管D2包括耦接至第二電壓干線Vee的陽極，和耦接至第二節(jié)點N2的陰極。第一二極管Dl和第二二極管D2 —起充當(dāng)鉗位電路。通常觀察到例如像圖2B所展示的裝置特性，在這個圖中針對各種柵極電壓Vg，繪制出JFET的漏極-源極電流Ids隨漏極-源極電壓Vds變化的圖。如可見，對于較小Vds，漏極-源極電流Ids在總體上以10標(biāo)出的所謂“三極管”區(qū)域中快速上升，在所述區(qū)域中JFET充當(dāng)電阻器。然而，隨著Vds增加，JFET在夾斷電壓Vp處進入總體上以20標(biāo)示的“夾斷”區(qū)域，在所述區(qū)域中Ids對比Vds的曲線族在名義上為水平的，以使得電流主要由柵電壓控制(此操作區(qū)也稱為“線性”區(qū)域或模式)。隨著漏極-源極電壓Vds更進一步增加，則擊穿過程導(dǎo)致漏極-源極電流Ids響應(yīng)于增加的漏極-源極電壓Vds而再次更快速地升高。再次參看圖2A，在正常操作期間，第一 JFET210在三極管區(qū)域中操作，從而充當(dāng)耦接在第一節(jié)點NI與第二節(jié)點N2之間的具有漏極-源極導(dǎo)通電阻Rdsm的電阻器。當(dāng)漏極-源極導(dǎo)通電阻Rdmn增加時，來自第一 JFET210的噪聲也增加。因此,需要例如通過增加第一 JFET210的尺寸來減小漏極-源極導(dǎo)通電阻Rdsw。在輸入電壓信號Vin低于所選擇范圍的下限的欠壓狀況中，第一 JFET210使其兩個p-n型結(jié)(源極-柵極結(jié)和漏極-柵極結(jié))反向偏壓，并且在線性區(qū)域20中充當(dāng)電阻器(參見圖2B)。第二 JFET220被加反向偏壓，其柵極-源極電壓Ves等于0V。第二 JFET220的漏極-源極電流Idss小于第一 JFET210的漏極-源極電流IDSS，并且反饋回第二節(jié)點N2，從而使第一 JFET210的柵電流再循環(huán)以便增加流過第二節(jié)點N2的電流。在輸入電壓信號Vin高于所選擇范圍的上限的過壓狀況中，第一 JFET210充當(dāng)PNP雙極晶體管(對于P型溝道JFET來說)。在第一 JFET210為p型溝道JFET的實施例中，源極SI與柵極Gl之間的第一 p-n型結(jié)被加正向偏壓，并且漏極Dl與柵極Gl之間的第二 p_n型結(jié)被加反向偏壓，從而從柵極Gl產(chǎn)生基極電流，其比Dl處的集電極電流小β倍(其中β為雙極晶體管的從基極至集電極的過程依賴性電流增益)。充當(dāng)雙極晶體管的JFET210的β不宜受控制，并且可在寬泛的值范圍內(nèi)變化，這又導(dǎo)致過壓電流發(fā)生類似地變化。為了更好地控制過壓電流，將第二 JFET220的尺寸設(shè)定成與過程規(guī)則所允許的一樣小，并且用來限制來自JFET210的基極電流。用這種方式，在過壓狀況下流過JFET210的電流受到JFET220 (IDSS)的最大工作電流的限制。概述在一個實施方案中，一種設(shè)備包括保護電路，所述保護電路包括輸入端、輸出端和結(jié)型場效晶體管(JFET)，所述JFET具有電耦接至所述輸入端的源極和電耦接至所述輸出端的漏極，其中所述JFET具有量值大于2V的夾斷電壓(Vp)。所述設(shè)備還包括內(nèi)部電路，所述電路具有被配置成接收來自保護電路的輸出端的信號的輸入端，其中所述內(nèi)部電路和所述保護電路為集成電路的部分，其中所述保護電路被配置成保護所述內(nèi)部電路以防過壓和/或欠壓狀況。在另一個實施方案中，電子裝置包括單片集成電路結(jié)型場效晶體管(JFET)。JFET包括:源極；漏極；插入所述源極與所述漏極之間的頂部柵極；在所述源極、所述漏極和所述頂部柵極下方的底部柵極；和在水平方向上界定在所述源極與所述漏極之間并在垂直方向上界定在頂部柵極與底部柵極之間的溝道，其中所述溝道的長度(L)在所述源極與所述漏極之間延伸，并且所述溝道的寬度(W)垂直于所述長度水平延伸，所述寬度與面向所述溝道的所述源極或漏極的邊緣的水平長度相同。JFET具有量值大于2V的夾斷電壓(Vp)，和小于80的寬度長度比(W/L)。在另一個實施方案中，一種方法包括形成具有以下各部分的場效晶體管(JFET):源極；漏極；插入所述源極與所述漏極之間的頂部柵極；在所述源極、所述漏極和所述頂部柵極下方的底部柵極；和在水平方向上處于所述源極與所述漏極之間并在垂直方向上處于所述頂部柵極與所述底部柵極之間的溝道，這樣使得JFET具有量值大于2V的夾斷電壓(Vp)。所述方法進一步包括形成放大器電路，所述放大器電路具有耦接至JFET的所述漏極的輸入端，使得放大器電路和JFET為集成電路的部分。形成所述JFET包括形成所述溝道以具有比具有量值低于2V的夾斷電壓的JFET的溝道深度更大的深度。附圖簡述圖1為包括放大器電路和電壓保護電路的常規(guī)系統(tǒng)的示意性方框圖。圖2A為包括結(jié)型場效晶體管(JFET)的常規(guī)電壓保護電路的電路圖。圖2B為示出JFET的漏極-源極電壓(Vds)與漏極-源極電流(Ids)之間關(guān)系的圖。圖3A為根據(jù)一個實施方案的用于電壓保護的P型溝道JFET的示意性俯視圖。圖3B為沿著線3B-3B截取的圖3A的JFET的橫截面。圖4為示出JFET的夾斷電壓Vp與JFET的等效電阻(Rfet)與JFET的漏極-源極導(dǎo)通電阻Rdsm的比率之間關(guān)系的圖。圖5為示出JFET的夾斷電壓Vp與JFET的溝道的寬度長度比之間關(guān)系的圖。圖6A為根據(jù)另一個實施方案的用于電壓保護的η型溝道JFET的示意性俯視圖。圖6Β為沿著線6Β-6Β截取的圖6Α的JFET的橫截面。圖7Α為根據(jù)一個實施方案的與雙極晶體管同時形成的具有高夾斷電壓的JFET的橫截面。圖7Β為根據(jù)另一個實施方案的與雙極晶體管同時形成的具有調(diào)整夾斷電壓的JFET的橫截面。圖8Α為根據(jù)另一個實施方案的用于摻雜供電壓保護的部分制造JFET的P阱的掩模的示意性俯視圖。圖8Β為展示熱擴散之前的部分制造JFET的P阱的摻雜分布的橫截面，其沿著線8Β-8Β截取。圖SC為展示熱擴散之后的部分制造JFET的P阱的摻雜分布的橫截面，其沿著線8Β-8Β截取。實施方案的詳述以下某些實施方案的詳述提供本發(fā)明的具體實施方案的各種描述。然而，本發(fā)明可以如由權(quán)利要求書界定并涵蓋的許多不同方式來體現(xiàn)。在此描述中，參看了附圖，圖中的相同參考數(shù)字表明相同或功能上相似的元件。如本文使用的如上方、下方、之上等的術(shù)語是指如附圖所示并且應(yīng)相應(yīng)地理解的裝置定向。還應(yīng)了解的是，因為晶體管內(nèi)的區(qū)域是通過用不同雜質(zhì)或不同濃度的雜質(zhì)來摻雜半導(dǎo)體材料的不同部分而界定，所以不同區(qū)域之間的離散的實體邊界實際上可能不存在于成品裝置中，而取而代之的是這些區(qū)域可從一個區(qū)域過渡到另一個區(qū)域。如附圖所示的一些邊界就是這種類型并且僅僅為了幫助讀者而以突兀的結(jié)構(gòu)(abrupt structure)來示出。在以下描述的實施方案中，P型區(qū)可包括作為摻雜劑的P型半導(dǎo)體材料，如硼。此外，η型區(qū)可包括作為摻雜劑的η型半導(dǎo)體材料，如磷。本領(lǐng)域技術(shù)人員將了解以下描述的在諸多區(qū)域中的各種濃度的摻雜劑。用于電壓保護的尺寸減小的JFET如上所述，需要減小用于電壓保護的JFET(例如，圖2A的第一 JFET210)的漏極-源極導(dǎo)通電阻Rds,漏極-源極導(dǎo)通電阻Rdsm可例如通過增大JFET的尺寸來減小。然而，尺寸增大的JFET占據(jù)較大芯片面積。隨著IC裝置的尺寸減小，JFET的這種增大的尺寸將是不合需要的。因此，需要減小用于電壓保護電路的JFET的尺寸而不折損過壓和/或欠壓保護能力。在一個實施方案中，用于電壓保護的JFET可以包括源極、漏極、柵極和溝道。溝道具有寬度W和長度L。JFET可被設(shè)計成具有大于2V的夾斷電壓。當(dāng)夾斷電壓Vp增加時，溝道的寬度W可減小，同時JFET具有大致上相同的過壓和/或欠壓保護能力。參看圖3A和圖3B，以下描述了用于集成電路(IC)的過壓和/或欠壓保護的P型溝道JFET的一個實施方案。圖3A為JFET的示意性俯視圖，并且圖3B為沿著線3B-3B截取的JFET的橫截面。所示出的JFET300可形成例如圖2A的第一 JFET210。圖3A和圖3B中所示的JFET300可為絕緣體上硅(SOI)隔離阱裝置。因此，JFET300是安置在半導(dǎo)體材料中其自己的“島”中，所述島形成于絕緣阱中并且與同一單片集成電路上的所有其它裝置絕緣。在這個實施方案中，處理晶片301充當(dāng)載體基底并且所述處理晶片上形成有二氧化硅絕緣層302。也形成(通常用二氧化硅)側(cè)壁303 (它也存在于圖平面的上方和下方)，以便將形成JFET300的硅島隔離于阱中，所述阱是由層302和側(cè)壁303以及在圖平面上方和下方延伸并且與它平行的絕緣壁來形成。形成層302和側(cè)壁303的工藝可為常規(guī)制造工藝。在其它布置中，半導(dǎo)體材料阱可為被結(jié)隔離。JFET300可以包括N+埋層310、N外延層320、P阱330、p+源極區(qū)340、柵極區(qū)350、P+漏極區(qū)360、源極接點371、漏極接點372和柵極接點373。N+埋層310形成于絕緣層302上，并且包括η型摻雜劑。N外延層320是在N+埋層310上外延生長的層。N外延層320側(cè)向圍繞P阱330，而N+埋層310形成于P阱330的下方，這樣使得N外延層320和N+埋層310 —起形成容器形狀。在所示出的實施方案的橫截面(圖3Β)中，N外延層320包括P阱330右側(cè)上的第一部分320a，和P阱330左側(cè)上的第二部分320b。N外延層320包括第一部分320中的η+接觸區(qū)325。η+接觸區(qū)325用η型摻雜劑來高度摻雜，并且包括經(jīng)由第一部分320a的頂面暴露的頂面。柵極接點373電耦接至η+接觸區(qū)325。因此，電路徑在柵極接點373與N+埋層310之間形成，這樣使得N+埋層310可充當(dāng)JFET300的后部柵極。P阱330包括源極區(qū)340、柵極區(qū)350和漏極區(qū)360，每個區(qū)域都具有經(jīng)由P阱330的頂部部分暴露的部分。源極區(qū)340為ρ+區(qū)，并且最接近于N外延層320的第二部分320b。源極區(qū)360為ρ+區(qū)，并且最接近于N外延層320的第一部分320a。柵極區(qū)350用η型摻雜劑摻雜，并且插入源極區(qū)340與漏極區(qū)360之間，同時與源極區(qū)340和漏極區(qū)360隔開。在JFET300與雙極晶體管同時形成的一個實施方案中，柵極區(qū)350可與PNP雙極晶體管的基極(nbs)同時形成。源極區(qū)340包括可電稱接至例如圖2A的第一節(jié)點NI的一個或多個源極接點371。柵極區(qū)350可具有上覆的金屬接點373 (圖3A)，所述接點可電耦接至N外延層320的第一部分320a中的η+接觸區(qū)325。漏極區(qū)360包括可電耦接至例如圖2Α的第二節(jié)點Ν2的一個或多個漏極接點372。P阱330還包括在垂直方向上界定在柵極區(qū)350與N+埋層310之間并在水平方向上界定在源極區(qū)340與漏極區(qū)360之間的溝道335。溝道335的長度L在面向柵極區(qū)350的源極區(qū)340與漏極區(qū)360的邊界之間延伸，如圖3Β所示；并且當(dāng)從JFET300上方觀察時，所述溝道的寬度W在與長度L垂直的方向上延伸，如圖3A所示。在所示出的實施方案中，在從JFET300上方觀察時，寬度W可與源極340區(qū)和漏極區(qū)360的寬度Ws、Wd相同。溝道335還具有界定在柵極區(qū)350與N+埋層310的邊界之間的深度D。在操作期間，柵電壓被施加至柵極區(qū)350，并且相同柵電壓被施加至η+接觸區(qū)325，所述η+接觸區(qū)經(jīng)由N外延層320電耦接至N+埋層310。柵電壓控制流過溝道335的漏極-源極電流Ids的量。如上結(jié)合圖2Α所述，JFET300在低于夾斷電壓Vp的柵電壓下在三極管區(qū)中操作，具有漏極-源極導(dǎo)通電阻Rdsw。漏極-源極導(dǎo)通電阻Rdsm與溝道335的長度寬度比(L/W)成比例。為了減小漏極-源極導(dǎo)通電阻Rdsm (對于低噪聲應(yīng)用來說)，寬度W應(yīng)增大或長度L應(yīng)減小。因為長度L只可以減小至某一限度(例如，約ΙΟμπι)，所以應(yīng)增大寬度W以便實現(xiàn)所需的漏極-源極導(dǎo)通電阻R_n。寬度W的這種增大增加了 JFET300的總尺寸。因此，需要提供一種方案，所述方案可提供具有相對低的漏極-源極導(dǎo)通電阻Rdsw的JFET，同時使JFET尺寸最小限度地增加或甚至減小JFET尺寸。申請人:已認識到，JFET的漏極-源極導(dǎo)通電阻Rdsm與夾斷電壓Vp之間的關(guān)系，這種關(guān)系可由以下方程I來表 示。Rdsm是JFET在三極管操作區(qū)中的導(dǎo)通電阻。方稈IRdson-Vp/ (2 X Idss)在方程I中，Idss是JFET的漏極-源極飽和電流，并且可由以下方程2來表示。方稈2Idss= (W/L) XB，XVp2在方程2中，B’為與JFET的加工有關(guān)的JFET的跨導(dǎo)參數(shù)；W是JFET的溝道寬度(參見圖3A);并且L是JFET的溝道長度(參見圖3B)。因此，方程I可如以下方程3所表示來重寫。方稈3Rdson= (L/ff) / (2 X B ’ XVp)根據(jù)方程3，Rdsqn與W和Vp都成反比。W和Vp大致上彼此無關(guān)。因此，當(dāng)Vp增加時，W可以減小，同時實現(xiàn)大致上相同的rdsqn。假設(shè)L和B’恒定，如果Vp增加兩倍，W則可減小一半，同時實現(xiàn)相同1 _。然而，實際上，因為B’隨著Vp的變化并非恒定的。經(jīng)驗上，在Vp增加約3.8倍時，溝道335 (圖3B)的寬度W可減小3倍，同時提供相同Rds,增加Vp還存在上限，因為如果Vp超過上限，JFET的行為就與電阻器類似。圖4為示出JFET的夾斷電壓Vp的有用范圍的圖表。在圖4的圖表中，x軸代表JFET的以伏為單位的絕對夾斷電壓Vp，而y軸為JFET的等效(或有效)電阻Reff (在各種過壓下)與R_的比率(即，Reff/R_)。比率越高，JFET在限制過壓電流時表現(xiàn)越好。比率為I意味著JFET在限制電流方面不比同等尺寸的電阻器更好。JFET的等效電阻Reff (在過壓狀況下)可由以下方程4來表示。方稈4Reff=Vov/IDSS在方程4中，Vov是在過壓狀況下的電壓，并且Reff是針對相同過壓來獲得相同電流所需要的串聯(lián)電阻器。根據(jù)方程1，Rdson=Vp/(2 X Idss)。因此，Reff與Rdsqn的比率可如以下方程5中來表示，并且如圖4所示。方稈5Reff/RDS0N=Vov/Idss X (2 X Idss) /Vp=Vov X 2/Vp在圖4中，y軸為對數(shù)標(biāo)度，并且代表JFET的Reff/R_比率。x軸代表JFET (ρ型溝道)的夾斷電壓Vp。圖4的圖表展示了在IOV過壓下，對于約20V的Vp來說，JFET并非比同等尺寸電阻器更好的電流限制器，因為上述比率為約I。對于5V的Vp來說，JFET在電流限制方面比同等尺寸的電阻器好約4倍，并且甚至在更高過壓下更好。雖然在ρ型溝道JFET和正夾斷電壓的情境中進行說明，但是原離和優(yōu)點可適用于η型溝道JFET和負夾斷電壓。圖5為示出單片集成電路(IC)JFET的溝道寬度(W)長度(L)比與JFET的夾斷電壓Vp之間關(guān)系的圖表。圖5的圖表是基于被設(shè)計成提供約500 Ω的Rdsm的JFET。然而，本領(lǐng)域技術(shù)人員將了解的是，具有不同Rdsw值的其它JFET可具有相似特性。常規(guī)集成電路(IC)JFET通常被設(shè)計成具有約IV至約2V的Vp (ρ型溝道JFET)。然而，申請人已認識到，隨著Vp增加，W/L比率減小，如圖5展示。此外，申請人認識到，在Vp等于或接近5V(或?qū)τ讦切蜏系繨FET來說為-5V)時，實現(xiàn)最大程度的JFET尺寸減小?？紤]到圖4和圖5，可以通過選擇比常規(guī)JFET的夾斷電壓Vp更高的夾斷電壓Vp來對單片IC JFET進行優(yōu)化，以便提供有效的電流限制功能，同時獲得減小的尺寸(尤其，減小JFET的溝道寬度W)。在一個實施方案中，單片ICJFET可被制造成具有量值大于2V的夾斷電壓Vp (對于P型溝道JFET來說大于2V，而對于η型溝道來說JFET小于-2V)。舉例來說，夾斷電壓Vp可在約2V與約30V之間，或任選地在約2.5V與約25V之間。在另一個實施方案中，JFET可被制造成具有的夾斷電壓Vp介于約3V與約20V之間，或任選地約3V與約15V之間。在另一個實施方案中，JFET可被制造成具有的夾斷電壓Vp介于約3V與約IOV之間、約3V與約8V之間或約4V與7V之間。舉例來說，夾斷電壓Vp可為選自以下的任何一個:約2.1V、約2.5V、約3.0V、約
3.5V、約 4.0V、約 4.5V、約 5.0V、約 5.5V、約 6.0V、約 6.5V、約 7.0V、約 7.5V、約 8.0V、約
8.5V、約 9.0V、約 9.5V、約 10.0V、約 10.5VU1.0V、約 11.5V、約 12.0V、約 12.5V、約 13.0V、約 13.5V、約 14.0V、約 14.5V、約 15.0V、約 15.5V、約 16.0V、約 16.5V、約 17.0V、約 17.5V、約
18.0V、約18.5V、約19.0V、約19.5V、約20.0V，或前述電壓中的兩個之間的任何電壓，這取決于將JFET用于保護裝置所針對的過壓狀況。如以下結(jié)合圖7、圖8Α至圖8C和圖9Α至圖9C詳細地描述，可對夾斷電壓Vp進行調(diào)整。參看圖6Α和圖6Β，以下將描述用于電壓保護的單片IC η型溝道JFET的一個實施方案。圖6Α為所述JFET的示意性俯視圖，并且圖6Β為沿著線6Β-6Β截取的JFET的橫截面。所示出的JFET600可形成例如圖2Α的第一 JFET210。與圖3Α和圖3Β的ρ型溝道JFET類似，圖6Α和圖6Β展示的JFET可為絕緣體上硅(SOI)隔離阱裝置。在所示出的實施方案中，處理晶片601充當(dāng)載體基底并且所述處理晶片上形成有二氧化硅絕緣層602。也形成(通常用二氧化硅)側(cè)壁603，以便將形成JFET600的硅島隔離于由層602和側(cè)壁603形成的阱中。晶片601、絕緣層602和側(cè)壁603的其它細節(jié)可如以上結(jié)合圖3A和圖3B的JFET300的那些細節(jié)所描述。JFET600包括P+埋層610、P塞塊620、N外延層630、η+源極區(qū)640、柵極區(qū)650、η+漏極區(qū)660、ρ+接觸區(qū)625、源極接點671、漏極接點672和柵極接點673。P+埋層610形成于絕緣層602上,并且包括ρ型摻雜劑。N外延層630是由在P+埋層610上外延生長的層來形成。在一個實施方案中，圖6Α和圖6Β的JFET600與圖3Α和圖3Β的JFET300可使用相同制造工藝來形成于單一晶片上。在這樣的一個實施方案中，圖6Α和圖6Β的N外延層630可與圖3Α和圖3Β的N外延層320同時形成。P塞塊620在JFET600的側(cè)面經(jīng)由N外延層630來形成，如圖6Β所示。P塞塊620延伸以接觸P+埋層610，這樣使得建立從ρ+接觸區(qū)625至P+埋層610的電路徑。在某些實施方案中，JFET600可與雙極晶體管同時形成于單片IC的單一晶片上。在這些實施方案中，PNP雙極晶體管可包括P塞塊，它是將PNP晶體管集電極吸合物與PNP晶體管中的P+埋層連接的高能量、高劑量植入物。JFET600的P塞塊620可與雙極晶體管的P塞塊同時形成。形成ρ+接觸區(qū)625以便從上方觀察時包圍源極區(qū)640、柵極區(qū)650和漏極區(qū)660，如圖6Α所示。ρ+接觸區(qū)625嵌埋在P塞塊620的上部中，而ρ+接觸區(qū)625的頂部部分經(jīng)由P塞塊620的頂面暴露，如圖6Β所示。ρ+接觸區(qū)625用ρ型摻雜劑進行高度摻雜。與圖3Α和圖3Β的η+接觸區(qū)325類似，ρ+接觸區(qū)625可用來提供JFET600的后部柵極。柵極接點673電耦接至ρ+接觸區(qū)625。源極區(qū)640、柵極區(qū)650和漏極區(qū)660形成于N外延層630中。區(qū)域640至660中的每一個都具有經(jīng)由N外延層630的頂部部分暴露的部分。源極區(qū)640為η+區(qū)，并且距離P塞塊620最遠。漏極區(qū)660為η+區(qū)，并且最接近于P塞塊620。柵極區(qū)650用ρ型摻雜劑摻雜，并且插入源極區(qū)640與漏極區(qū)660之間，同時與源極區(qū)640和漏極區(qū)660隔開。在JFET600與雙極晶體管同時形成的一個實施方案中，柵極區(qū)650可與NPN雙極晶體管的基極(pbs)同時形成。源極區(qū)640包括可電稱接至例如圖2A的第一節(jié)點NI的一個或多個源極接點671。柵極區(qū)650可具有上覆的金屬接點673 (圖6A)，所述接點可電耦接至P塞塊620中的ρ+接觸區(qū)625。漏極區(qū)660包括可電耦接至例如圖2A的第二節(jié)點N2的一個或多個漏極接點672。N外延層630還包括在垂直方向上界定在柵極區(qū)650與P+埋層610之間并在水平方向上界定在源極區(qū)640與漏極區(qū)660之間的溝道635。溝道635的長度L在面向柵極區(qū)650的源極區(qū)640與漏極區(qū)660的邊界之間延伸，如圖6B所示；并且當(dāng)從JFET600上方觀察時，所述溝道的寬度W在與長度L垂直的方向上延伸，如圖6A所示。在所示出的實施方案中，在從JFET600上方觀察時，寬度W可與源極區(qū)640和漏極區(qū)660的寬度Ws、Wd相同。溝道635還具有界定在柵極區(qū)650與P+埋層610的邊界之間的深度D。在操作期間，柵電壓被施加至柵極區(qū)650，并且相同柵電壓被施加至P+接觸區(qū)625，所述ρ+接觸區(qū)經(jīng)由P塞塊620電耦接至P+埋層610。柵電壓控制流過溝道635的漏極-源極電流Ids的量。在設(shè)計圖6A和圖6B的η型溝道JFET600中，相同原理可用于選擇溝道635的寬度W和JFET600的夾斷電壓Vp。設(shè)計原理的其它細節(jié)可如以上結(jié)合圖3A、圖3B、圖4和圖5所述。
_5] 制造具有高夾斷電壓的JFET參看圖7A，以下將描述根據(jù)一個實施方案的制造用于單片IC的具有高夾斷電壓的JFET的方法。在所示出的實施方案中，JFET可使用互補雙極工藝來形成。舉例來說，ρ型溝道JFET300可與形成如NPN雙極晶體管700A和PNP雙極晶體管700B的雙極晶體管同時形成。JFET300的結(jié)構(gòu)細節(jié)可如以上結(jié)合圖3A和圖3B的JFET300所述。所示出的NPN雙極晶體管700A和PNP雙極晶體管700B在與JFET300相同的基底301上形成。NPN雙極晶體管700A包括η+埋層710a、N外延層720a、發(fā)射極區(qū)(n+) 731a、基極區(qū)(pbs) 732a、集電極接觸區(qū)(n+) 733a和N塞塊740a。PNP雙極晶體管700B包括ρ+埋層715b、N外延層720b、P阱730b、發(fā)射極區(qū)(p+) 731b、基極區(qū)(nbs) 732b、集電極接觸區(qū)(p+) 733b和P塞塊740b。本領(lǐng)域技術(shù)人員將了解的是，取決于晶體管的設(shè)計，雙極晶體管700A、700B的結(jié)構(gòu)可廣泛地變化。在一個實施方案中，雙極晶體管700A、700B可如下形成。首先，植入η+和ρ+埋層掩模，并且擴散至溝渠隔離物303a、303b中以便分別形成η+埋層710a和ρ+埋層715b。然后，使N外延層720a、720b (形成NPN晶體管集電極)生長，并且植入N+塞塊740a和P+塞塊740b。隨后，植入形成PNP晶體管集電極的P阱730b。然后，進行PNP晶體管集電極733b和塞塊植入物740a、740b的熱驅(qū)動。場氧化層(未不出)生長于上述結(jié)構(gòu)上，然后被部分剝離以便形成基極開口。然后，執(zhí)行PNP和NPN晶體管基極植入和擴散以便形成基極區(qū)732a、732b。執(zhí)行PNP和NPN晶體管發(fā)射極植入和擴散以便形成發(fā)射極區(qū)731a、731b。在所示出的實施方案中，JFET300的至少一些部件可與雙極晶體管700A、700B的部件同時形成。舉例來說，JFET300的η+埋層310可與NPN雙極晶體管700Α的η+埋層710a同時形成。JFET300的P阱330可與PNP雙極晶體管700B的集電極(P阱)730b同時形成。JFET300的源極340和漏極360可與PNP雙極晶體管700B的發(fā)射極731b同時形成。本領(lǐng)域技術(shù)人員將了解的是，可使用各種方法來制作JFET300的部件并同時形成雙極晶體管700A、700B的部件。此外，JFET300的柵極區(qū)350可與PNP雙極晶體管700B的基極區(qū)732b同時形成。因此，柵極區(qū)350具有的深度De可與PNP雙極晶體管700B的基極區(qū)732b的深度Db大致上相同。JFET300的溝道335具有深度Dra。JFET300和雙極晶體管700A、700B的所得結(jié)構(gòu)展示于圖7A中使用如上所述的雙極工藝，溝道335的深度Dai可以大于通過CMOS工藝形成的JFET的溝道的深度。通過具有這種更深的溝道335，與通過CMOS工藝形成的JFET相比，JFET300可具有增加的夾斷電壓Vp。調(diào)糖TFET夾斷電壓在如上所述的實施方案中，增加JFET的夾斷電壓Vp以便允許減小JFET的溝道寬度W，同時提供大致上相同的過壓保護。JFET的夾斷電壓Vp可通過使用各種方法或結(jié)構(gòu)來增加。在一些實施方案中，JFET的夾斷電壓Vp可通過增加JFET的溝道深度來增加。溝道深度可能是增加夾斷電壓Vp中的主要因素。對于淺溝道來說，夾斷電壓Vp還可以通過在柵極與溝道之間獲得不同的摻雜分布來調(diào)整。參看圖7B，以下將描述根據(jù)一個實施方案的調(diào)整JFET的夾斷電壓的方法。在所示出的實施方案中，JFET300’的柵極區(qū)350’可與NPN雙極晶體管700A的發(fā)射極區(qū)731a同時形成。因此，柵極區(qū)350具有的深度D/可與NPN雙極晶體管700A的發(fā)射極區(qū)731a的深度De大致上相同。用于制作圖7B結(jié)構(gòu)的工藝的其它細節(jié)可如以上結(jié)合圖7A所述。NPN雙極晶體管700A的發(fā)射極區(qū)731a (具有深度De)比PNP雙極晶體管700B的基極區(qū)732b (具有深度Db)淺。因此，在這樣的一個實施方案中，柵極區(qū)350’可比圖7A的柵極區(qū)350淺，所述圖7A的柵極區(qū)是與PNP雙極晶體管700B的基極區(qū)732b同時形成的。利用這種較淺柵極區(qū)350，界定在柵極350’與η+埋層310之間的溝道深度D’大于圖7Α的溝道深度D，從而與圖7Α的JFET300相比，可增加JFET300’的夾斷電壓。參看圖8Α至圖8C，以下將描述形成JFET的另一個實施方案，所述JFET具有針對過壓保護來調(diào)整的夾斷電壓。在一個實施方案中，可使用利用P型溝道JFET的P阱的源極有限擴散。舉例來說，可通過植入來形成呈小方形的P阱。然后，在熱驅(qū)動期間，限制摻雜劑的量，從而減少有效的P阱劑量并且由此調(diào)整JFET的夾斷電壓Vp。熱驅(qū)動過程對于具有P阱的P型溝道JFET來說尤其有效，因為熱驅(qū)動的較大熱預(yù)算會整平P阱的分布中的不規(guī)則性。所得結(jié)構(gòu)有效地具有較輕度的溝道摻雜，從而導(dǎo)致溝道更早放空，進而減小夾斷電壓Vp。用于漏極區(qū)的上述源極有限擴散(或也稱為“像素化(pixellation)，，)的一個實施例公開于2009年11月2日提交的美國專利申請序列號12/611,052中，所述申請的公開內(nèi)容以引用方式并入本文。在以上確定的申請中，小的擴散方形被用于產(chǎn)生輕摻雜漏極(LDD)。圖8A不出根據(jù)一個實施方案的用于上述源極有限擴散工藝的掩模800。掩模800包括多個較小孔810。孔810可位于將要形成JEFT的P阱的位置處。在一個實施方案中，這個實施例中的孔810為約標(biāo)稱I微米的方形并且孔的中心位于將要形成的P阱的中心處。例如，在植入步驟期間，將P型摻雜劑植入掩模800中的孔810下方的半導(dǎo)體材料(通常是硅)801中，并且在晶片表面處的摻雜劑濃度最大并且隨著距離表面的深度而減小。如圖8B所示，區(qū)域820、822和824存在于孔810下方，但是因為與用于形成常規(guī)P阱(例如，圖3B的P阱330)的掩模中的單個較寬孔相比，孔810較小，所以與較寬孔相比，摻雜劑不會較深地延伸至半導(dǎo)體材料中。在植入之后，半導(dǎo)體經(jīng)過熱處理以便導(dǎo)致?lián)诫s劑擴散，如圖SC所示。擴散距離隨著溫度和時間以及濃度而變化。因此，孔810下方的植入物相互擴散，并且間隔開的孔810產(chǎn)生擴展開的摻雜減少區(qū)域830。相對于常規(guī)P阱中的摻雜分布，摻雜減少區(qū)域830的摻雜減少。因為與常規(guī)P阱相比，摻雜延伸至摻雜減少區(qū)域830中的半導(dǎo)體材料中的深度較小，所以摻雜減少區(qū)域830中的摻雜原子數(shù)量和單位面積摻雜濃度都小于常規(guī)P阱中的摻雜原子數(shù)量和單位面積摻雜濃度。因此，所得結(jié)構(gòu)顯示較輕的溝道摻雜，從而導(dǎo)致溝道更早放空，進而減小夾斷電壓Vp。這個實施方案可以與如以上結(jié)合圖7A和圖7B所述的用于調(diào)整JFET的夾斷電壓的方法結(jié)合使用。在如上所述的實施方案中，可通過增加JFET的夾斷電壓來優(yōu)化用于過壓和/或欠壓保護的JFET以便獲得減小的溝道寬度。此配置提供大致上與具有較長溝道寬度的那些配置相同的過壓和/或欠壓保護能力。因此，本領(lǐng)域技術(shù)人員將了解的是，實施方案的配置和原理可適合于可由如上所述的JFET來保護以防過壓和/或欠壓狀況的任何裝置。使用上述配置的JFET可實施于各種電子裝置或集成電路中。電子裝置的實例可包括但不限于消費電子產(chǎn)品、消費電子產(chǎn)品的零件、電子測試儀器等。電子裝置的實例還可包括光學(xué)網(wǎng)絡(luò)或其它通信網(wǎng)絡(luò)的電路，以及磁盤驅(qū)動器電路。消費電子產(chǎn)品可包括但不限于移動式電話、蜂窩基站、電話、電視機、計算機監(jiān)視器、計算機、手持式計算機、上網(wǎng)本、平板計算機、數(shù)字書、個人數(shù)字助理(PDA)、立體音響系統(tǒng)、盒式磁帶錄音機或播放機、DVD播放機、CD播放機、VCR、DVR、MP3播放機、收音機、攝像放像機、攝像機、數(shù)字攝像機、便攜式存儲器芯片、復(fù)印機、傳真機、掃描儀、多功能外圍裝置、手表、時鐘等。此外，電子裝置可包括未完成的產(chǎn)品。前述描述和權(quán)利要求可能涉及“連接”或“耦接”在一起的元件或功能部件。除非另外明確說明，否則如本文使用的“連接”意思是指一個元件/功能部件直接或間接地連接至另一個元件/功能部件，并且不一定是機械地連接。同樣地，除非另外明確說明，否則“耦接”是指一個元件/功能部件直接或間接地耦接至另一個元件/功能部件，并且不一定是機械耦接。因此，雖然附圖展示的各種示意圖描繪元件和部件的示例布置，但是其它介入元件、裝置、功能部件或部件可存在于實際實施方案中(假定所描繪電路的功能性不被不利地影響)。雖然本發(fā)明已經(jīng)就某些實施方案來予以描述，但是本領(lǐng)域普通技術(shù)人員顯而易知的其它實施方案，包括沒有提供本文闡明的所有特征部件和優(yōu)點的實施方案，也都在本發(fā)明的范圍內(nèi)。此外，上述的各種實施方案可以組合來提供其它實施方案。另外，在一個實施方案的情境中展示的某些特征部件也可并入其它實施方案中。因此，本發(fā)明的范圍只參考所附的權(quán)利要求書來界定。
權(quán)利要求
1.一種設(shè)備，其包括: 保護電路，所述保護電路包括輸入端、輸出端和結(jié)型場效晶體管(JFET) (300/600),所述JFET具有電耦接至所述輸入端的源極(340/640)和電耦接至所述輸出端的漏極(360/660)，其中所述JFET具有量值大于2V的夾斷電壓(Vp);以及 內(nèi)部電路，所述內(nèi)部電路具有被配置成接收來自所述保護電路的所述輸出端的信號的輸入端，其中所述內(nèi)部電路和所述保護電路為集成電路的部分，其中所述保護電路被配置成保護所述內(nèi)部電路以防過壓和/或欠壓狀況。
2.按權(quán)利要求1所述的設(shè)備，其中所述夾斷電壓的量值在約2.5V與約25V之間。
3.按權(quán)利要求1所述的設(shè)備，其中所 述夾斷電壓的量值在約3V與約15V之間。
4.按權(quán)利要求1所述的設(shè)備，其中所述夾斷電壓的量值在約3V與約IOV之間。
5.按權(quán)利要求1所述的設(shè)備，其中所述夾斷電壓的量值為約5V。
6.按權(quán)利要求1所述的設(shè)備，其中所述JFET具有在過壓下的等效電阻(Reff)和在所述JFET的三極管區(qū)中的操作中的漏極-源極導(dǎo)通電阻(Rdsm)，并且其中Reff與Rdsm的比率大于I。
7.按權(quán)利要求6所述的設(shè)備，其中所述JFET包括具有寬度(W)和長度(L)的溝道(335/635)， 其中與具有量值小于2V的夾斷電壓的另一 JFET的寬度相比，所述JFET的所述寬度較短，同時所述JFET提供與所述另一 JFET大致上相同的漏極-源極導(dǎo)通電阻(Rdsw)， 其中W、L、Vp和Rdson之間的關(guān)系滿足Rdson= (L/W) / (2 X B，X Vp)，并且 其中B’為所述JFET的跨導(dǎo)參數(shù)。
8.按權(quán)利要求7所述的設(shè)備，其中R_為約500歐姆，并且其中W與L的比率(W/L)小于80。
9.按權(quán)利要求7所述的設(shè)備，其中所述JFET包括第一柵極(350/650)、在所述第一柵極下方的第二柵極(310/610)， 其中所述JFET的所述溝道具有界定在所述第一柵極與第二柵極之間的溝道深度(D)，并且 其中與所述另一 JFET的溝道深度相比，所述JFET的所述溝道深度較大。
10.按權(quán)利要求1所述的設(shè)備，其進一步包括在與所述JFET相同的基底上形成的NPN雙極晶體管(700A)，其中所述NPN雙極晶體管具有發(fā)射極(731a)，所述發(fā)射極具有深度，并且其中所述JFET具有柵極，所述柵極具有與所述發(fā)射極的所述深度大致相同的深度。
11.按權(quán)利要求1所述的設(shè)備，其中所述JFET為P型溝道JFET(300)，并且其中所述JFET包括絕緣體上硅(SOI)隔離阱裝置，所述裝置包括: 在基底(301)上形成的N+埋層(310)； 在所述埋層的一部分上形成的P阱(330)； 在所述埋層的另一部分上形成同時側(cè)向包圍所述P阱的N外延層(320)； 在所述P阱的第一頂部部分中形成的源極區(qū)(340)； 在所述P阱的第二頂部部分中形成的漏極區(qū)(360)； 在所述P阱的第三頂部部分中形成并且插入所述源極與漏極區(qū)之間的柵極區(qū)(350)； 在所述N外延層的頂部部分中形成的接觸區(qū)(325)，其中所述接觸區(qū)電耦接至所述柵極區(qū)；以及 在垂直方向上界定在所述埋層與所述柵極區(qū)之間而在水平方向上界定在所述源極與漏極區(qū)之間的溝道(335)。
12.按權(quán)利要求1所述的設(shè)備，其中所述JFET為η型溝道JFET(600)，并且其中所述JFET包括絕緣體上硅(SOI)隔離阱裝置，所述裝置包括: 在基底上形成的P+埋層(610)； 在所述埋層的一部分上形成的P塞塊￠20)； 在所述埋層的另一部分上形成同時側(cè)向鄰接所述P塞塊的N外延層￠30)； 在所述N外延層的第一頂部部分中形成的源極區(qū)￠40)； 在所述N外延層的第二頂部部分中形成的漏極區(qū)￠60)； 在所述N外延層的第三頂部部分中形成并且插入所述源極與漏極區(qū)之間的柵極區(qū)(650);以及 在垂直方向上界定在所述埋層與所述柵極區(qū)之間并在水平方向上界定在所述源極與漏極區(qū)之間的溝道(635)。
13.按權(quán)利要求12所述的設(shè)備 ，其中所述JFET進一步包括在所述P塞塊的頂部部分中形成的接觸區(qū)￠25)，其中所述接觸區(qū)進一步延伸至所述N外延層的頂部部分以便側(cè)向包圍所述源極區(qū)、所述漏極區(qū)和所述柵極區(qū)，并且其中所述接觸區(qū)電耦接至所述柵極區(qū)。
14.一種電子裝置，其包括: 單片集成電路結(jié)型場效晶體管(JFET) (300/600)，其包括: 源極(340/640)； 漏極(360/660)； 插入所述源極與所述漏極之間的頂部柵極(350/650)； 在所述源極、所述漏極和所述頂部柵極下方的底部柵極(310/610);以及在水平方向上界定在所述源極與所述漏極之間并在垂直方向上界定在所述頂部柵極與所述底部柵極之間的溝道(335/635)，其中所述溝道具有在所述源極與所述漏極之間延伸的長度(L)和垂直于所述長度水平延伸的寬度(W)，所述寬度與面向所述溝道的所述源極或漏極的邊緣的水平長度相同， 其中所述JFET具有量值大于2V的夾斷電壓(Vp)，其中 W、L、Vp 和 Rdson 之間的關(guān)系滿足 Rdson= (L/W) / (2 X B，XVp), 其中Rdsw為所述JFET的漏極-源極導(dǎo)通電阻，并且 其中B’為所述JFET的跨導(dǎo)參數(shù)。
15.按權(quán)利要求14所述的裝置，其中所述夾斷電壓的量值在約3V與約IOV之間。
16.一種方法,其包括: 形成場效晶體管(JFET) (300/600)，其具有: 源極(340/640)； 漏極(360/660)； 插入所述源極與所述漏極之間的頂部柵極(350/650)； 在所述源極、所述漏極和所述頂部柵極下方的底部柵極(310/610);以及 在水平方向上在所述源極與所述漏極之間并在垂直方向上在所述頂部柵極與所述底部柵極之間使得所述JFET具有量值大于2V的夾斷電壓(Vp)的溝道(335/635);以及形成具有耦接至所述JFET的所述漏極的輸入端的放大器電路，使得所述放大器電路和所述JFET為集成電路的部分， 其中形成所述JFET包括形成所述溝道以具有比具有量值低于2V的夾斷電壓的JFET的溝道的深度更大的深度。
17.按權(quán)利要求16所述的方法，其中形成所述放大器電路包括在與所述JFET相同的基底上形成具有發(fā)射極的NPN雙極晶體管(700A)，其中形成所述JFET包括與形成所述NPN雙極晶體管的所述發(fā)射極同時形成所述JFET的所述頂部柵極。
18.按權(quán)利要求16所述的方法，其中形成所述JFET包括通過以下方式來形成所述溝道: 將摻雜劑摻入部分制造的JFET以形成可從所述JFET上方觀察到的多個隔離區(qū)；以及 使所述摻雜劑熱擴散使 得 所述隔離區(qū)彼此連接。
全文摘要
本發(fā)明公開了設(shè)備和方法，如涉及用于電壓保護的結(jié)型場效晶體管的那些設(shè)備和方法。一種此類設(shè)備包括保護電路，所述保護電路包括輸入端、輸出端和JFET(300/600)。所述JFET具有電耦接至所述輸入端的源極(340/640)和電耦接至所述輸出端的漏極(360/660)，其中所述JFET具有量值大于2V的夾斷電壓(Vp)。所述設(shè)備進一步包括內(nèi)部電路，所述內(nèi)部電路具有被配置成接收來自所述保護電路的所述輸出端的信號的輸入端。所述保護電路對所述內(nèi)部電路提供保護以防過壓和/或欠壓狀況，同時與具有量值小于2V的Vp的JFET相比具有減小的尺寸。
文檔編號H01L27/02GK103098209SQ201180043895
公開日2013年5月8日 申請日期2011年8月15日 優(yōu)先權(quán)日2010年9月13日
發(fā)明者E·莫尼克, E·J·考伊內(nèi), D·F·鮑維斯 申請人:美國亞德諾半導(dǎo)體公司