專利名稱：用于具有減少的電荷層的絕緣體上硅高帶寬電路的方法、裝置以及設(shè)計結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及利用絕緣體上硅(SOI)高帶寬電路的方法、集成電路結(jié)構(gòu)以及設(shè)計結(jié)構(gòu)，特別地，涉及利用離子注入結(jié)合圍繞有源結(jié)構(gòu)而形成的柵格(lattice)溝槽以消除晶片與氧化物層之間的電荷層的形成的實施例。
背景技術(shù)：
如同Kerr 等人在 IEEE, 2008 所發(fā)表的 “ Identif ication of RF HarmonicDistortion on Si Substrates and its Reduction Using a Trap-Rich Layer，，(以下稱“Kerr”)中所解釋的，由于低的襯底耗損及耦合，高電阻率硅(HRS)襯底有希望用于射頻(RF)應(yīng)用，其有助于使用HRS處理晶片在絕緣體上硅上使能RF蜂窩傳輸切換。絕緣體上薄膜硅結(jié)構(gòu)使用具有高電阻(Ik Ohm-cm或更高)的襯底，其提供高隔離性、低耗損，且降低了在高帶寬應(yīng)用(如RF電路)中發(fā)生栓鎖(latch up)的可能性。如Kerr所解釋，高電阻率硅襯底具有約lkQ-cm或更高的電阻率，其對應(yīng)于IxlO13Cnr3或更低的摻雜水平。由于這樣低的摻雜水平，即使少量的固定氧化物電荷或界面捕捉電荷都對界面的能帶彎曲有很大的影響。S1-SiO2界面具有靠近界面的正固定氧化物電荷，其強度足以反轉(zhuǎn)Si表面。此反轉(zhuǎn)層(稱作寄生導(dǎo)電層)部分地破壞了在襯底耗損及耦合上的優(yōu)勢。 不同于某些化合物半導(dǎo)體，硅界面不具有釘扎表面費米能階的高濃度界面陷阱，這也是硅為什么可用于金屬氧化物半導(dǎo)體(MOS)器件的原因。此外，如同MOS器件，所施加的電場也改變了能帶彎曲及表面電荷狀態(tài)，換言之，電容取決于電壓，其可以是諧波失真的原因。針對HRS，一般可能會預(yù)期若電壓波的頻率高于多子介電弛豫時間的倒數(shù)或約10MHz，則載流子無法響應(yīng)。然而，若全部的界面反轉(zhuǎn)，則載流子可沿界面橫向移動，且其響應(yīng)時間夠快而跟隨RF信號。因此，使用HRS襯底的副作用為在處理晶片/氧化物界面處可能形成電荷層。固定氧化物和界面電荷將誘發(fā)寄生的表面導(dǎo)電層，其為電子反轉(zhuǎn)層。此電荷層會大量地降低有效襯底電阻(至約50 Ω-cm)。再者，電荷層可能導(dǎo)致有效襯底電阻依賴于晶片頂側(cè)上的交流電(AC)電壓而改變，造成在任何電路中的非線性特性。發(fā)現(xiàn)此電荷層的結(jié)果為造成高耗損、低隔離性以及低線性。Kerr論文說明了對處理晶片/氧化物界面處所出現(xiàn)的電荷層問題的一些解決方案。特別地，Kerr提供了富陷阱層，其顯著地降低了源自HRS襯底的諧波失真。Kerr所提到的另一解決方案包括在傳輸線之下增加屏蔽層，使用GaAs襯底或藍寶石上硅(SOS)襯底、或形成傳統(tǒng)SOI結(jié)構(gòu)，然后去除處理晶片并替代以富陷阱層。然而，在標(biāo)準(zhǔn)制造環(huán)境中要達成此等解決方案是既昂貴且困難的。

發(fā)明內(nèi)容
為解決上述問題,本發(fā)明一個范例實施例包括一種集成電路結(jié)構(gòu),其包括具有溝槽柵格結(jié)構(gòu)和離子雜質(zhì)注入物的高電阻率硅(HRS)襯底層。掩埋氧化物(BOX)層位于HRS襯底層上且接觸HRS襯底層，且掩埋氧化物層亦填充溝槽柵格結(jié)構(gòu)。此外，電路層位于掩埋絕緣體層上且接觸掩埋絕緣體層。電路層包含由無源結(jié)構(gòu)所分隔的有源電路的組。當(dāng)從其中俯視圖(在其中電路層為集成電路結(jié)構(gòu)的任意“頂部”且HRS襯底為集成電路結(jié)構(gòu)的任意“底部”)觀察集成電路結(jié)構(gòu)時，溝槽柵格結(jié)構(gòu)位于有源電路的組之間。因此，當(dāng)從俯視圖觀察集成電路結(jié)構(gòu)時，溝槽柵格結(jié)構(gòu)在無源結(jié)構(gòu)之下而不在有源電路的組之下。本發(fā)明的另一范例集成電路結(jié)構(gòu)包含具有溝槽結(jié)構(gòu)及離子雜質(zhì)注入物的硅襯底層。絕緣體層位于硅襯底層之上且接觸硅襯底層。絕緣體層還填充溝槽結(jié)構(gòu)。電路層位于掩埋絕緣體層上且接觸掩埋絕緣體層。電路層包含由無源結(jié)構(gòu)所分隔的有源電路的組。當(dāng)從俯視圖觀察集成電路結(jié)構(gòu)時，溝槽結(jié)構(gòu)位于有源電路的組之間。因此，當(dāng)從俯視圖觀察集成電路結(jié)構(gòu)時，溝槽結(jié)構(gòu)在無源結(jié)構(gòu)之下而不在電路的組之下。本發(fā)明的一種形成集成電路結(jié)構(gòu)的范例方法實施例為在HRS襯底層中構(gòu)圖溝槽柵格結(jié)構(gòu)、并注入離子雜質(zhì)注入物到該HRS襯底層中。該方法在HRS襯底層上且在溝槽柵格結(jié)構(gòu)內(nèi)形成BOX層，以及在掩埋絕緣體層上形成電路層。電路層包含由無源結(jié)構(gòu)所分隔的有源電路的組。當(dāng)從俯視圖觀察集成電路結(jié)構(gòu)時，溝槽柵格結(jié)構(gòu)被構(gòu)圖為位于有源電路的組之間。因此，當(dāng)從俯視圖觀察集成電路結(jié)構(gòu)時，溝槽柵格結(jié)構(gòu)在無源結(jié)構(gòu)之下而不在電路的組之下。本發(fā)明的另一范例方法為在硅襯底層中構(gòu)圖溝槽結(jié)構(gòu)、注入離子雜質(zhì)注入物到硅襯底層中、在硅襯底層上且在溝槽結(jié)構(gòu)內(nèi)形成絕緣體層、以及在掩埋絕緣體層上形成電路層。電路層包含由無源結(jié)構(gòu)所分隔的有源電路的組。當(dāng)從俯視圖觀察集成電路結(jié)構(gòu)時，溝槽結(jié)構(gòu)被構(gòu)圖為位于有 源電路的組之間。因此，當(dāng)從俯視圖觀察集成電路結(jié)構(gòu)時，溝槽結(jié)構(gòu)在無源結(jié)構(gòu)之下而不在電路的組之下。本發(fā)明的一種設(shè)計結(jié)構(gòu)被有形體現(xiàn)在用于設(shè)計、制造或測試集成電路的機器可讀介質(zhì)中。該設(shè)計結(jié)構(gòu)包括集成電路結(jié)構(gòu)，其包含具有溝槽結(jié)構(gòu)和離子雜質(zhì)注入物的硅襯底層。絕緣體層位于硅襯底層上且接觸硅襯底層。絕緣體層填充溝槽結(jié)構(gòu)。電路層位于掩埋絕緣體層上且接觸掩埋絕緣體層。電路層包含由無源結(jié)構(gòu)所分隔的有源電路的組。當(dāng)從俯視圖觀察集成電路結(jié)構(gòu)時，溝槽結(jié)構(gòu)位于有源電路的組之間。因此，當(dāng)從俯視圖觀察集成電路結(jié)構(gòu)時，溝槽結(jié)構(gòu)在無源結(jié)構(gòu)之下而不在電路的組之下


圖1為根據(jù)本發(fā)明實施例的集成電路結(jié)構(gòu)的剖面示意圖；圖2為根據(jù)本發(fā)明實施例的集成電路結(jié)構(gòu)的剖面示意圖；圖3為根據(jù)本發(fā)明實施例的集成電路結(jié)構(gòu)的剖面示意圖；圖4為根據(jù)本發(fā)明實施例的集成電路結(jié)構(gòu)的俯視示意圖；圖5為圖4所示的結(jié)構(gòu)中的一個的放大示意圖；圖6為示例本發(fā)明方法實施例的處理步驟的流程圖；圖7為根據(jù)本發(fā)明實施例的硬件結(jié)構(gòu)的剖面示意圖；以及
圖8為根據(jù)本發(fā)明實施例的實例設(shè)計流程的方塊圖。
具體實施例方式如前述，使用HRS襯底的副作用為在處理晶片/氧化物界面處可能形成的電荷層。為解決此問題，本發(fā)明實施例使用離子注入和柵格溝槽以消除此電荷層，因此不需尋求其他更為昂貴的替代方案。通過跨整個晶片施加離子注入并在有源器件之間(且在無源器件之下)形成溝槽的柵格，本發(fā)明實施例消除了 Kerr中所描述的電荷層。更特別地，如在圖6中流程圖的項目200所示且如圖1所示，在本發(fā)明范例性方法中，集成電路結(jié)構(gòu)通過在HRS襯底層102中構(gòu)圖溝槽柵格結(jié)構(gòu)106而形成。襯底102可包含任何適當(dāng)?shù)慕^緣材料，例如晶片、陶瓷材料、絕緣體、硅材料等。HRS襯底層102的電阻率高于IkQ-cm。若有需要,襯底102可包含一個或多個摻雜講區(qū)域。溝槽柵格結(jié)構(gòu)106通過以下方式形成首先形成并構(gòu)圖任何類型的掩蔽結(jié)構(gòu)104(例如光阻、氮化物硬掩模等)，以限定柵格結(jié)構(gòu)。接著，經(jīng)由掩模104執(zhí)行對襯底102的材料具有選擇性的材料去除工藝(例如反應(yīng)離子蝕刻等)，以自溝槽區(qū)域106去除材料。接著，使用不會影響襯底102的清洗方法去除掩模104。如圖2所示以及如圖6的項目202所示，本發(fā)明方法將離子雜質(zhì)109注入HRS襯底層102中，以在襯底102內(nèi)產(chǎn)生離子雜質(zhì)注入物108。離子雜質(zhì)注入物108包含任何適當(dāng)?shù)碾x子，其由例如氬、碳、硼等材料所產(chǎn)生、以任何適當(dāng)能量水平和任何適當(dāng)?shù)臐舛茸⑷?，這些條件將隨所要制造的特定項目而改變。在項目204 (圖6)中以及如圖3所示，此方法在HRS襯底層102上且在溝槽柵格結(jié)構(gòu)106內(nèi)形成掩埋氧化物(BOX)層110。BOX層110為電介質(zhì)(絕緣體)，且例如在干式氧氣氛或蒸氣中所形成。另一情況為，電介質(zhì)110可使用目前可得的任何許多合適的高介電常數(shù)(高k)材料所形成(生長或沉積)，其包含但不限于氮化硅、氮氧化硅、SiO2和Si3N4的柵極介電疊層、及金屬氧化物(如氧化鉭)。絕緣體110的厚度可隨所需的器件效能而改變。圖6中的項目206以及如圖3所示，本發(fā)明方法在掩埋絕緣體層110上形成電路層。電路層包含由無源結(jié)構(gòu)114所分隔的有源電路112的組?？衫糜性措娐?12和襯底102之間的體接觸116來電連接器件的體至固定電勢，以避免浮體效應(yīng)。這類結(jié)構(gòu)的形成方法為本領(lǐng)域的技術(shù)人員所公知，如美國專利公開號2010/0052053所公開的，其全部公開內(nèi)容將并入本文作為參考。有源電路112可包含用以從一個狀態(tài)切換至另一狀態(tài)以執(zhí)行邏輯功能(例如晶體管)的任何形式的電路，例如射頻(RF)電路、功率放大器電路、電壓控制振蕩器電路、環(huán)型振蕩器電路、低噪音放大器電路、混頻器電路、數(shù)字到模擬轉(zhuǎn)換器電路以及模擬到數(shù)字轉(zhuǎn)換器電路。無源結(jié)構(gòu)114 一般不會切換狀態(tài)且可包含例如電阻器、電容器、電感器等。圖4和圖5繪示集成電路結(jié)構(gòu)的俯視圖，其中電路層為集成電路結(jié)構(gòu)的任意“頂部”且HRS硅襯底102為集成電路結(jié)構(gòu)的任意“底部”。圖4及圖5的俯視圖更清楚地顯示(其中BOX層110以半透明的方式顯示，以更清楚的觀察底下的溝槽)，在步驟200中，溝槽柵格結(jié)構(gòu)106被構(gòu)圖為位于后續(xù)所形成的有源電路112的組之間。圖5為溝槽柵格一部分的擴展(放大)圖，其描述了結(jié)構(gòu)包含由側(cè)壁120 所分隔的多個不同溝槽118。
因此，當(dāng)以俯視圖觀看集成電路結(jié)構(gòu)時，溝槽柵格結(jié)構(gòu)106位于無源結(jié)構(gòu)114之下，但不在有源電路112的組之下，以及當(dāng)以俯視圖觀看集成電路結(jié)構(gòu)時，溝槽柵格結(jié)構(gòu)106被構(gòu)圖為圍繞有源電路112的組。如上述的Kerr所提及，由于HRS襯底的低摻雜水平，即使少量的固定氧化物電荷或界面捕捉電荷都對在BOX和襯底的界面處的能帶彎曲有很大的影響。S1-SiO2界面在靠近界面處有正固定氧化物電荷，其強到足以反轉(zhuǎn)硅襯底。因此，使用HRS襯底的副作用為在處理晶片/氧化物界面處可能形成的電荷層。固定氧化物和界面電荷誘發(fā)寄生表面導(dǎo)電層，其為電子反轉(zhuǎn)層。此反轉(zhuǎn)層部分地破壞了在襯底耗損和耦合上的所預(yù)期的優(yōu)勢。雖然已經(jīng)提出許多解決方案來處理這個狀況，但這些解決方案要在標(biāo)準(zhǔn)制造環(huán)境中達成是既昂貴有困難的。因此，本發(fā)明實施例使用離子注入和柵格溝槽來消除電荷層，因此不需尋求其他更為昂貴的替代方案。通過跨整個晶片施加離子注入并在有源器件之間(且在無源器件之下)形成溝槽柵格，本發(fā)明實施例消除了 Kerr中所描述的電荷層，而達成了 RF功能(例如高功率開關(guān))的設(shè)計目標(biāo)。本發(fā)明實施例可用于各種高速應(yīng)用，例如功率放大器(PA)、電壓控制振蕩器(VCO)、環(huán)型振蕩器(RO)、低噪音放大器(LNA)、混頻器、數(shù)字到模擬轉(zhuǎn)換器(DAC)、以及模擬到數(shù)字轉(zhuǎn)換器(ADC)。本發(fā)明實施例所產(chǎn)生的溝槽也可用以將電路塊功能彼此隔離。用以實施本發(fā)明的代表性硬件環(huán)境描繪于圖7。此示意圖繪示根據(jù)本發(fā)明實施例的信息處理/計算機系統(tǒng)的硬件環(huán)境。此系統(tǒng)包含至少一個處理器或中央處理單元(CPU) 10。CPUlO經(jīng)由系統(tǒng)總線12連接至各種裝置，例如隨機存取存儲器(RAM) 14、只讀存儲器(ROM) 16、以及輸入/輸出(I/O)適配器18。I/O適配器18可連接至外圍裝置，例如磁盤單元11及磁帶驅(qū)動器13或可由系統(tǒng)讀取的其他程序儲存裝置。系統(tǒng)可讀取程序儲存裝置上的發(fā)明性指令，且遵循這些指令執(zhí)行本發(fā)明實施例的方法。系統(tǒng)還包括用戶接口適配器19，其連接鍵盤15、鼠標(biāo)17、揚聲器24、麥克風(fēng)22、和/或其他用戶接口裝置(例如觸控屏幕裝置(未顯示))至總線12以`收集用戶輸入。此外，通訊適配器20連接總線12至數(shù)據(jù)處理網(wǎng)絡(luò)25，且顯示適配器21連接總線12至顯示設(shè)備23，其可實施為例如輸出裝置，例如屏幕、打印機、或發(fā)射器。附圖中的流程圖與方塊圖描述了根據(jù)本發(fā)明各種實施例的系統(tǒng)、方法與計算機程序產(chǎn)品的可能實施的架構(gòu)、功能性、和操作。在此方面，流程圖或方塊圖中的每一個方塊都代表一個模塊、區(qū)段或部分代碼，其包含一個或多個可執(zhí)行的指令用以實施所指明的邏輯功能。亦應(yīng)注意在某些替代實施例中，方塊中所述功能可以附圖所述以外的順序來實施。舉例而言，雖然所示的兩個方塊是連續(xù)的，但其事實上可能是基本上同時被執(zhí)行，或是這些方塊有時是以相反次序來執(zhí)行，這依賴于所涉功能而定。應(yīng)注意方塊圖和/或流程圖的每一個方塊、以及方塊圖和/或流程圖中的方塊組合都可由執(zhí)行特定功能或動作的基于專用硬件的系統(tǒng)或?qū)Ｓ糜布c計算機指令的組合來實施。前述方法可用于制造集成電路芯片。所產(chǎn)生的集成電路芯片可由制造者以原料晶片形式(亦具有多個未封裝芯片的單一晶片)、作為裸管芯、或以封裝形式分布。在后者狀況下，芯片被設(shè)置于單一芯片封裝(例如塑料載體，具有用以附著于主板或其他較高階載體的引線)中或多芯片封裝(例如具有表面互連和/或掩埋互連的陶瓷載體)中。在任何狀況下，芯片接著與其他芯片、分立電路單元和/或其他信號處理器件集成，以作為(a)中間產(chǎn)品(如主板)或(b)最終產(chǎn)品的部分。最終產(chǎn)品可為包含集成電路芯片的任何產(chǎn)品，其范圍從玩具及其他低端應(yīng)用至具有顯示器、鍵盤或其他輸入器件、及中央處理器的高級計算機產(chǎn)品。圖8顯示用于例如半導(dǎo)體集成電路邏輯設(shè)計、仿真、測試、布局、及制造的范例設(shè)計流程800的方塊圖。設(shè)計流程800包含處理設(shè)計結(jié)構(gòu)或器件的制程、機器和/或機制，以產(chǎn)生上述及表示設(shè)計的附圖所示設(shè)計結(jié)構(gòu)和/或器件在邏輯上或在功能上的等效表示。由設(shè)計流程800所處理和/或產(chǎn)生的設(shè)計結(jié)構(gòu)可在機器可讀取傳輸或儲存介質(zhì)上編碼，其包括數(shù)據(jù)和/或指令當(dāng)在數(shù)據(jù)處理系統(tǒng)上執(zhí)行或以其他方式處理時，將產(chǎn)生硬件部件、電路、器件、或系統(tǒng)在邏輯上、結(jié)構(gòu)上、機械上、或功能上的等效表示。機器包含但不限于用于集成電路設(shè)計程序中所使用的任何機器，例如設(shè)計、制造、或仿真電路、部件、器件、或系統(tǒng)。舉例來說，機器可包含光刻機器、用以產(chǎn)生掩模的機器和/或設(shè)備(如電子束寫入器)、用以仿真設(shè)計結(jié)構(gòu)的計算機或設(shè)備、用于制造或測試程序的任何設(shè)備、或用以將設(shè)計結(jié)構(gòu)的功能性等效表示編程到任何介質(zhì)的任何機器(例如用以編程可編程門陣列的機器)。設(shè)計流程800可根據(jù)所設(shè)計的表示的類型而改變。舉例來說，用以建立專用IC(ASIC)的設(shè)計流程800可不同于用以設(shè)計標(biāo)準(zhǔn)部件的設(shè)計流程800、或不同于用以將設(shè)計實例化為可編程陣列(例如由Altera .公司或Xilinx 公司所提供的可編程門陣列(PGA)或現(xiàn)場可編程門陣列(FPGA))的設(shè)計流程800。圖8描述多個此類設(shè)計結(jié)構(gòu)，其包含優(yōu)選由設(shè)計過程810所處理的輸入設(shè)計結(jié)構(gòu)820。設(shè)計結(jié)構(gòu)820可為由設(shè)計過程810所產(chǎn)生和處理的邏輯仿真設(shè)計結(jié)構(gòu)，用以產(chǎn)生硬件器件的邏輯等效功能表示。設(shè)計結(jié)構(gòu)820也可或可選地包含數(shù)據(jù)和/或程序指令，當(dāng)其由設(shè)計過程810進行處理時，將產(chǎn)生硬件器件的物理結(jié)構(gòu)的功能性表示。不論是表示功能性和/或結(jié)構(gòu)性設(shè)計特征，設(shè)計結(jié)構(gòu)820可使用電子計算機輔助設(shè)計(ECAD)而產(chǎn)生，例如由核心開發(fā)者/設(shè)計者所執(zhí)行。

當(dāng)設(shè)計結(jié)構(gòu)820編碼在機器可讀取數(shù)據(jù)傳輸、門陣列、或儲存介質(zhì)上時，可由設(shè)計過程810內(nèi)的一個或多個硬件和/或軟件模塊存取并處理，以仿真或功能性地表示電子部件、電路、電子或邏輯模塊、裝置、器件、或系統(tǒng)，如表示設(shè)計的各圖式所示。因此，設(shè)計結(jié)構(gòu)820可包含具有人類和/或機器可讀取源代碼、編譯結(jié)構(gòu)、及計算機可執(zhí)行碼結(jié)構(gòu)的文件或其他數(shù)據(jù)結(jié)構(gòu)，當(dāng)其由設(shè)計或仿真數(shù)據(jù)處理系統(tǒng)所處理時，將功能性地仿真或表示電路和硬件邏輯設(shè)計的其他各級。此類數(shù)據(jù)結(jié)構(gòu)可包含硬件描述語言(HDL)設(shè)計實體或其他符合和/或兼容于低級HDL設(shè)計語言(如Verilog及VHDL)和/或高級設(shè)計語言(如C或C++)的數(shù)據(jù)結(jié)構(gòu)。設(shè)計過程810優(yōu)選使用并并入有硬件和/或軟件模塊，以綜合、轉(zhuǎn)譯、或處理表示設(shè)計的圖式中所示的部件、電路、器件、或邏輯結(jié)構(gòu)的設(shè)計/仿真功能等價物，而產(chǎn)生可包含設(shè)計結(jié)構(gòu)(例如設(shè)計結(jié)構(gòu)820)的網(wǎng)表(netlist) 880。網(wǎng)表880可包含例如已編譯或其他已處理的數(shù)據(jù)結(jié)構(gòu)，其系表現(xiàn)為線路、分立部件、邏輯門、控制電路、I/O器件、模型等的列表，用以描述到集成電路設(shè)計中的其他元件和電路的連接。網(wǎng)表880可使用迭代程序而綜合，其中網(wǎng)表880系根據(jù)器件的設(shè)計規(guī)格及參數(shù)而再綜合一或多次。如在此所描述其他設(shè)計結(jié)構(gòu)類型，網(wǎng)表880可記錄在機器可讀取數(shù)據(jù)儲存介質(zhì)上或編程到可編程門陣列中。介質(zhì)可為一非揮發(fā)性儲存介質(zhì)(例如磁性或光學(xué)磁盤驅(qū)動器)、一可編程柵極數(shù)組、一CF (compact flash)卡、或其他閃存。另外,或替代地,介質(zhì)可為系統(tǒng)或高速緩存、緩沖空間、或數(shù)據(jù)分組可經(jīng)由因特網(wǎng)或其他網(wǎng)絡(luò)適合方式而傳輸并中間儲存的電性或光學(xué)傳導(dǎo)裝置和材料。設(shè)計過程810可包含用于處理包括網(wǎng)表880的多種輸入數(shù)據(jù)結(jié)構(gòu)類型的硬件和軟件模塊。這類數(shù)據(jù)結(jié)構(gòu)類型可例如駐存于庫元件830內(nèi)且包括一組常用元件、電路和器件，包括用于給定制造技術(shù)(例如，不同技術(shù)節(jié)點，32納米、45納米、90納米等)的模型、布局及符號表示。數(shù)據(jù)結(jié)構(gòu)類型可進一步包含設(shè)計規(guī)格840、特性數(shù)據(jù)850、驗證數(shù)據(jù)860、設(shè)計規(guī)則870、及可包含輸入測試圖形、輸出測試結(jié)果及其他測試信息的測試數(shù)據(jù)文件885。設(shè)計過程810可進一步包含例如標(biāo)準(zhǔn)機械設(shè)計處理程序，諸如應(yīng)力分析、熱分析、機械事件模擬、用于諸如鑄造、模制和模壓成形的操作的處理程序仿真等。機械設(shè)計領(lǐng)域的技術(shù)人員可了解在不偏離本發(fā)明的范疇和精神的情況下用于設(shè)計過程810中的可能的機械設(shè)計工具和應(yīng)用的范圍。設(shè)計處理程序810還可包括用于執(zhí)行標(biāo)準(zhǔn)電路設(shè)計處理程序(如時序分析、驗證、設(shè)計規(guī)則檢查、設(shè)置及路由操作等)的模塊。設(shè)計過程810使用且包含邏輯及物理設(shè)計工具(如HDL編譯程序及仿真模型建置工具)以處理設(shè)計結(jié)構(gòu)820連同一些或全部的所繪示的支持?jǐn)?shù)據(jù)結(jié)構(gòu)以及任何額外機械設(shè)計或數(shù)據(jù)(若適用)，以產(chǎn)生第二設(shè)計結(jié)構(gòu)890。設(shè)計結(jié)構(gòu)890以用于交換機械部件和結(jié)構(gòu)數(shù)據(jù)的數(shù)據(jù)格式(例如，以IGES、DXF、Parasolid XT、JT、DRG、或用于儲存或再現(xiàn)(rendering)該等機械設(shè)計結(jié)構(gòu)的任何其他合適格式儲存的信息)駐存于儲存介質(zhì)或可編程門陣列上。

類似于設(shè)計結(jié)構(gòu)820，設(shè)計結(jié)構(gòu)890優(yōu)選包含一個或多個文件、數(shù)據(jù)結(jié)構(gòu)、或駐存于傳輸或數(shù)據(jù)儲存介質(zhì)上且在由ECAD系統(tǒng)處理時將產(chǎn)生表示設(shè)計的圖式所示的本發(fā)明的一個或多個實施例的邏輯上或功能上等效的形式的其他計算機編碼的數(shù)據(jù)或指令。在一個實施例中，設(shè)計結(jié)構(gòu)890可包含編譯、可執(zhí)行的HDL仿真模型，其可功能性地仿真表示設(shè)計的圖式所示的器件。設(shè)計結(jié)構(gòu)890也可使用用于交換集成電路的布局?jǐn)?shù)據(jù)的數(shù)據(jù)格式和/或符號數(shù)據(jù)格式(例如以⑶SII (⑶S2)、GLl、OASIS、映像(map)文件、或用于儲存此類設(shè)計數(shù)據(jù)結(jié)構(gòu)的任何其他合適格式儲存的信息)。設(shè)計結(jié)構(gòu)890可包含諸如以下的信息符號數(shù)據(jù)、映像文件、測試數(shù)據(jù)文件、設(shè)計內(nèi)容文件、制造數(shù)據(jù)、布局參數(shù)、線、金屬層、過孔、形狀、路由通過制造線的數(shù)據(jù)、和制造商或其他設(shè)計者/開發(fā)者在生產(chǎn)前述以及在表示設(shè)計的圖式所示的器件或結(jié)構(gòu)所需的任何其他數(shù)據(jù)。設(shè)計結(jié)構(gòu)890可接著進行至階段895，舉例來說，設(shè)計結(jié)構(gòu)890系進行至流片(tape-out)、發(fā)送至制造、發(fā)送至掩模廠、送至另一設(shè)計廠、送回至客戶
坐寸ο在此所使用的術(shù)語僅用于描述特定實施例的目的且并不意欲為本發(fā)明的限制。如本文中所使用，除非上下文清楚地另外指示，否則單數(shù)形式“一”和“該”也有包含復(fù)數(shù)形式的意思。應(yīng)進一步理解，術(shù)語“包含”和/或“包括”在本說明書中使用時表示所陳述的特征、整體(integer)、步驟、操作、元件和/或部件的存在,但并不排除一個或多個其他特征、整體、步驟、操作、元件、部件和/或其群組的存在或添加。后附權(quán)利要求中的所有構(gòu)件或步驟加功能單元的對應(yīng)結(jié)構(gòu)、材料、動作及等效物意欲包含用于結(jié)合其他所主張的器件以執(zhí)行功能的任何結(jié)構(gòu)、材料或動作。本發(fā)明的描述以出于說明及描述的目的呈現(xiàn)，其并不意欲為詳盡的或限制本發(fā)明于所揭示的形式。對本領(lǐng)域的技術(shù)人員而言，在不偏離本發(fā)明的范圍和精神的情況下，許多修改及變化是顯而易見的。實施例被選擇和描述為可最佳地解釋本發(fā)明的原理和實踐應(yīng)用，且使得本領(lǐng)域的其他技術(shù)人員能夠針對具有適合于所預(yù)期的特定用途的各種修改的各種實施例而理解本發(fā) 明。
權(quán)利要求
1.一種集成電路結(jié)構(gòu)，包括 高電阻率硅(HRS)襯底層，包括溝槽柵格結(jié)構(gòu)和離子雜質(zhì)注入物； 掩埋氧化物(BOX)層，位于所述HRS襯底層上且接觸所述HRS襯底層，所述BOX層填充所述溝槽柵格結(jié)構(gòu)；以及 電路層，位于所述掩埋絕緣體層上且接觸所述掩埋絕緣體層， 所述電路層包括由無源結(jié)構(gòu)所分隔的有源電路的組； 當(dāng)從其中所述電路層為所述集成電路結(jié)構(gòu)的頂部且所述HRS襯底為所述集成電路結(jié)構(gòu)的底部的俯視圖觀察所述集成電路結(jié)構(gòu)時，所述溝槽柵格結(jié)構(gòu)位于所述有源電路的組之間，以便當(dāng)從所述俯視圖觀察所述集成電路結(jié)構(gòu)時，所述溝槽柵格結(jié)構(gòu)在所述無源結(jié)構(gòu)之下而不在所述電路的組之下。
2.根據(jù)權(quán)利要求1的集成電路結(jié)構(gòu)，其中所述HRS襯底層具有大于lkQ-cm的電阻率。
3.根據(jù)權(quán)利要求1的集成電路結(jié)構(gòu)，其中所述離子雜質(zhì)注入物包含氬、碳和硼。
4.根據(jù)權(quán)利要求1的集成電路結(jié)構(gòu),其中所述有源電路包括射頻(RF)電路、功率放大器電路、電壓控制振蕩器電路、環(huán)型振蕩器電路、低噪音放大器電路、混頻器電路、數(shù)字到模擬轉(zhuǎn)換器電路以及模擬到數(shù)字轉(zhuǎn)換器電路。
5.根據(jù)權(quán)利要求1的集成電路結(jié)構(gòu)，其中當(dāng)從所述俯視圖觀察所述集成電路結(jié)構(gòu)時，所述溝槽柵格結(jié)構(gòu)圍繞所述有源電路的組。
6.一種集成電路結(jié)構(gòu)，包括 硅襯底層，包含溝槽結(jié)構(gòu)和離子雜質(zhì)注入物； 絕緣體層，位于所述硅襯底層上且接觸所述硅襯底層，所述絕緣體層填充所述溝槽結(jié)構(gòu)；以及 電路層，位于所述掩埋絕緣體層上且接觸所述掩埋絕緣體層； 所述電路層包括由無源結(jié)構(gòu)所分隔的有源電路的組； 當(dāng)從其中所述電路層為所述集成電路結(jié)構(gòu)的頂部且所述硅襯底層為所述集成電路結(jié)構(gòu)的底部的俯視圖觀察所述集成電路結(jié)構(gòu)時，所述溝槽結(jié)構(gòu)位于所述有源電路的組之間，以便當(dāng)從所述俯視圖觀察所述集成電路結(jié)構(gòu)時，所述溝槽結(jié)構(gòu)在所述無源結(jié)構(gòu)之下而不在所述電路的組之下。
7.根據(jù)權(quán)利要求6的集成電路結(jié)構(gòu)，其中所述硅襯底層具有大于lkQ-cm的電阻率。
8.根據(jù)權(quán)利要求6的集成電路結(jié)構(gòu)，其中所述離子雜質(zhì)注入物包含氬、碳和硼。
9.根據(jù)權(quán)利要求6的集成電路結(jié)構(gòu)，其中所述有源電路包含射頻(RF)電路、功率放大器電路、電壓控制振蕩器電路、環(huán)型振蕩器電路、低噪音放大器電路、混頻器電路、數(shù)字到模擬轉(zhuǎn)換器電路以及模擬到數(shù)字轉(zhuǎn)換器電路。
10.根據(jù)權(quán)利要求6的集成電路結(jié)構(gòu)，其中當(dāng)從所述俯視圖觀察所述集成電路結(jié)構(gòu)時，所述溝槽結(jié)構(gòu)圍繞所述有源電路的組。
11.一種形成集成電路結(jié)構(gòu)的方法，所述方法包括 在高電阻率硅(HRS)襯底層中構(gòu)圖溝槽柵格結(jié)構(gòu)； 將離子雜質(zhì)注入物注入到所述HRS襯底層中； 在所述HRS襯底層上且在所述溝槽柵格結(jié)構(gòu)內(nèi)形成掩埋氧化物(BOX)層；以及 在所述掩埋絕緣體層上形成電路層；所述電路層包含由無源結(jié)構(gòu)所分隔的有源電路的組； 當(dāng)從其中所述電路層為所述集成電路結(jié)構(gòu)的頂部且所述HRS襯底為所述集成電路結(jié)構(gòu)的底部的俯視圖觀察所述集成電路結(jié)構(gòu)時，所述溝槽柵格結(jié)構(gòu)被構(gòu)圖為位于所述有源電路的組之間，以便當(dāng)從所述俯視圖觀察所述集成電路結(jié)構(gòu)時，所述溝槽柵格結(jié)構(gòu)在所述無源結(jié)構(gòu)之下而不在所述電路的組之下。
12.根據(jù)權(quán)利要求11的方法，其中所述HRS襯底層具有大于lkQ-cm的電阻率。
13.根據(jù)權(quán)利要求11的方法，其中所述離子雜質(zhì)注入物包含氬、碳和硼。
14.根據(jù)權(quán)利要求11的方法，所述有源電路包含射頻(RF)電路、功率放大器電路、電壓控制振蕩器電路、環(huán)型振蕩器電路、低噪音放大器電路、混頻器電路、數(shù)字到模擬轉(zhuǎn)換器電路以及模擬到數(shù)字轉(zhuǎn)換器電路。
15.根據(jù)權(quán)利要求11的方法，當(dāng)從所述俯視圖觀察所述集成電路結(jié)構(gòu)時，所述溝槽柵格結(jié)構(gòu)被構(gòu)圖為圍繞所述有源電路的組。
16.—種形成集成電路結(jié)構(gòu)的方法，所述方法包括 在硅襯底層中構(gòu)圖溝槽結(jié)構(gòu)； 將離子雜質(zhì)注入物注入到所述硅襯底層中； 在所述硅襯底層上且在所述溝槽結(jié)構(gòu)內(nèi)形成絕緣體層；以及 在所述掩埋絕緣體層上形成電路層； 所述電路層包括由無源結(jié)構(gòu)所分隔的有源電路的組； 當(dāng)從其中所述電路層為所述集成電路結(jié)構(gòu)的頂部且所述硅襯底為所述集成電路結(jié)構(gòu)的底部的俯視圖觀察所述集成電路結(jié)構(gòu)時，所述溝槽結(jié)構(gòu)被構(gòu)圖為位于所述有源電路的組之間，以便當(dāng)從所述俯視圖觀察所述集成電路結(jié)構(gòu)時，所述溝槽結(jié)構(gòu)在所述無源結(jié)構(gòu)之下而不在所述電路的組之下。
17.根據(jù)權(quán)利要求16的方法，其中所述硅襯底層具有大于IkQ-cm的電阻率。
18.根據(jù)權(quán)利要求16的方法，其中所述離子雜質(zhì)注入物包含氬、碳和硼。
19.根據(jù)權(quán)利要求16的方法，其中所述有源電路包含射頻(RF)電路、功率放大器電路、電壓控制振蕩器電路、環(huán)型振蕩器電路、低噪音放大器電路、混頻器電路、數(shù)字到模擬轉(zhuǎn)換器電路以及模擬到數(shù)字轉(zhuǎn)換器電路。
20.根據(jù)權(quán)利要求16的方法，當(dāng)從所述俯視圖觀察所述集成電路結(jié)構(gòu)時，所述溝槽結(jié)構(gòu)被構(gòu)圖為圍繞所述有源電路的組。
全文摘要
一種方法、集成電路及設(shè)計結(jié)構(gòu)包括具有溝槽結(jié)構(gòu)(106)和離子雜質(zhì)注入物(108)的硅襯底層(102)。絕緣體層(110)位于硅襯底層上且接觸硅襯底層。絕緣體層(110)填充溝槽結(jié)構(gòu)(106)。電路層位于掩埋絕緣體層(110)上且接觸掩埋絕緣體層。電路層包含由無源結(jié)構(gòu)(114)所分隔的有源電路(112)的組。當(dāng)從俯視圖觀察集成電路結(jié)構(gòu)時，溝槽結(jié)構(gòu)(106)位于有源電路(112)的組之間。因此，當(dāng)從俯視圖觀察集成電路結(jié)構(gòu)時，溝槽結(jié)構(gòu)在無源結(jié)構(gòu)(114)之下但不在電路的組之下。
文檔編號H01L27/02GK103053020SQ201180037936
公開日2013年4月17日 申請日期2011年7月28日 優(yōu)先權(quán)日2010年8月2日
發(fā)明者A·B·博圖拉, A·J·約瑟夫, J·A·斯林克曼, R·L·沃爾夫 申請人:國際商業(yè)機器公司