專利名稱：薄外延片上抗輻射eeprom芯片的抗esd器件結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
薄外延片上抗輻射EEPROM芯片的抗ESD器件結(jié)構(gòu)技術(shù)領(lǐng)域[0001]本實(shí)用新型涉及一種具有抗ESD器件的芯片結(jié)構(gòu)，尤其是一種薄外延片上抗輻射 EEPROM芯片的抗ESD器件結(jié)構(gòu)，屬于集成電路的技術(shù)領(lǐng)域。
背景技術(shù)：
[0002]EEPROM (Electrically Erasable Programmable Read-Only Memory) 作為 非揮發(fā)存儲(chǔ)設(shè)備，大量用于航空與航天領(lǐng)域。但是由于空間應(yīng)用環(huán)境的復(fù)雜性，ESD (Electro-Static discharge)保護(hù)結(jié)構(gòu)受到一定的破壞，使得常規(guī)的ESD保護(hù)結(jié)構(gòu)不再有保護(hù)芯片內(nèi)部電路的能力，靜電放電對(duì)CMOS電路的可靠性構(gòu)成了很大威脅。[0003]另一方面，單粒子閉鎖SEL發(fā)生于CMOS電路中。由于CMOS電路固有的PNPN四層結(jié)構(gòu)，構(gòu)成了寄生的可控硅結(jié)構(gòu)。在正常情況下，寄生的可控硅處于高阻關(guān)斷狀態(tài)。粒子的入射可觸發(fā)其導(dǎo)通，由于可控硅的正反饋特性，流過的電流不斷增大，進(jìn)入大電流再生狀態(tài)，即發(fā)生閉鎖。目前發(fā)現(xiàn)重離子和質(zhì)子都可以導(dǎo)致單粒子閉鎖。[0004]抗單粒子閉鎖SEL效應(yīng)的解決辦法是通過加薄外延和在管子周圍加保護(hù)環(huán)的辦法解決。但是在使用薄外延的時(shí)候，薄外延會(huì)影響NMOS結(jié)構(gòu)的抗ESD能力。[0005]采用P型薄外延的芯片，襯底電阻非常低，使得常規(guī)用做ESD保護(hù)的NMOS管保護(hù)能力急劇下降，甚至失效，在非外延片上的常規(guī)NMOS保護(hù)管已經(jīng)很難滿足航天用芯片對(duì) ESD的高標(biāo)準(zhǔn)要求。發(fā)明內(nèi)容[0006]本實(shí)用新型的目的是克服現(xiàn)有技術(shù)中存在的不足，提供一種薄外延片上抗輻射 EEPROM芯片的抗ESD器件結(jié)構(gòu)，其結(jié)構(gòu)緊湊，能提高抗ESD器件的可靠性。[0007]按照本實(shí)用新型提供的技術(shù)方案，所述薄外延片上抗輻射EEPROM芯片的抗ESD器件結(jié)構(gòu)，包括P型襯底及位于所述P型襯底上的P型外延層，所述P型外延層上設(shè)有EEPROM 結(jié)構(gòu)及用于抗ESD的MOS管，所述MOS管包括位于P型外延層內(nèi)的源區(qū)、漏區(qū)及位于P型外延層上方的多晶柵，所述源區(qū)及漏區(qū)對(duì)應(yīng)的側(cè)壁上設(shè)有輕摻雜漏區(qū)，所述輕摻雜漏區(qū)與源區(qū)及漏區(qū)對(duì)應(yīng)連接；所述P型外延層內(nèi)設(shè)有第二埋層，MOS管的源區(qū)、漏區(qū)及對(duì)應(yīng)連接的輕摻雜漏區(qū)分別被對(duì)應(yīng)的第二埋層包覆，且對(duì)應(yīng)包覆源區(qū)及漏區(qū)的第二埋層通過P型外延層相隔離；第二埋層在P型外延層內(nèi)延伸位于多晶柵的正下方。[0008]所述多晶柵與P型外延層間設(shè)有柵氧化層，所述柵氧化層的端部分別延伸至輕摻雜漏區(qū)與源區(qū)及漏區(qū)的結(jié)合部；柵氧化層與輕摻雜漏區(qū)及第二埋層相接觸；柵氧化層上設(shè)有側(cè)墻，所述側(cè)墻位于多晶柵的外圈。[0009]所述多晶柵呈環(huán)形，所述漏區(qū)位于多晶柵的環(huán)形結(jié)構(gòu)內(nèi)，源區(qū)位于多晶柵環(huán)形結(jié)構(gòu)外。[0010]所述漏區(qū)上設(shè)有若干漏端孔，所述漏端孔內(nèi)設(shè)有用于與漏區(qū)等電位連接的漏端連接金屬；源區(qū)上設(shè)有若干源端孔，所述源端孔內(nèi)設(shè)有用于與源區(qū)等電位連接的源端連接金屬 ο[0011]所述多晶柵上設(shè)有柵極引出條，所述柵極引出條上設(shè)有柵極接觸孔，所述柵極接觸孔內(nèi)設(shè)有用于與多晶柵等電位連接的多晶柵連接金屬。[0012]所述EEPROM結(jié)構(gòu)包括位于P型外延層內(nèi)的第一埋層，所述第一埋層的上方設(shè)有浮柵及多晶柵，所述多晶柵位于浮柵的上方；浮柵與第一埋層間設(shè)有柵氧化層及第二氧化層， 所述第二氧化層的厚度小于柵氧化層的厚度，形成位于浮柵與第一埋層間的隧道孔。[0013]所述漏端孔與多晶柵間的距離為3 μ m。所述源端孔與多晶柵間的距離為1 μ m。[0014]所述MOS管為NMOS管或PMOS管。所述P型外延層的厚度為2 μ m。[0015]本實(shí)用新型的優(yōu)點(diǎn)有效抑制了輻射對(duì)NMOS管的破壞，消除了漏電結(jié)構(gòu)的形成， 利用EEPROM結(jié)構(gòu)中第一埋層的工藝形成第二埋層，第二埋層分別覆蓋用做ESD保護(hù)的NMOS 的源區(qū)和漏區(qū)，并與環(huán)形結(jié)構(gòu)的多晶柵有一定尺寸的交疊，包住了輕摻雜漏區(qū)結(jié)構(gòu)，消除了輕摻雜漏區(qū)的薄弱點(diǎn)，解決了 P型外延層引起的ESD失效問題，該ESD保護(hù)能力可達(dá)到 HBM 3500V以上，此NMOS器件不存在正常工作電壓下的源區(qū)及漏區(qū)穿通和熱載流子效應(yīng)。


[0016]圖1為現(xiàn)有用作抗ESD結(jié)構(gòu)的NMOS管截面圖。[0017]圖2為本實(shí)用新型用作抗ESD結(jié)構(gòu)的NMOS管截面圖。[0018]圖3為本實(shí)用新型EEPROM結(jié)構(gòu)的剖視圖。[0019]圖4為本實(shí)用新型NMOS管版圖。[0020]圖5為本實(shí)用新型具有多個(gè)NMOS管結(jié)構(gòu)的版圖。
具體實(shí)施方式
[0021]下面結(jié)合具體附圖和實(shí)施例對(duì)本實(shí)用新型作進(jìn)一步說明。[0022]如圖纊圖5所示本實(shí)用新型包括源區(qū)1、漏區(qū)2、多晶柵3、P型外延層4、浮柵5、 隧道孔7、第一埋層8、P型襯底9、源端孔10、漏端孔11、輕摻雜漏區(qū)12、第二埋層13、側(cè)墻 14、柵氧化層15、第二氧化層16、柵極接觸孔17及柵極引出條18。[0023]如圖1所示為現(xiàn)有EEPROM結(jié)構(gòu)中，用作抗ESD的NMOS管截面圖。其中，1表示 NMOS管的源極，2表示NMOS管的漏極，3是NMOS管的多晶柵，4是P型外延層，9是P型襯底；EEPROM結(jié)構(gòu)與圖3中的結(jié)構(gòu)相同。輻射會(huì)形成場(chǎng)焉下反型的漏電結(jié)構(gòu)，所述場(chǎng)氧漏電結(jié)構(gòu)使得NMOS管的源區(qū)1及漏區(qū)2間產(chǎn)生漏電流，增大了芯片的靜態(tài)電流，造成EEPROM芯片的功能異常。[0024]如圖2所示為了避免上述情況，以MOS管為NMOS管為例，在所述P型外延層4內(nèi)設(shè)有第二埋層13，所述第二埋層13與圖3中現(xiàn)有EEPROM結(jié)構(gòu)的第一埋層8通過同一工藝步驟形成。所述第二埋層13包覆NMOS管的源區(qū)1、漏區(qū)2及與所述源區(qū)1與漏區(qū)2對(duì)應(yīng)連接的輕摻雜漏區(qū)(LDD) 12。所述輕摻雜漏區(qū)12與源區(qū)1及漏區(qū)2對(duì)應(yīng)相鄰的外側(cè)壁相接觸，第二埋層13包覆對(duì)應(yīng)的源區(qū)1、漏區(qū)2及對(duì)應(yīng)的輕摻雜漏區(qū)12后，相鄰的第二埋層13 間通過P型外延層4相隔離。第二埋層13的上方設(shè)有多晶柵3，第二埋層13延伸進(jìn)入多晶柵3的正下方，且第二埋層13與多晶柵3間具有一定的交疊面積。所述多晶柵3與P型外延層4間設(shè)有柵氧化層15，所述柵氧化層15的端部邊緣分別與源區(qū)1與輕摻雜漏區(qū)12的結(jié)合部，以及漏區(qū)2與輕摻雜漏區(qū)12的結(jié)合部相一致，輕摻雜漏區(qū)12、第二埋層13與柵氧化層15相接觸。柵氧化層15上設(shè)有側(cè)墻14，所述側(cè)墻14位于多晶柵3的外圈；通過側(cè)墻 14與柵氧化層15的結(jié)構(gòu)，能夠在P型外延層4內(nèi)形成源區(qū)1、漏區(qū)2與對(duì)應(yīng)輕摻雜漏區(qū)12 的連接。當(dāng)MOS管為PMOS管時(shí)，需要現(xiàn)在P型外延層4上形成N型結(jié)構(gòu)，然后在N型結(jié)構(gòu)內(nèi)形成PMOS的結(jié)構(gòu)。[0025]如圖3所示為EEPROM結(jié)構(gòu)的剖視圖。所述EEPROM結(jié)構(gòu)包括P型襯底9，所述P 型襯底9上設(shè)有P型外延層4，所述P型外延層4的厚度為2 μ πΓ7 μ m。P型外延層4的上部設(shè)有第一埋層8，所述第一埋層8與第二埋層13為同一工藝步驟形成，能簡(jiǎn)化工藝步驟； 同時(shí)第一埋層8為形成EEPROM必要的結(jié)構(gòu)，能與現(xiàn)有工藝相兼容。第一埋層8上方設(shè)有浮柵5及多晶柵3，所述多晶柵3位于浮柵5的上方，并與浮柵5相接觸。浮柵5與第一埋層8 間設(shè)有柵氧化層15及第二氧化層16，所述第二氧化層16為柵氧化層15通過減薄后形成。 柵氧化層15及第二氧化層16與第一埋層8相接觸，浮柵5通過第一埋層8間通過第二氧化層16形成允許電子通過的隧道孔7。圖2中的NMOS管結(jié)構(gòu)，用于形成EEPROM結(jié)構(gòu)的抗 ESD結(jié)構(gòu)。[0026]如圖4和圖5所示為本實(shí)用新型NMOS管的版圖結(jié)構(gòu)。所述多晶柵3采用環(huán)形結(jié)構(gòu)，通過環(huán)形的多晶柵3能避免場(chǎng)氧下反型的漏電結(jié)構(gòu)形成，有效抑制輻射對(duì)抗ESD結(jié)構(gòu)的影響。所述多晶柵3形成的環(huán)形結(jié)構(gòu)內(nèi)設(shè)有漏區(qū)2，多晶柵3形成的環(huán)形結(jié)構(gòu)外為源區(qū)1， 所述漏區(qū)2內(nèi)設(shè)有若干漏端孔11，所述漏端孔11內(nèi)設(shè)有用于與漏區(qū)2等電位連接的漏區(qū)連接金屬。源區(qū)1內(nèi)設(shè)有若干源端孔10，所述源端孔10內(nèi)設(shè)有用于與源區(qū)1等電位連接的源區(qū)連接金屬。為了能夠形成柵極的連接，多晶柵3上設(shè)有柵極引出條18，所述柵極引出條 18伸出源區(qū)1外，柵極引出條18上設(shè)有柵極接觸孔17，所述柵極接觸孔17內(nèi)設(shè)有用于與多晶柵3等電位連接的柵極連接金屬。通過上述連接后，能夠同時(shí)形成NMOS管的源極、漏極及柵極。圖5中，漏端孔11與多晶柵3的距離為3 μ m，源端孔10距離多晶柵3的距離為 Ium0本實(shí)施例中，用作抗ESD結(jié)構(gòu)的能力可以達(dá)到HBM 3500V以上。[0027]如圖纊圖5所示工作時(shí)，通過控制多晶柵3與第一埋層8間的電壓，使電子通過隧道孔7在浮柵5與第一埋層8之間流動(dòng)，從而改變EEPROM的存儲(chǔ)狀態(tài)。當(dāng)外部有離子輻射時(shí)，由于用作抗ESD結(jié)構(gòu)的NMOS管的源區(qū)1及漏區(qū)2分別通過對(duì)應(yīng)的第二埋層13包覆， 能夠消除輕摻雜漏區(qū)12帶來(lái)的缺陷，提高整個(gè)EEPROM芯片抗ESD能力。[0028]本實(shí)用新型有效抑制了輻射對(duì)NMOS管的破壞，消除了漏電結(jié)構(gòu)的形成，利用 EEPROM結(jié)構(gòu)中第一埋層8的工藝形成第二埋層13，第二埋層13分別覆蓋用做ESD保護(hù)的 NMOS的源區(qū)1和漏區(qū)2，并與環(huán)形結(jié)構(gòu)的多晶柵3有一定尺寸的交疊，包住了輕摻雜漏區(qū) 12結(jié)構(gòu)，消除了輕摻雜漏區(qū)12的薄弱點(diǎn)，解決了 P型外延層4引起的ESD失效問題，該ESD 保護(hù)能力可達(dá)到HBM 3500V以上，此NMOS器件不存在正常工作電壓下的源區(qū)1及漏區(qū)2穿通和熱載流子效應(yīng)。
權(quán)利要求1.一種薄外延片上抗輻射EEPROM芯片的抗ESD器件結(jié)構(gòu)，包括P型襯底(9)及位于所述P型襯底(9 )上的P型外延層(4)，所述P型外延層(4)上設(shè)有EEPROM結(jié)構(gòu)及用于抗 ESD的MOS管，所述MOS管包括位于P型外延層(4)內(nèi)的源區(qū)(1 )、漏區(qū)(2)及位于P型外延層(4)上方的多晶柵(3)，所述源區(qū)(1)及漏區(qū)(2)對(duì)應(yīng)的側(cè)壁上設(shè)有輕摻雜漏區(qū)(12)，所述輕摻雜漏區(qū)(12)與源區(qū)(1)及漏區(qū)(2)對(duì)應(yīng)連接；其特征是所述P型外延層(4)內(nèi)設(shè)有第二埋層(13)，M0S管的源區(qū)(1)、漏區(qū)(2)及對(duì)應(yīng)連接的輕摻雜漏區(qū)(12)分別被對(duì)應(yīng)的第二埋層(13)包覆，且對(duì)應(yīng)包覆源區(qū)(1)及漏區(qū)(2)的第二埋層(13)通過P型外延層(4)相隔離；第二埋層(13)在P型外延層(4)內(nèi)延伸位于多晶柵(3)的正下方。
2.根據(jù)權(quán)利要求1所述的薄外延片上抗輻射EEPROM芯片的抗ESD器件結(jié)構(gòu)，其特征是所述多晶柵(3)與P型外延層(4)間設(shè)有柵氧化層(15)，所述柵氧化層(15)的端部分別延伸至輕摻雜漏區(qū)(12)與源區(qū)(1)及漏區(qū)(2)的結(jié)合部；柵氧化層(15)與輕摻雜漏區(qū) (12)及第二埋層(13)相接觸；柵氧化層(15)上設(shè)有側(cè)墻(14)，所述側(cè)墻(14)位于多晶柵 (3)的外圈。
3.根據(jù)權(quán)利要求1所述的薄外延片上抗輻射EEPROM芯片的抗ESD器件結(jié)構(gòu)，其特征是所述多晶柵(3)呈環(huán)形，所述漏區(qū)(2)位于多晶柵(3)的環(huán)形結(jié)構(gòu)內(nèi)，源區(qū)(1)位于多晶柵(3)環(huán)形結(jié)構(gòu)外。
4.根據(jù)權(quán)利要求3所述的薄外延片上抗輻射EEPROM芯片的抗ESD器件結(jié)構(gòu)，其特征是所述漏區(qū)(2)上設(shè)有若干漏端孔(11)，所述漏端孔(11)內(nèi)設(shè)有用于與漏區(qū)(2)等電位連接的漏端連接金屬；源區(qū)(1)上設(shè)有若干源端孔(10)，所述源端孔(10)內(nèi)設(shè)有用于與源區(qū)(1)等電位連接的源端連接金屬。
5.根據(jù)權(quán)利要求3所述的薄外延片上抗輻射EEPROM芯片的抗ESD器件結(jié)構(gòu)，其特征是所述多晶柵(3)上設(shè)有柵極引出條(18)，所述柵極引出條(18)上設(shè)有柵極接觸孔(17)， 所述柵極接觸孔(17)內(nèi)設(shè)有用于與多晶柵(3)等電位連接的多晶柵連接金屬。
6.根據(jù)權(quán)利要求1所述的薄外延片上抗輻射EEPROM芯片的抗ESD器件結(jié)構(gòu)，其特征是所述EEPROM結(jié)構(gòu)包括位于P型外延層(4)內(nèi)的第一埋層(8)，所述第一埋層(8)的上方設(shè)有浮柵(5)及多晶柵(3)，所述多晶柵(3)位于浮柵(5)的上方；浮柵(5)與第一埋層(8) 間設(shè)有柵氧化層(15)及第二氧化層(16)，所述第二氧化層(16)的厚度小于柵氧化層(15) 的厚度，形成位于浮柵(5)與第一埋層(8)間的隧道孔(J)。
7.根據(jù)權(quán)利要求4所述的薄外延片上抗輻射EEPROM芯片的抗ESD器件結(jié)構(gòu)，其特征是所述漏端孔(11)與多晶柵(3)間的距離為3 μ m。
8.根據(jù)權(quán)利要求4所述的薄外延片上抗輻射EEPROM芯片的抗ESD器件結(jié)構(gòu)，其特征是所述源端孔(10)與多晶柵(3)間的距離為1 μ m。
9.根據(jù)權(quán)利要求1所述的薄外延片上抗輻射EEPROM芯片的抗ESD器件結(jié)構(gòu)，其特征是所述MOS管為NMOS管或PMOS管。
10.根據(jù)權(quán)利要求1所述的薄外延片上抗輻射EEPROM芯片的抗ESD器件結(jié)構(gòu)，其特征是所述P型外延層(4)的厚度為2 7 μ m。
專利摘要本實(shí)用新型涉及一種薄外延片上抗輻射EEPROM芯片的抗ESD器件結(jié)構(gòu)，按照本實(shí)用新型提供的技術(shù)方案，所述薄外延片上抗輻射EEPROM芯片的抗ESD器件結(jié)構(gòu)，包括P型襯底及位于所述P型襯底上的P型外延層，所述P型外延層上設(shè)有EEPROM結(jié)構(gòu)及用于抗ESD的MOS管，所述MOS管包括位于P型外延層內(nèi)的源區(qū)、漏區(qū)及位于P型外延層上方的多晶柵，所述源區(qū)及漏區(qū)對(duì)應(yīng)的側(cè)壁上設(shè)有輕摻雜漏區(qū)，所述輕摻雜漏區(qū)與源區(qū)及漏區(qū)對(duì)應(yīng)連接；所述P型外延層內(nèi)設(shè)有第二埋層，MOS管的源區(qū)、漏區(qū)及對(duì)應(yīng)連接的輕摻雜漏區(qū)分別被對(duì)應(yīng)的第二埋層包覆，且對(duì)應(yīng)包覆源區(qū)及漏區(qū)的第二埋層通過P型外延層相隔離；第二埋層在P型外延層內(nèi)延伸位于多晶柵的正下方。本實(shí)用新型結(jié)構(gòu)緊湊，能提高抗ESD器件的可靠性。
文檔編號(hào)H01L23/552GK202275827SQ20112039234
公開日2012年6月13日 申請(qǐng)日期2011年10月15日 優(yōu)先權(quán)日2011年10月15日
發(fā)明者孫佩, 封晴, 李博, 王曉玲, 田海燕, 趙力 申請(qǐng)人:中國(guó)電子科技集團(tuán)公司第五十八研究所