專利名稱：采用e-SiGe的PMOS制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體制造技術(shù)，特別涉及一種采用e-SiGe的PMOS制造方法。
背景技術(shù)：
目前，在 CMOS (Complementary Metal-Oxide-Semiconductor,互補(bǔ)金屬氧化物半導(dǎo)體)制造技術(shù)中，e-SiGe (embedded SiGe,嵌入娃鍺)在溝道區(qū)域中加入壓應(yīng)力(compressive stress)使得 PMOS(P-Metal-Oxide-Semiconductor, P 型金屬氧化物半導(dǎo)體)的性能得到明顯改善的技術(shù)已經(jīng)被廣泛應(yīng)用。當(dāng)前，對于e-SiGe技術(shù)來說無論是對e-SiGe自身還是e-SiGe與PMOS之間的兼容來說都還有許多挑戰(zhàn)，如對于e-SiGe自身來說的高Ge含量問題和缺陷控制問題等，以及對于e-SiGe與PMOS之間如何兼容方面的應(yīng)力接近(stress proximity)問題、e-SiGe 形狀問題以及熱相容性(thermal compatibility)問題等。另一個重大挑戰(zhàn)是隨著半導(dǎo)體器件尺寸的減小，從接觸極(contact)到柵極(gate)的串聯(lián)電阻也在不斷的減少,從而需要開始考慮PMOS襯底的擴(kuò)散深度Xj (junctiondepth)對輕摻雜漏區(qū)(LDD, Lightly Doped Drain)電阻Rs的影響，以及娃化物厚度對Rs的影響?，F(xiàn)有的一種采用e-SiGe的PMOS制造方法如圖1至圖5所示。其過程如下。如圖1所示，在已經(jīng)形成有柵極200的N型襯底100上將要形成PSD (P型源漏區(qū))的部分刻蝕出橫截面呈鉆石形狀(Diamond-shaped)或者橫截面邊緣呈“ Σ ”形狀的凹槽110。如圖2所示，在所述凹槽110中外延生長出SiGe層120，所述SiGe層120的高度聞于襯底100。如圖3所示，去除柵極200的側(cè)墻犧牲層210，側(cè)墻犧牲層210材料可采用SiN材料。如圖4所示，在柵極200兩側(cè)形成主側(cè)墻(main spacer) 220。如圖5所示，在SiGe層120上進(jìn)行PSD(P型源漏區(qū))離子注入，如B(硼)離子注入，形成PSD。如圖5所示，上述現(xiàn)有引入e-SiGe的PMOS制造方法中，由于主側(cè)墻220底部對SiGe層120的阻擋(如圖5中虛線所示)，導(dǎo)致了 P型離子(如B離子)無法注入到主側(cè)墻220底部的SiGe層120區(qū)域(圖5中虛線區(qū)域)。這樣將增加PSD的電阻值，從而影響PMOS器件性能。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明提供一種新的采用e-SiGe的PMOS制造方法，以降低PSD電阻，并增強(qiáng)PMOS器件性能。本發(fā)明的技術(shù)方案是這樣實現(xiàn)的:一種采用e-SiGe的PMOS制造方法，包括:
提供形成有柵極的N型襯底，在所述N型襯底上將要形成PSD的部分刻蝕出凹槽；在所述凹槽中外延生長出SiGe層，所述SiGe層的高度高于所述襯底；對所述SiGe層進(jìn)行離子束方向與晶圓表面法線方向呈角度的P型預(yù)離子注入；在SiGe層上進(jìn)行離子注入，形成PSD。進(jìn)一步，在所述凹槽中外延生長出SiGe層之后，對所述SiGe層進(jìn)行預(yù)離子注入之前,還包括步驟:去除所述柵極的側(cè)墻犧牲層；在柵極兩側(cè)形成主側(cè)墻。進(jìn)一步，所述預(yù)離子注入過程采用低能離子束，離子束的方向與晶圓表面法線方向呈2 20°角。進(jìn)一步，所述預(yù)離子注入中，注入的離子為B+或者BF2+,劑量為IX IO14
IX IO15CnT2,離子束能量為 500eV 3000eV。進(jìn)一步,所述PSD離子注入為B+注入。從上述方案可以看出，本發(fā)明在進(jìn)行PSD離子注入之前，額外的對SiGe層進(jìn)行離子束方向與晶圓表面法線方向呈角度的預(yù)離子注入，該呈角度的預(yù)離子注入可以將P型離子注入進(jìn)主側(cè)墻底部的SiGe層區(qū)域中，從而彌補(bǔ)了后期PSD離子注入過程中，P型離子無法注入到主側(cè)墻底部的SiGe層區(qū)域的問題，進(jìn)而降低了 PSD電阻，增強(qiáng)PMOS器件性能。


圖1至圖5為現(xiàn)有的一種采用e-SiGe的PMOS制造方法時半導(dǎo)體器件結(jié)構(gòu)變化示意圖；圖6為本發(fā)明采用e-SiGe的PMOS制造方法的總流程圖；圖7為本發(fā)明采用e-SiGe的PMOS制造方法第一實施例流程圖；圖8為所述第一實施例中半導(dǎo)體器件結(jié)構(gòu)變化的第一示意圖；圖9為所述第一實施例中半導(dǎo)體器件結(jié)構(gòu)變化的第二示意圖；圖1OA為所述第一實施例中進(jìn)行預(yù)離子注入的第一示意圖；圖1OB為所述第一實施例中進(jìn)行預(yù)離子注入的第二示意圖；圖11為所述第一實施例中進(jìn)行離子注入的示意圖；圖12為本發(fā)明采用e-SiGe的PMOS制造方法第二實施例流程圖；圖13為所述第二實施例中半導(dǎo)體器件結(jié)構(gòu)變化的第一示意圖；圖14為所述第二實施例中半導(dǎo)體器件結(jié)構(gòu)變化的第二示意圖；圖15為所述第二實施例中半導(dǎo)體器件結(jié)構(gòu)變化的第三示意圖；圖16為所述第二實施例中半導(dǎo)體器件結(jié)構(gòu)變化的第四示意圖；圖17A為所述第二實施例中進(jìn)行預(yù)離子注入的第一示意圖；圖17B為所述第二實施例中進(jìn)行預(yù)離子注入的第二示意圖；圖18為所述第二實施例中進(jìn)行離子注入的示意圖。附圖中，各標(biāo)號所代表的部件如下:100、N 型襯底，110、凹槽，120、SiGe 層，130、輕離子注入?yún)^(qū)，140、PSD，200、柵極，210、側(cè)墻犧牲層，220、主側(cè)墻
具體實施例方式為使本發(fā)明的目的、技術(shù)方案及優(yōu)點更加清楚明白，以下參照附圖并舉實施例，對本發(fā)明作進(jìn)一步詳細(xì)說明。如圖6所示，本發(fā)明提供的采用e-SiGe的PMOS制造方法，其過程包括:步驟A:提供形成有柵極的N型襯底，在所述N型襯底上將要形成P型源漏區(qū)PSD的部分刻蝕出凹槽；步驟B:在所述凹槽中外延生長出SiGe層，所述SiGe層的高度高于所述襯底；步驟C:對所述SiGe層進(jìn)行離子束方向與晶圓表面法線方向呈角度的P型預(yù)離子注入；步驟D:在SiGe層上進(jìn)行離子注入，形成PSD。其中，在所述凹槽中外延生長出SiGe層之后，對所述SiGe層進(jìn)行預(yù)離子注入之前，即步驟B、步驟C之間，還可以包括步驟:步驟E:去除所述柵極的側(cè)墻犧牲層；步驟F:在柵極兩側(cè)形成主側(cè)墻。以下具體對上述采用e-SiGe的PMOS制造方法進(jìn)行闡述。如圖7所示并參照圖8至圖13，本發(fā)明的采用e-SiGe的PMOS制造方法的一個實施例包括以下過程。步驟1:如圖8所示，提供形成有柵極200的N型襯底100，所述柵極200設(shè)有主側(cè)墻220，在所述N型襯底100上將要形成PSD的部分刻蝕出凹槽110。凹槽110橫截面可以呈鉆石形狀(Diamond-shaped)(參見文獻(xiàn)A 28nmpoly/SiON CMOS technology for low-power SoC applications,2011 Symposium on VLSITechnology-Digest of Technical Papers (June 2011), pg.38-39)或者橫截面邊緣呈 “Σ” 形狀(參見文獻(xiàn) High performance 30nm gate bulk CMOS for45nm node withΣ -shaped SiGe-SD, Electron Devices Meeting, 2005.1EDM Technical Digest.1EEEInternational, Issue Date:5_5 Dec.2005, On page (s):4pp.-240),凹槽 110—般米用如下方法形成:首先用RIE(反應(yīng)離子刻蝕)干法刻蝕出保齡球形(bowling)的凹槽，再用TMAH(四甲基胺)或者NH4OH(氨水)來進(jìn)行橫向和縱向的進(jìn)一步刻蝕。利用濕法刻蝕對單晶硅(100)、(110)以及(111)面的高選擇性，最后刻蝕出上述橫截面呈鉆石形狀或者橫截面邊緣呈“Σ”形狀的凹槽。作為一個具體的實施例，主側(cè)墻220材料為SiN。步驟2:如圖9所示，在所述凹槽110中外延生長出SiGe層120，并且所述SiGe層120的高度高于所述襯底100。作為一個具體的實施例，外延生長SiGe層120的工藝參數(shù)為:溫度500 750°C，DCS ( 二氯硅烷)或者SiH4 (硅烷)流量2O lOOsccm，HCl (氯化氫)流量40 2OOsccm,H2 (氫氣)流量20 40slm，GeH4 (鍺烷)流量10 50sCCm。如果進(jìn)行原位B (硼)摻雜的話，則通入流量為20 200sCCm的B2H6 (乙硼烷)，如果不進(jìn)行原位B摻雜的話，則不需要通入B2H6。步驟3:如圖10A、圖10B所示，對所述SiGe層120進(jìn)行離子束方向與晶圓表面法線方向呈角度的P型預(yù)離子注入(即圖10中的Pre-MP)，在所述SiGe層120表面形成輕離子注入?yún)^(qū)130。該步驟中，預(yù)離子注入過程采用低能離子束，離子束的方向與晶圓表面法線方向呈 2 20° 角，具體可進(jìn)一步選擇 2°、4°、6°、7°、9°、11°、13°、15°、16°、19° 以及20°等角度，在預(yù)離子注入過程中還可以根據(jù)需要進(jìn)行角度的適當(dāng)調(diào)整，注入的離子為B+或者BF2+,劑量為I X IO14 I X IO15CnT2,離子束能量為500eV 3000eV。如圖10A、圖1OB所示，預(yù)離子注入過程中，采用離子束與SiGe層120外延表面方向呈角度的方式可以使得注入的B+或者BF2+離子能夠沿著注入方向注入進(jìn)主側(cè)墻220底部的SiGe層120區(qū)域中，使得預(yù)離子注入過程產(chǎn)生的輕離子注入?yún)^(qū)130延伸至主側(cè)墻220的底部，這樣將減小處于主側(cè)墻220底部的輕離子注入?yún)^(qū)130的電阻，并且不會引起SiGe層120應(yīng)力的降低。步驟4:如圖11所示，對PMOS區(qū)域上進(jìn)行離子注入，形成PSD140。作為一個具體實施方式
，所述離子注入為B離子注入，具體來說，注入離子為B+或者BF2+,劑量為I X IO15 2X 1015cnT2，離子束能量為I 8KeV。如圖12所示并參照圖13至圖18，本發(fā)明的采用e-SiGe的PMOS制造方法的另一實施例包括以下過程。步驟1:如圖13所示，提供形成有柵極200的N型襯底100，所述柵極200設(shè)有側(cè)墻犧牲層210，在所述N型襯底100上將要形成PSD的部分刻蝕出橫截面呈鉆石形狀或者橫截面邊緣呈“E”形狀的凹槽110。此步驟同本發(fā)明第一實施例的步驟I相同，不再贅述。步驟2:如圖14所示，在所述凹槽110中外延生長出SiGe層120，并且所述SiGe層120的高度高于所述襯底100。此步驟同本發(fā)明第一實施例的步驟2相同，不再贅述。步驟3:如圖15所示，去除柵極200的側(cè)墻犧牲層210。作為一個具體的實施例，去除側(cè)墻犧牲層210可采用濕法蝕刻的方法，采用熱磷酸(HPO)對側(cè)墻犧牲層210進(jìn)行刻蝕。步驟4:如圖16所示，在柵極200兩側(cè)形成主側(cè)墻220。此步驟采用現(xiàn)有技術(shù)即可實現(xiàn)，不再贅述。步驟5:如圖17A、圖17B所示，對所述SiGe層120進(jìn)行離子束方向與晶圓表面法線方向呈角度的預(yù)離子注入(即圖17中的Pre-MP)，在所述SiGe層120表面形成輕離子注入?yún)^(qū)130。該步驟中，預(yù)離子注入過程采用低能離子束，離子束的方向與晶圓表面法線方向呈 2 20° 角，具體可進(jìn)一步選擇 2°、4°、6°、7°、9°、11°、13°、15°、16°、19° 以及20°等角度，在預(yù)離子注入過程中還可以根據(jù)需要進(jìn)行角度的適當(dāng)調(diào)整，注入的離子為B+或者BF2+,劑量為I X IO14 I X IO15CnT2,離子束能量為500eV 3000eV。如圖17A、圖17B所示，預(yù)離子注入過程中，采用離子束與SiGe層120外延表面方向呈角度的方式可以使得注入的B+或者BF2+離子能夠沿著注入方向注入進(jìn)主側(cè)墻220底部的SiGe層120區(qū)域中，使得預(yù)離子注入過程產(chǎn)生的輕離子注入?yún)^(qū)130延伸至主側(cè)墻220的底部，這樣將減小處于主側(cè)墻220底部的輕離子注入?yún)^(qū)130的電阻，并且不會引起SiGe層120應(yīng)力的降低。步驟6:如圖18所示，對PMOS區(qū)域進(jìn)行離子注入，形成PSD140。此步驟同本發(fā)明第一實施例的步驟4相同，不再贅述。由上述本發(fā)明的方法可以看出，由于在進(jìn)行PSD離子注入之前，對SiGe層進(jìn)行離子束方向與晶圓表面法線方向呈角度的預(yù)離子注入，從而將P型離子(如B+離子)注入進(jìn)主側(cè)墻220底部的SiGe層120區(qū)域中，形成輕離子注入?yún)^(qū)130。這樣，由于輕離子注入?yún)^(qū)130的存在，便彌補(bǔ)了后期PSD離子注入過程中，P型離子無法注入到主側(cè)墻220底部的SiGe層120區(qū)域的問題，進(jìn)而降低了 PSD電阻，增強(qiáng)了 PMOS器件性能。以上所述僅為本發(fā)明的較佳實施例而已，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明保護(hù)的范圍之內(nèi)。
權(quán)利要求
1.一種采用e-SiGe的PMOS制造方法，其特征在于，包括: 提供形成有柵極的N型襯底，在所述N型襯底上將要形成P型源漏區(qū)PSD的部分刻蝕出凹槽； 在所述凹槽中外延生長出SiGe層，所述SiGe層的高度高于所述襯底； 對所述SiGe層進(jìn)行離子束方向與晶圓表面法線方向呈角度的P型預(yù)離子注入； 對PMOS區(qū)域進(jìn)行離子注入，形成PSD。
2.根據(jù)權(quán)利要求1所述的采用e-SiGe的PMOS制造方法，其特征在于，在所述凹槽中外延生長出SiGe層之后，對所述SiGe層進(jìn)行預(yù)離子注入之前，還包括步驟: 去除所述柵極的側(cè)墻犧牲層； 在柵極兩側(cè)形成主側(cè)墻。
3.根據(jù)權(quán)利要求1或2所述的采用e-SiGe的PMOS制造方法，其特征在于，所述預(yù)離子注入過程采用低能離子束，離子束的方向與晶圓表面法線方向呈2 20°角。
4.根據(jù)權(quán)利要求1或2所述的采用e-SiGe的PMOS制造方法，其特征在于，所述預(yù)離子注入中，注入的離子為B+或者BF2+,劑量為I X IO14 I X 1015cm_2，離子束能量為500eV 3000eVo
5.根據(jù)權(quán)利要求1或2所述的采用e-SiGe的PMOS制造方法，其特征在于，所述PSD離子注入為B+注入。
全文摘要
本發(fā)明公開了一種采用e-SiGe的PMOS制造方法，包括提供形成有柵極的N型襯底，在所述N型襯底上將要形成P型源漏區(qū)PSD的部分刻蝕出凹槽；在所述凹槽中外延生長出SiGe層，所述SiGe層的高度高于所述襯底；對所述SiGe層進(jìn)行離子束方向與晶圓表面法線方向呈角度的P型預(yù)離子注入；對PMOS區(qū)域進(jìn)行離子注入，形成PSD。本發(fā)明在進(jìn)行通常的PSD離子注入之前，額外的對SiGe層進(jìn)行離子束方向與晶圓表面法線方向呈角度的預(yù)離子注入，該呈角度的預(yù)離子注入可以將P型離子注入進(jìn)側(cè)柵極的主側(cè)墻底部的SiGe層區(qū)域中，從而彌補(bǔ)了后期PSD離子注入過程中，P型離子無法注入到主側(cè)墻底部的SiGe層區(qū)域的問題，進(jìn)而降低了PSD電阻，增強(qiáng)PMOS器件性能。
文檔編號H01L21/265GK103165464SQ20111042785
公開日2013年6月19日 申請日期2011年12月19日 優(yōu)先權(quán)日2011年12月19日
發(fā)明者何永根 申請人:中芯國際集成電路制造(上海)有限公司