專利名稱：多層單晶三維堆棧式存儲器及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于ー種三維存儲器裝置，以及制造三維存儲器裝置的方法。
背景技術(shù)：
在高密度存儲器裝置的制造中，每ー單位區(qū)域可存放的數(shù)據(jù)量是一關(guān)鍵性因素。 因此，由于存儲器裝置的此關(guān)鍵尺寸接近技術(shù)上的限制，為了達(dá)到每位有更佳的儲存密度與較低的成本，堆棧存儲器單元的多重階層的技術(shù)已被提出。舉例來說，ー種具有反熔絲ニ極管存儲器單元的三維堆棧存儲器裝置，被描述于 Johnson 等人在 IEEE J. of Solid-State Circuits, vol. 38, no. 11, Nov. 2003 中 “512-Mb PROM with a Three-Dimensional Array of Diode/Anti-fuse Memory CelIs，，。在 Johnson 等人描述的設(shè)計(jì)中，提供了字線與位線的多層結(jié)構(gòu)，存儲器元件位于字線與位線的交叉點(diǎn)。 存儲器元件包括ー種P+多娃晶陽極(p+polysilicon anode)連接于一字線，以及一 n_多娃晶陰極(n-polysilicon cathode)連接于一位線，陽極與陰極被反熔絲材料所分離。雖然使用Johnson等人描述的設(shè)計(jì)達(dá)到了高密度的效益，但是陽極與陰極區(qū)域皆由多晶硅組成的ニ極管可能具有不能接受的高關(guān)閉電流(off current)。兩區(qū)域皆由單晶娃組成的ニ 極管可提供較合適的低關(guān)閉電流，但制造此裝置的程序相當(dāng)復(fù)雜。ー種提供垂直與非門(NAND)單元在電荷捕捉存儲器技術(shù)中的三維堆棧式存儲器裝置已被 Tanaka 等人在 2007Symposium on VLSI Technology Digest of Technical Papers ； 12-14 June 2007, pages : 14-15 之“Bit Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory，，所描述。在 Tanaka 等人所描述的結(jié)構(gòu)中，包括ー種具有如同操作NAND柵極的垂直通道的多柵極場效應(yīng)晶體管結(jié)構(gòu)， 此結(jié)構(gòu)使用一種娃氧化氮氧化娃(silicon-oxide-nitride-oxide-silicon, S0N0S)電荷捕捉技木，以在每ー柵極/垂直通道接ロ創(chuàng)造ー儲存位置。此存儲器結(jié)構(gòu)以一柱多晶硅為基礎(chǔ)，此多晶硅被安排作為多柵極單元的垂直通道。然而，我們已觀察到晶粒界面(grain boundaries)與在多晶娃通道間的粒內(nèi)缺陷(intragranular defects)會對晶體管性能產(chǎn)生有害的影響。舉例來說，裝置特性例如是閾值電壓(threshold voltage)、漏泄電流 (leakage current)以及跨導(dǎo)(transconductance),相較于具有單晶體通道的裝置為差。提供一種三維集成電路存儲器結(jié)構(gòu)，包括使用單晶半導(dǎo)體元件的存儲器単元是眾所期望的。

發(fā)明內(nèi)容
本發(fā)明是有關(guān)于ー種三維堆棧式存儲器結(jié)構(gòu)的制造方法，此存儲器具有單晶硅或其它半導(dǎo)體的多層結(jié)構(gòu)。單晶硅的多層結(jié)構(gòu)適用于高性能存儲器単元的多階層的施行。本發(fā)明是有關(guān)于ー種三維堆棧式存儲器結(jié)構(gòu)的制造方法，提出多層單晶半導(dǎo)體材料層轉(zhuǎn)換步驟，用以堆棧單晶半導(dǎo)體材料層，此些單晶半導(dǎo)體材料層被絕緣材料所分離。根據(jù)本發(fā)明，單晶半導(dǎo)體材料的堆棧層可利用多種不同的存儲器元件，包括只讀(read only)元件、浮置柵(floating gate)元件、電荷捕捉(charge trapping)元件等等。 單晶半導(dǎo)體材料的堆棧層也可利用多種不同的三維存儲器架構(gòu)。根據(jù)本發(fā)明，提出一種存儲器裝置的制造方法，此方法包括結(jié)合一第一單晶半導(dǎo)體本體至一第一絕緣材料層的一表面，且于實(shí)質(zhì)上平行于第一絕緣材料層的表面的平面上，分離第一單晶半導(dǎo)體本體，留下第一單晶半導(dǎo)體材料層結(jié)合于該第一絕緣材料層上。形成一第二絕緣材料層于第一單晶半導(dǎo)體材料層上，結(jié)合一第二單晶半導(dǎo)體本體至一第二絕緣材料層的一表面，且于實(shí)質(zhì)上平行于第二絕緣材料層的表面的平面上，分離第二單晶半導(dǎo)體本體，留下一第二單晶半導(dǎo)體材料層結(jié)合于第二絕緣材料層上?？芍貜?fù)此工藝用以形成所欲的層數(shù)。多層單晶半導(dǎo)體接著形成一種三維存儲器陣列(3D memory array)。為了對本發(fā)明的其它方面與優(yōu)點(diǎn)有更佳的了解，下文特舉范例性實(shí)施例，并配合所附圖式，作詳細(xì)說明如下


圖I繪示被絕緣材料層分離的單晶半導(dǎo)體材料的各層的制造流程的一階段；圖2繪示被絕緣材料層分離的單晶半導(dǎo)體材料的各層的制造流程的一階段；圖3繪示被絕緣材料層分離的單晶半導(dǎo)體材料的各層的制造流程的一階段；圖4繪示被絕緣材料層分離的單晶半導(dǎo)體材料的各層的制造流程的一階段；圖5繪示被絕緣材料層分離的單晶半導(dǎo)體材料的各層的制造流程的一階段；圖6繪示被絕緣材料層分離的單晶半導(dǎo)體材料的各層的制造流程的一階段；圖7繪示被絕緣材料層分離的單晶半導(dǎo)體材料的各層的制造流程的一階段；圖8繪示被絕緣材料層分離的單晶半導(dǎo)體材料的各層的制造流程的一階段；圖9繪示被絕緣材料層分離的單晶半導(dǎo)體材料的各層的制造流程的一階段；圖10 圖13繪示利用圖9中所繪示的單晶半導(dǎo)體材料堆棧式結(jié)構(gòu)所形成的一種三維存儲器陣列的范例性制造流程的各階段；圖14繪示在譯碼結(jié)構(gòu)中將半導(dǎo)體材料條連接在一起的方式的透視圖；圖15繪示具有多階層單晶半導(dǎo)體字線的三維堆棧垂直與非門(NAND)存儲器陣列部分的施行的透視圖；以及圖16繪示依照本發(fā)明一實(shí)施例的一集成電路的簡化區(qū)塊圖。主要元件符號說明100、IO5:本體110、120、171 :頂部表面130、140:離子135、145:缺陷層160、162、164、1410 :絕緣層161、163:半導(dǎo)體層211、213、1412、1413、1414 :半導(dǎo)體材料條212、214 :絕緣材料215、225、315 :層226、1426:硅化物
6
260、1426-1、1425-n-l、1425-n
397 隧穿層
398 電荷捕捉層
399 阻擋介電層
1412A、1413A、1414A :延伸
1415:存儲器材料
1429:柵極結(jié)構(gòu)
1450:晶體管
1458>1459 :接觸插頭
1460n、1460n+l :金屬線
1502>1660 :存儲器陣列
1510 1518,1662 :字線
1525 1534 :電荷儲存結(jié)構(gòu)
1592、1594、1596、1598 :絕緣柱
1593、1595、1597 :半導(dǎo)體柱
1658:面譯碼器
1659:SSL 線
1661:列譯碼器
1663:行譯碼器
1664:位線
1665>1667 :總線
1666、1668 :區(qū)塊
1669:狀態(tài)機(jī)
1671:輸入數(shù)據(jù)線
1672:輸出數(shù)據(jù)線
1674:其它電路
1675:集成電路
具體實(shí)施例方式圖I至圖9繪示形成單晶半導(dǎo)體材料的各層的流程的各階段，此單晶半導(dǎo)體材料通過絕緣材料層分離。圖I繪示形成一硅或其它半導(dǎo)體材料的單晶半導(dǎo)體本體100的結(jié)果。單晶半導(dǎo)體本體100被注入氫或稀有氣體元素(rare gas element)的離子130,用以形成一缺陷層135 在第一單晶半導(dǎo)體本體100的頂部表面110的ー預(yù)定深度。在繪示的實(shí)施例中，表面氫離子的注入在每平方厘米3 X IO16至I X IO17個(gè)劑量范圍，及攝氏225至300度的范圍下進(jìn)行。 在某些實(shí)施例中，離子130的注入可有關(guān)于例如是美國專利號5，374，564與5，993，667描述的エ藝來進(jìn)行。亦可選擇其它技術(shù)使用。缺陷層135為ー微孔隙區(qū)域，通過離子注入程序形成于單晶半導(dǎo)體本體100的頂部表面110下方的ー預(yù)定深度。由于注入程序，缺陷層135可形成于ー實(shí)質(zhì)上平行于頂部表面110的平面,“實(shí)質(zhì)上”是意味著考慮到制造公差(manufacturing tolerances)可能造成深度的變化。詞匯“平面”意指平面上任兩點(diǎn)連接的直線完全位于此平面上。如下所述,缺陷層135使單晶半導(dǎo)體本體100在后續(xù)退火(annealing)エ藝中得以分離，致使缺陷層135上方的單晶半導(dǎo)體材料層與缺陷層下方的部分分離。注入離子可維持在完成結(jié)構(gòu)的單晶半導(dǎo)體材料中，作為制造程序中的人工制品。圖2繪示形成一硅或其它半導(dǎo)體材料的半導(dǎo)體本體105的結(jié)果。如圖2所示，一具有頂部表面171的絕緣層160形成于半導(dǎo)體本體105上。在繪示的實(shí)施例中，絕緣層160 為在半導(dǎo)體本體105上熱生長(thermally grown)的ニ氧化娃。半導(dǎo)體本體100、105也被注入摻雜物。視注入的摻雜物而定,半導(dǎo)體本體100、105 可有n型或p型(n-type or p-type)摻雜。額外的エ藝也可于圖I與圖2所示的結(jié)構(gòu)上施行。舉例來說，在某些實(shí)施例中，絕緣層也可形成于單晶半導(dǎo)體本體100的頂部表面110 上。圖3繪示清潔圖I與圖2所繪示的結(jié)構(gòu)，接著結(jié)合單晶半導(dǎo)體本體100的頂部表面110至絕緣層160的頂部表面171的結(jié)果。在繪示的實(shí)施例中，此些結(jié)構(gòu)使用一改良的 RCA清潔,接著在室溫下以施行親水性連接(Hydrophilic bonding)結(jié)合。接著以紅外線光譜(infra-red spectroscopy)與魔鏡觀察(magic mirror observation)檢查結(jié)合的芯片，以確保結(jié)合的芯片是無孔隙的。圖4繪示分離一平面上的單晶半導(dǎo)體本體100，此平面實(shí)質(zhì)上平行于絕緣層160 的頂部表面171的結(jié)果，致使單晶半導(dǎo)體材料的一部分(半導(dǎo)體層161)維持結(jié)合于絕緣層 160上?！皩?shí)質(zhì)上平行”這個(gè)詞匯是意味著考慮到制造公差可能造成半導(dǎo)體層161的厚度變化。被分離的單晶半導(dǎo)體100可接著再使用于如下所述的單層轉(zhuǎn)換步驟中。可選擇地，一不同的單晶半導(dǎo)體本體可使用于后續(xù)單層轉(zhuǎn)換步驟中。在所繪示的實(shí)施例中，分離第一單晶半導(dǎo)體本體100包括使用ー種ニ步驟退火エ 藝，使單晶半導(dǎo)體本體100在缺陷層135處分離。接著半導(dǎo)體層161的頂部表面可使用例如是化學(xué)機(jī)械拋光法(chemical mechanical polishing, CMP)做拋光接觸,用以降低表面粗操度。在一些可選擇的實(shí)施例中，結(jié)合與/或分離エ藝可使用例如是Yamazaki等人的美國申請公開號2010/0120226與Shimomura等人的美國申請公開號2009/0117707中描述的技術(shù)來施行，做為本文的參考。其它結(jié)合與/或分離エ藝用以轉(zhuǎn)移單晶半導(dǎo)體材料的層也可使用。圖5繪示注入離子140形成一第二缺陷層145在單晶半導(dǎo)體本體100剩余部分的頂部表面120的ー預(yù)定深度的結(jié)果。在繪示的實(shí)施例中，第二缺陷層145由施行上述的表面氫離子注入而形成。圖6繪示ー絕緣層162形成于半導(dǎo)體層161上的結(jié)果。在繪示的實(shí)施例中，絕緣層162為在半導(dǎo)體層161上熱生長(thermally grown)的ニ氧化娃。圖7繪示清潔圖5與圖6所繪示的結(jié)構(gòu)，接著結(jié)合單晶半導(dǎo)體本體100的頂部表面120至絕緣層162的結(jié)果。
圖8繪示在第二缺陷層145分離單晶存儲器本體100的結(jié)果，致使單晶半導(dǎo)體材料的半導(dǎo)體層163維持結(jié)合于絕緣層162上。圖9繪示形成一絕緣層164于半導(dǎo)體層163上的結(jié)果。在圖9繪示的實(shí)施例的結(jié)構(gòu)中與后續(xù)工藝步驟中，在絕緣層160下層的半導(dǎo)體本體105未被繪出。在繪示的實(shí)施例中，單晶半導(dǎo)體材料的兩層161、163被絕緣材料所分離。上述的技術(shù)也可重復(fù)用以形成單晶半導(dǎo)體材料的任何數(shù)量的額外層，此些額外層被絕緣材料所分離。接著，如圖9所示的額外工藝施行于多層構(gòu)造上，用以完成流程并形成一種三維存儲器陣列。工藝的施行是依據(jù)三維存儲器陣列的存儲器元件的構(gòu)造與型態(tài)而定。一般來說，工藝包括圖案化多層結(jié)構(gòu)用以形成單晶半導(dǎo)體材料條的堆棧，形成導(dǎo)電線路于堆棧上， 以及形成存儲器元件相鄰于建立一存儲器單元三維陣列的堆棧，存儲器單元可通過單晶半導(dǎo)體材料條與導(dǎo)電線路進(jìn)行存取。其它或不同的工藝亦可被施行。其余的后段工藝(back-end-of-lineprocessing,BEOL processing)可接著施行以完成芯片。一般來說，后段工藝所形成的結(jié)構(gòu)可能包括接點(diǎn)、層間介電層(inter-layer dielectrics)以及用以內(nèi)部連接的各種金屬層，此些金屬層包括存取電路(access circuitry),用以稱接存儲器單元的三維陣列至周邊電路(peripheral circuitry)。經(jīng)過這些工藝，控制電路(control circuits)、偏壓電路(biasing circuits)以及譯碼器電路 (decoder circuits),如同圖16所繪示,將被形成于裝置上。圖10至圖13繪示利用圖9所繪示的堆棧式單晶結(jié)構(gòu)形成一三維存儲器陣列的實(shí)施流程的各階段。圖10繪示一用以定義半導(dǎo)體材料條的多個(gè)脊型(ridge-shaped)堆棧250的第一圖案化平板印刷(lithographic patterning)步驟的結(jié)果。半導(dǎo)體材料條211、213使用半導(dǎo)體層261、263的材料來執(zhí)行，且被絕緣層262、264的絕緣材料212、214所分離。圖IlA與圖IlB分別繪示一實(shí)施例包括可編程電阻(programmable resistance) 存儲器單元結(jié)構(gòu)，例如是反熔絲單元結(jié)構(gòu)，以及一實(shí)施例包括可編程電荷捕捉 (programmable charge trapping)存儲器單元結(jié)構(gòu),例如是娃氧化氮氧化娃(S0N0S)型存儲器單元結(jié)構(gòu)。在此范例中，半導(dǎo)體材料條211、213為P型?？蛇x擇地，半導(dǎo)體材料條211、 213也可為η型。圖IlA繪示一以可編程電阻存儲器材料的層215厚層覆蓋安置的結(jié)果。舉例來說， 層215由一反熔絲材料的單一層所組成。反熔絲材料可為例如二氧化硅、硅氮化物、硅氮氧化物或其它硅氧化物?？蛇x擇地，其它型態(tài)的可編程電阻存儲器材料也可被形成。在另一實(shí)施例中，不以厚層覆蓋安置，一氧化工藝可應(yīng)用于形成氧化物于半導(dǎo)體材料條的曝露部分，氧化物于此做為存儲器材料。圖IlB繪示一包括多層電荷捕捉結(jié)構(gòu)的層315以厚層覆蓋安置的結(jié)果，此結(jié)構(gòu)包括一隧穿層(tunneling layer) 397>一電荷捕捉層(charge trapping layer)398 以及一阻擋介電層(blocking dielectric layer) 399 在繪示的范例中，隧穿層397為娃氧(0)化物，電荷捕捉層398為硅氮(N)化物，而阻擋介電層399為硅氧(0)化物?？蛇x擇地，層315可包括其它電荷儲存結(jié)構(gòu)，包括例如是硅氮氧化物(SixOyNz)、富硅氮化物 (silicon-rich nitride)、富娃氧化物(silicon-rich oxide),捕捉層包括嵌入式納米微枚(nano-particles) %=等。在一實(shí)施例中，一設(shè)計(jì)的娃氧化氮氧化娃電荷儲存結(jié)構(gòu)的能帶間隙(bandgap)可被使用，包括一介電隧穿層397，此介電隧穿層397在零偏壓下形成反轉(zhuǎn)“U”型價(jià)能帶的混合物。在一實(shí)施例中，復(fù)合的介電隧穿層397包括一第一層用以作為通孔隧穿層，一第二層用以作為能帶偏移(band offset)層，以及一第三層用以作為絕緣層。在此實(shí)施例中，層 397的通孔隧穿層包括ニ氧化硅，ニ氧化硅被形成于半導(dǎo)體材料條的側(cè)面上，使用例如是伴隨選擇性氮化的原位蒸氣生成(in-situ steam generation, ISSG),選擇性氮化通過ー后沉積作用的一氧化氮退火，或在沉積時(shí)加入額外ー氧化氮至環(huán)境。ニ氧化硅的第一層厚度小于20人，在另ー實(shí)施例中為15 A或更小。代表的實(shí)施例厚度可為10 A或12 A。在本實(shí)施例中，能帶偏移層包括位于通孔隧穿層上的硅氮化物，此硅氮化物在 680°C使用例如是ニ氯娃燒(dichlorosilane, DCS)與氨前驅(qū)物,例如以低壓化學(xué)氣相沉積 (low-pressure chemical vapor deposition,LPCVD)法形成。在另一エ藝中，能帶偏移層包括硅氮氧化物，使用相似于具有氧化亞氮(N2O)前驅(qū)物的エ藝形成。硅氮化物的能帶偏移層厚度小于30人，在另ー實(shí)施例為25 A或更小。在本實(shí)施例中的絕緣層包括ニ氧化硅，絕緣層使用例如是低壓化學(xué)氣相沉積與高溫氧化(high temperature oxide, HT0)沉積形成于娃氮化物的能帶偏移層上。ニ氧化娃絕緣層的厚度小于35 A，在另ー實(shí)施例中為25 A或更小。此三層隧穿層造成一反轉(zhuǎn)U型價(jià)
階(valence band energy level)。在本實(shí)施例中，位于存儲器材料的層315中的電荷捕捉層398包括厚度大于50A 的硅氮化物，舉例來說，例如是本實(shí)施例中使用低壓化學(xué)氣相沉積形成厚度大約70人的硅氮化物。在本實(shí)施例中，位于存儲器材料的層315中的介電阻擋介電層399包括厚度大于 50A的ニ氧化硅層，舉例來說例如是本實(shí)施例中大約90A的硅氮化物，此介電阻擋介電層 399可以濕式氧化爐エ藝(wet furnace oxidation process)通過氮化物的濕轉(zhuǎn)換(wet conversion)形成。其它實(shí)施例可使用高溫氧化或低壓化學(xué)氣相沉積ニ氧化娃來施行。其它介電阻擋介電層可包括例如是氧化鋁的高相對介電系數(shù)(high-K)材料。圖12繪示沉積導(dǎo)電材料的結(jié)果，例如是具有n型或p型摻雜的多晶硅，用以形成層225為導(dǎo)電線路當(dāng)作字線。此外，硅化物層226可形成于本實(shí)施例中利用多晶硅形成的層225之上。如圖式所示，高深寬比沉積技術(shù)(high aspect ratio deposition technologies)例如是多晶硅的低壓化學(xué)氣相沉積可被利用來完整填充介于脊型堆棧間的溝道220。圖13繪示ー用以定義當(dāng)作三維存儲器陣列的字線的多個(gè)導(dǎo)電線路260的第二圖案化平板印刷步驟的結(jié)果。第二圖案化平板印刷步驟利用単一掩模，通過刻蝕導(dǎo)電線路間的高深寬比溝道以決定陣列的關(guān)鍵尺寸，刻蝕并未通過脊型堆積?？墒褂靡桓叨冗x擇性的刻蝕エ藝，用以刻蝕硅氧化物或硅氮化物上的多硅晶。因此，另ー的刻蝕エ藝可被使用，依據(jù)相同的掩模用以刻蝕通過半導(dǎo)體與絕緣層，并停止于下層的絕緣層160之上。在所繪示的范例中，介于線路260間的存儲器材料層保留于半導(dǎo)體材料條的側(cè)邊表面。此外，在形成線路260時(shí)，介于線路260間的存儲器材料層可被移除以露出半導(dǎo)體材料條的側(cè)邊表面。
接著，例如是上述討論的后段工藝將被施行，以完成芯片的半導(dǎo)體工藝步驟。在所繪示的范例中，層225被形成于圖IlA所繪示的結(jié)構(gòu)上。結(jié)果，二極存儲器單元的三維陣列便形成。存儲器單元包括一整流器，整流器通過單晶條與多晶硅線之間的交叉點(diǎn)的P-n結(jié)形成，與一介于陰極與陽極間的可編程反熔絲層一起。在其它實(shí)施例中，不同的可編程電阻存儲器材料可被使用，包括過度金屬氧化物，例如是氧化鎢。這類材料可被編程與抹除，且能夠用以實(shí)行儲存每單元多位的操作。層225也可形成于圖IlB所繪示的結(jié)構(gòu)。在此例中，電荷捕捉存儲器單元的三維陣列被形成。晶體管以單晶半導(dǎo)體材料條與多晶硅線所定義。半導(dǎo)體材料條擔(dān)任晶體管的源極、漏極與通道。多晶硅線擔(dān)任晶體管的柵極。圖14繪示在譯碼結(jié)構(gòu)中將半導(dǎo)體材料條連接在一起的方式的透視圖。另外，其它的譯碼配置也可使用。在某些實(shí)施例中，美國申請?zhí)?3/018，110所敘述的譯碼配置被使用，此些譯碼配置在此處可以參考并結(jié)合。圖14的透視可沿著Z軸旋轉(zhuǎn)90度，致使Y軸與Z軸位于紙張所在的平面上，可與早些圖式中X軸與Z軸位于紙張所在的平面上做比較。此外，在脊型堆棧中，介于半導(dǎo)體材料條間的絕緣層自圖式中移除，用以露出其它的結(jié)構(gòu)。多層陣列形成于絕緣層1410之上，包括多個(gè)導(dǎo)電線路1425-1、. . .、1425_n_l、
1425-n共形于多個(gè)脊型堆棧，用以當(dāng)作字線WLn、WLn-l.....WL1。多個(gè)脊型堆棧包括半導(dǎo)
體材料條1412、1413、1414，脊型堆棧通過延伸部位1412A、1413A、1414A，在平行脊型堆棧中的相同平面中耦接于半導(dǎo)體材料條。在另一實(shí)施例中，延伸部位形成一階梯結(jié)構(gòu)，用以終止半導(dǎo)體材料條。這些半導(dǎo)體材料條的延伸部位1412A、1413A、1414A沿著X軸方向配向， 耦接于多個(gè)半導(dǎo)體材料條的脊型堆棧。此外，這些延伸部位1412A、1413A、1414A延伸超出陣列的邊緣，且被安排連接于譯碼電路(decoding circuitry),用以選擇陣列間的平面。這些延伸部位1412A、1413A、1414A可在多個(gè)脊型堆棧被定義時(shí)或被定義之前被圖案化。在另一實(shí)施例中，延伸形成一階梯結(jié)構(gòu)，用以終止半導(dǎo)體材料條，此些延伸部位延伸超出陣列的邊緣是不必要的。存儲器材料層1415分離導(dǎo)電線路1425-1至1425_n，自半導(dǎo)體材料條1412至 1414。晶體管(例如是晶體管1450)被形成于半導(dǎo)體材料條1412、1413、1414與導(dǎo)電線路1425-1之間。在晶體管中，半導(dǎo)體材料條(例如是1413)擔(dān)任裝置的通道區(qū)域。柵極結(jié)構(gòu)(例如是1429)在導(dǎo)電線路1425-1至1425_n被定義的相同步驟中圖案化。硅化物層 1426可沿著導(dǎo)電線路頂部表面形成，且位于柵極結(jié)構(gòu)1429之上。存儲器材料層1415可作為晶體管的柵極介電層。此些晶體管當(dāng)作挑選連接至譯碼電路的柵極電路，用以挑選陣列中沿著脊型堆棧的行(columns)。接觸插塞(plug) 1458、1459在柵極結(jié)構(gòu)1429的頂部表面之上。上覆金屬線1460η、 1460η+1被圖案化連接于行解密電路作為SSL (string select transistor, SSL :串流選擇晶體管)線。在繪示的方式中，一三面解密網(wǎng)絡(luò)被建立，使用一字線、一位線與一 SSL線存取挑選的單元。詳見美國專利號6，906，940，標(biāo)題為平面譯碼方式與三維存儲器裝置。圖15繪示具有多階層單晶半導(dǎo)體字線的三維堆棧垂直與非門(NAND)存儲器陣列1502部分的實(shí)施的透視圖。存儲器陣列1502包括半導(dǎo)體柱陣列，包括柱1593、1595與 1597。絕緣柱包括絕緣柱1592、1594、1596與1598被形成于半導(dǎo)體柱之間。每一半導(dǎo)體柱提供被安排于ー對垂直與非門串(NAND strings)的多階層單元。一特定半導(dǎo)體柱(例如是1595)包括多個(gè)被設(shè)置于沿著柱1595的第一邊的第一垂直與非門串，與沿著柱1595的第二邊的第二垂直與非門串中的介電電荷捕捉結(jié)構(gòu)。單晶字線(例如是字線1518)相鄰于半導(dǎo)體柱的電荷捕捉結(jié)構(gòu)，致使存儲器単元在各階層中被形成于半導(dǎo)體柱與字線的側(cè)邊的交叉點(diǎn)上，而介電電荷捕捉結(jié)構(gòu)介于其中。絕緣材料(未繪出)使不同階層的字線彼此分離。三階層字線被繪示，其中一頂階層包括字線1510、1511與1512在X軸方向上延伸，一次低階層包括字線1513、1514、1515，一底階層包括字線1516、1517與1518。電荷儲存結(jié)構(gòu)1525至1530形成于頂階層上的字線1510至1512的相反側(cè)。電荷儲存結(jié)構(gòu)1531、 1532形成于字線1515的相反側(cè)，且電荷儲存結(jié)構(gòu)1533、1534形成于字線1518的相反側(cè)。 類似的電荷儲存結(jié)構(gòu)也在此結(jié)構(gòu)中形成于其它字線的側(cè)邊。在存儲器陣列1502的制造過程中，實(shí)行上述的技術(shù)用以堆棧被絕緣材料分離的單晶半導(dǎo)體字線材料的多層。其它的エ藝如圖15所示，接著在多層結(jié)構(gòu)上施行，用以形成三維存儲器陣列1502。在繪示的范例中，其它的エ藝如美國申請?zhí)?2/785，291中所述被施行,此些エ藝在此處可做為本文的參考。在此敘述的形成單晶堆棧層的技術(shù)也可利用于多種其它的三維存儲器架構(gòu)。舉例來說，在此敘述的技術(shù)可被施行于形成如美國專利號7，473，589與7，709，334所述的三維薄膜晶體管結(jié)構(gòu)，此些揭露在此處可以參考并結(jié)合。圖16繪示依照本發(fā)明ー實(shí)施例的一集成電路1675的簡化區(qū)塊圖。集成電路1675 包括具有在此所述制造的單晶硅的多層的ー種三維堆棧存儲器陣列。一列譯碼器1661被耦接于多條字線1662，且在存儲器陣列1660中沿著列排列。一行譯碼器1663被耦接于多條位線1664且在存儲器陣列1660中沿著行排列，用以閱讀與編程在存儲器陣列1660中來自存儲器単元的數(shù)據(jù)。一面譯碼器1658被耦接于在存儲器陣列1660中位于SSL線1659上方的多個(gè)平面。地址在總線1665上被提供至行譯碼器1663、列譯碼器1661與面譯碼器1658。 在區(qū)塊1666中的感應(yīng)放大器(sense amplifiers)與輸入數(shù)據(jù)結(jié)構(gòu)(data-in structure), 在本實(shí)施例中通過數(shù)據(jù)總線1667被耦接于行譯碼器1663。來自集成電路1675上的輸入 /輸出端，或來自其它內(nèi)部或外部于集成電路1675的數(shù)據(jù)源，透過輸入數(shù)據(jù)線1671被提供至區(qū)塊1666中的輸入數(shù)據(jù)結(jié)構(gòu)。在繪示的實(shí)施例中，其它電路1674被包含在集成電路中， 例如是通用處理機(jī)(general purpose processor)、特殊用途應(yīng)用電路(special purpose application circuitry)、或是提供芯片上系統(tǒng)由陣列所支持的功能性的模塊組合。數(shù)據(jù)透過來自區(qū)塊1666中的感應(yīng)放大器的輸出數(shù)據(jù)線1672被提供至集成電路1675上的輸入 /輸出端，或被提供至其它內(nèi)部或外部于集成電路1675的數(shù)據(jù)目的地。在一實(shí)施例中，一控制器的施行是使用偏壓安排狀態(tài)機(jī)(bias arrangement state machine) 1669用以控制偏壓安排供電電壓，偏壓安排供電電壓是經(jīng)由電壓供應(yīng)器產(chǎn)生或提供，或在區(qū)塊1668中提供，例如是讀取與編程電壓(read and program voltages)。如同本領(lǐng)域中所知,控制器可使用特殊用途邏輯電路(special-purpose logic circuitry)來施行。在另ー實(shí)施例中，控制器包括一通用處理機(jī)，此通用處理機(jī)可施行于相同的集成電路，用來執(zhí)行計(jì)算機(jī)程序以控制裝置的操作。在又一實(shí)施例中，混合特殊用途邏輯電路與通用處理機(jī)可用于控制器的施行。 綜上所述，雖然本發(fā)明已以范例性實(shí)施例揭露如上，然其并非用以限定本發(fā)明。本發(fā)明所屬技術(shù)領(lǐng)域中具有通常知識者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作各種的更動與潤飾。因此，本發(fā)明的保護(hù)范圍當(dāng)視隨附的權(quán)利要求范圍所界定的為準(zhǔn)。
權(quán)利要求
1.一種存儲器裝置的制造方法，該方法包括結(jié)合一第一單晶半導(dǎo)體本體至一第一絕緣材料層的一表面，且于平行于該第一絕緣材料層的該表面的平面上，分離該第一單晶半導(dǎo)體本體，留下一第一單晶半導(dǎo)體材料層結(jié)合于該第一絕緣材料層上；形成一第二絕緣材料層于該第一單晶半導(dǎo)體材料層上；結(jié)合一第二單晶半導(dǎo)體本體至該第二絕緣材料層的一表面，且于平行于該第二絕緣材料層的該表面的平面上，分離該第二單晶半導(dǎo)體本體，留下一第二單晶半導(dǎo)體材料層結(jié)合于該第二絕緣材料層上；以及處理該第一與該第二單晶半導(dǎo)體材料層，用以形成一三維存儲器陣列(3D memory array)。
2.根據(jù)權(quán)利要求I所述的方法，更包括在結(jié)合該第一絕緣材料層的該表面之前，注入離子以形成位于該第一單晶半導(dǎo)體本體中的一缺陷層(defect layer),且在結(jié)合該第一絕緣材料層的該表面之后，在該缺陷層處分離該第一單晶半導(dǎo)體本體，以留下該第一單晶半導(dǎo)體材料層結(jié)合于該第一絕緣材料層上。
3.根據(jù)權(quán)利要求2所述的方法，其中注入離子包括注入氫離子。
4.根據(jù)權(quán)利要求2所述的方法，其中在該缺陷層處分離該第一單晶半導(dǎo)體本體，包括退火(annealing)用以誘導(dǎo)在該缺陷層處分離。
5.根據(jù)權(quán)利要求I所述的方法，其中處理該第一與該第二單晶半導(dǎo)體材料層包括刻蝕該第一與該第二單晶半導(dǎo)體材料層，用以定義多個(gè)單晶半導(dǎo)體材料條的多個(gè)堆棧，該多個(gè)單晶半導(dǎo)體材料條被該絕緣材料所分離；形成多個(gè)導(dǎo)電線路，該多個(gè)導(dǎo)電線路與該多個(gè)堆棧重疊 '及形成相鄰于該多個(gè)堆棧的多個(gè)存儲器元件，用以建立多個(gè)存儲器單元的一三維陣列 (3D array)，該多個(gè)存儲器單元的該三維陣列通過該多個(gè)單晶半導(dǎo)體材料條與該多個(gè)導(dǎo)電線路進(jìn)行存取。
6.根據(jù)權(quán)利要求5所述的方法，其中形成該多個(gè)導(dǎo)電線路，用以建立多個(gè)接口區(qū)域的一三維陣列，該多個(gè)接口區(qū)域的該三維陣列位于該多個(gè)單晶半導(dǎo)體材料條與該多個(gè)導(dǎo)電線路間的交叉點(diǎn)；及形成該多個(gè)存儲器元件于該多個(gè)接口區(qū)域中。
7.根據(jù)權(quán)利要求6所述的方法，其中形成該多個(gè)存儲器元件包括形成一存儲層，該存儲層位于在該多個(gè)堆棧中的該多個(gè)單晶存儲器材料條的側(cè)邊；及形成該多個(gè)導(dǎo)電線路于該多個(gè)堆棧之上，且該多個(gè)導(dǎo)電線路具有一表面，該表面與該多個(gè)堆棧上的該存儲層共形。
8.根據(jù)權(quán)利要求7所述的方法，其中該存儲層包括一反熔絲材料層。
9.根據(jù)權(quán)利要求7所述的方法，其中該存儲層包括一多層電荷儲存結(jié)構(gòu)。
10.根據(jù)權(quán)利要求5所述的方法，其中該多個(gè)單晶半導(dǎo)體材料條包括一具有一第一導(dǎo)電性類型的摻雜半導(dǎo)體材料，該多個(gè)導(dǎo)電線路包括一具有一第二導(dǎo)電性類型的摻雜半導(dǎo)體材料，以在該多個(gè)接口區(qū)域中建立一 p-n結(jié)(p-n junction)。
11.根據(jù)權(quán)利要求5所述的方法，其中該多個(gè)單晶半導(dǎo)體材料條包括一摻雜半導(dǎo)體，使該多個(gè)半導(dǎo)體材料條被排列，用以操作該多個(gè)存儲器單元作為多個(gè)電荷儲存晶體管。
12.根據(jù)權(quán)利要求I所述的方法，其中在留下該第一單晶半導(dǎo)體材料層之后，該第二単晶半導(dǎo)體本體為該第一單晶半導(dǎo)體本體的剰余部分。
13.—種制造存儲器裝置的方法，包括形成多個(gè)單晶半導(dǎo)體材料的堆棧層，其中在該多個(gè)堆棧層中形成的各一單晶半導(dǎo)體的特定層，包括結(jié)合一單晶半導(dǎo)體本體至ー絕緣材料層，且分離該單晶半導(dǎo)體本體，使得該多個(gè)單晶半導(dǎo)體材料的特定層保持于該絕緣材料層之上；刻蝕該多個(gè)特定層，用以定義多個(gè)單晶半導(dǎo)體材料條的多個(gè)堆棧；形成多個(gè)導(dǎo)電線路，該多個(gè)導(dǎo)電線路與該多個(gè)堆棧重疊，使得多個(gè)接ロ區(qū)域的一三維陣列建立于該多個(gè)單晶半導(dǎo)體材料條與該多個(gè)導(dǎo)電線路的表面的交叉點(diǎn)；以及形成多個(gè)存儲器元件在該多個(gè)接ロ區(qū)域中，用以建立多個(gè)存儲器単元的一三維陣列， 該多個(gè)存儲器単元的該三維陣列通過該多個(gè)單晶半導(dǎo)體材料條與該多個(gè)導(dǎo)電線路進(jìn)行存取。
14.一種存儲器裝置，被以ー制造方法所制造，該制造方法包括結(jié)合一第一單晶半導(dǎo)體本體至一第一絕緣材料層的ー表面，且于平行于該第一絕緣材料層的該表面的一平面上，分離該第一單晶半導(dǎo)體本體，留下ー第一單晶半導(dǎo)體材料層結(jié)合于該第一絕緣材料層上。形成一第二絕緣材料層于該第一單晶半導(dǎo)體材料層上；結(jié)合一第二單晶半導(dǎo)體本體至該第二絕緣材料層的ー表面，且于平行于該第二絕緣材料層的該表面的平面上，分離該第二單晶半導(dǎo)體本體，留下ー第二單晶半導(dǎo)體材料層結(jié)合于該第二絕緣材料層上；以及處理該第一與該第二單晶半導(dǎo)體材料層，用以形成一三維存儲器陣列。
15.根據(jù)權(quán)利要求14所述的存儲器裝置，其中該方法更包括在結(jié)合該第一絕緣材料層的該表面之前，注入離子以形成位于該第一單晶半導(dǎo)體本體中的一缺陷層(defect layer)，且在結(jié)合該第一絕緣材料層的該表面之后，在該缺陷層處分離該第一單晶半導(dǎo)體本體，以留下該第一單晶半導(dǎo)體材料層結(jié)合于該第一絕緣材料層上。
16.根據(jù)權(quán)利要求15所述的存儲器裝置，其中注入離子包括注入氫離子。
17.根據(jù)權(quán)利要求15所述的存儲器裝置，其中在該缺陷層處分離該第一單晶半導(dǎo)體本體，包括退火用以誘導(dǎo)在該缺陷層處分離。
18.根據(jù)權(quán)利要求14所述的存儲器裝置，其中處理該第一與該第二單晶半導(dǎo)體材料層包括刻蝕該第一與該第二單晶半導(dǎo)體材料層，用以定義多個(gè)單晶半導(dǎo)體材料條的多個(gè)堆棧，該多個(gè)單晶半導(dǎo)體材料條被該絕緣材料所分離；形成多個(gè)導(dǎo)電線路，該多個(gè)導(dǎo)電線路與該多個(gè)堆棧重疊；及形成相鄰于該多個(gè)堆棧的多個(gè)存儲器元件，用以建立多個(gè)存儲器単元的一三維陣列， 該多個(gè)存儲器単元的該三維陣列通過該多個(gè)單晶半導(dǎo)體材料條與該多個(gè)導(dǎo)電線路進(jìn)行存取。
19.根據(jù)權(quán)利要求18所述的存儲器裝置，其中形成該多個(gè)導(dǎo)電線路，用以建立多個(gè)接 ロ區(qū)域的一三維陣列，該多個(gè)接ロ區(qū)域的該三維陣列位于該多個(gè)單晶半導(dǎo)體材料條與該多個(gè)導(dǎo)電線路間的交叉點(diǎn)；及形成該多個(gè)存儲器元件于該多個(gè)接口區(qū)域中。
20.根據(jù)權(quán)利要求19所述的存儲器裝置，其中形成該多個(gè)存儲器元件包括形成一存儲層，該存儲層位于在該多個(gè)堆棧中的該多個(gè)單晶存儲器材料條的側(cè)邊；及形成該多個(gè)導(dǎo)電線路于該多個(gè)堆棧之上，且該多個(gè)導(dǎo)電線路具有一表面，該表面與該多個(gè)堆棧上的該存儲層共形。
21.根據(jù)權(quán)利要求20所述的存儲器裝置，其中該存儲層包括一反熔絲材料層。
22.根據(jù)權(quán)利要求20所述的方法，其中該存儲層包括一多層電荷儲存結(jié)構(gòu)。
23.根據(jù)權(quán)利要求19所述的存儲器裝置，其中該多個(gè)單晶半導(dǎo)體材料條包括一具有一第一導(dǎo)電性類型的摻雜半導(dǎo)體材料，該多個(gè)導(dǎo)電線路包括一具有一第二導(dǎo)電性類型的摻雜半導(dǎo)體材料，以在該多個(gè)接口區(qū)域中建立一 P-n結(jié)。
24.根據(jù)權(quán)利要求18所述的存儲器裝置，其中該多個(gè)單晶半導(dǎo)體材料條包括一摻雜半導(dǎo)體，使該多個(gè)半導(dǎo)體材料條被排列，用以操作該多個(gè)存儲器單元作為多個(gè)電荷儲存晶體管。
25.根據(jù)權(quán)利要求14所述的存儲器裝置，其中在留下該第一單晶半導(dǎo)體材料層之后， 該第二單晶半導(dǎo)體本體為該第一單晶半導(dǎo)體本體的剩余部分。
全文摘要
本發(fā)明公開了一種三維堆棧式存儲器結(jié)構(gòu)的制造方法，包括結(jié)合一第一單晶半導(dǎo)體本體至一第一絕緣材料層的一表面，且于平行于該第一絕緣材料層的該表面的平面上，分離該第一單晶半導(dǎo)體本體，留下一第一單晶半導(dǎo)體材料層結(jié)合于該第一絕緣材料層上；形成一第二絕緣材料層于該第一單晶半導(dǎo)體材料層上；結(jié)合一第二單晶半導(dǎo)體本體至該第二絕緣材料層的一表面，且于平行于該第二絕緣材料層的該表面的平面上，分離該第二單晶半導(dǎo)體本體，留下一第二單晶半導(dǎo)體材料層結(jié)合于該第二絕緣材料層上；以及處理該第一與該第二單晶半導(dǎo)體材料層，用以形成一三維存儲器陣列。此單晶半導(dǎo)體的多層結(jié)構(gòu)適用于高性能存儲器單元的多階層實(shí)施。
文檔編號H01L27/115GK102610576SQ201110411488
公開日2012年7月25日 申請日期2011年12月7日 優(yōu)先權(quán)日2011年1月19日
發(fā)明者呂函庭 申請人:旺宏電子股份有限公司