專利名稱：基于硅-鍺硅異質(zhì)結(jié)的單晶體管dram單元及其制備方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及一種無(wú)電容式(Capacitorless)動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)制備方法，尤其涉及一種基于硅-鍺硅異質(zhì)結(jié)的單晶體管動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(IT-DRAM)單元結(jié)構(gòu)及其制備方法。
背景技術(shù)：
隨著半導(dǎo)體集成電路器件特征尺寸的不斷縮小，對(duì)于傳統(tǒng)的單晶體管/單電容(1T/1C)嵌入式(embedded)DRAM單元而言，其電容一般包括堆疊式電容(stack capacitor)或者深溝槽式電容(de印-trench capacitor)等，為了獲得足夠的存儲(chǔ)電容量 (一般要求30fF/單元)，所述DRAM單元的電容制備工藝將越來(lái)越復(fù)雜，并且與邏輯器件工藝兼容性也越來(lái)越差。因此，與邏輯器件兼容性良好的無(wú)電容DRAM將在超大規(guī)模集成電路 (VLSI)中的高性能嵌入式DRAM領(lǐng)域具有良好發(fā)展前景。其中IT-DRAM(one transistor dynamic random access memory)因其單元尺寸只有4F2而成為目前無(wú)電容DRAM的研究熱點(diǎn)ο目前，研究得最多的IT-DRAM是基于SOI (Silicon-on-Insulator)的結(jié)構(gòu)，由于埋氧層的存在，可以有效實(shí)現(xiàn)體區(qū)空穴積累，增大了讀“0”和讀“1”狀態(tài)之間輸出電流差額， 即增大了信號(hào)裕度(margin)。但基于SOI結(jié)構(gòu)的IT-DRAM存在的以下兩方面問(wèn)題1、體區(qū)電勢(shì)受體區(qū)與源區(qū)和漏區(qū)的空穴勢(shì)壘限制，由于常規(guī)硅半導(dǎo)體禁帶寬度有限，體電勢(shì)的變化受到限制，閾值電壓的變化較小(一般只有0. 3V左右)，這使得讀出的信號(hào)電流較小。2、碰撞電離受體漏勢(shì)壘控制，應(yīng)采用比常規(guī)硅半導(dǎo)體禁帶寬度更窄的半導(dǎo)體作為漏區(qū)，以增大碰撞電離效應(yīng)，增大體區(qū)空穴產(chǎn)生速率，增大IT-DRAM單元的讀寫(xiě)速率。因此，現(xiàn)有的IT-DRAM仍然存在以下的缺陷例如，晶體管的工作電壓過(guò)高，以及在讀“0”和讀“1”狀態(tài)之間的源漏電流之間差額較小，從而造成信號(hào)裕度較小、不利于DRAM 的工作穩(wěn)定性等問(wèn)題。

發(fā)明內(nèi)容
為了克服現(xiàn)有技術(shù)的缺陷，本發(fā)明提出一種基于硅-鍺硅異質(zhì)結(jié)的單晶體管DRAM 單元及其制備方法。具體而言，本發(fā)明針對(duì)VLSI中在高性能嵌入式DRAM領(lǐng)域具有良好發(fā)展前景的無(wú)電容式IT-DRAM單元結(jié)構(gòu)，提出一種基于P-SiGe體區(qū)(body) +N+-Si源區(qū)/漏區(qū) (Source/Drain)結(jié)構(gòu)的IT-DRAM單元工藝制備方法，用以降低IT-DRAM單元的工作電壓，同時(shí)又增大讀“0”和讀“ 1 ”之間的輸出電流的差額，即增大信號(hào)裕度(margin)。為實(shí)現(xiàn)上述目的，本發(fā)明提供一種基于硅-鍺硅異質(zhì)結(jié)的單晶體管DRAM單元的制備方法，其包括以下步驟在絕緣體上硅晶片的頂層中形成SiGe外延層；對(duì)該SiGe外延層進(jìn)行表面干氧氧化工藝，以形成第一導(dǎo)電類型SiGe體區(qū)，并且該干氧氧化工藝一直進(jìn)行到使得該第一導(dǎo)電類型SiGe體區(qū)中的鍺含量達(dá)到的摩爾比導(dǎo)致該第一導(dǎo)電類型SiGe體區(qū)的價(jià)帶位置高于該絕緣體上硅晶片的頂層材料的價(jià)帶位置后才停止；以及在經(jīng)過(guò)上述處理的絕緣體上硅晶片中形成包括基于硅-鍺硅的異質(zhì)結(jié)的NMOS晶體管，該NMOS晶體管即該單晶體管。根據(jù)本發(fā)明的實(shí)施例，其中形成SiGe外延層包括以下步驟在該絕緣體上硅晶片的頂層上進(jìn)行硬掩模層沉積；通過(guò)光刻和蝕刻工藝在該硬掩模層上形成體區(qū)窗口，其中該體區(qū)窗口對(duì)應(yīng)于待要形成的該NMOS晶體管的第一導(dǎo)電類型SiGe體區(qū)，且該第一導(dǎo)電類型 SiGe體區(qū)位于該NMOS晶體管的柵極下方；在該體區(qū)窗口中將該絕緣體上硅晶片的頂層硅蝕刻到留下一薄層，作為SiGe外延的籽晶層；在該籽晶層上進(jìn)行SiGe選擇性外延生長(zhǎng)，使得在該體區(qū)窗口內(nèi)生長(zhǎng)該SiGe外延層直到與該絕緣體上硅晶片的頂層硅表面齊平；以及在形成該SiGe外延層之后，采用濕法蝕刻工藝去除該硬掩模層。根據(jù)本發(fā)明的實(shí)施例，其中在對(duì)該SiGe外延層進(jìn)行表面干氧氧化工藝包括以下步驟對(duì)該絕緣體上硅晶片的其上形成有該SiGe外延層的表面進(jìn)行干氧氧化工藝，以在該 SiGe外延層中形成該第一導(dǎo)電類型SiGe體區(qū)，同時(shí)還在該絕緣體上硅晶片的整個(gè)表面上形成表面SiO2層；以及在停止干氧氧化工藝后，再以濕法蝕刻工藝去除該表面S^2層。根據(jù)本發(fā)明的實(shí)施例，該方法還包括以下步驟在去除該表面5102層之后，在經(jīng)過(guò)處理的絕緣體上硅晶片表面上外延生長(zhǎng)Si襯層，且該Si襯層位于待要形成的該NMOS晶體管的柵極絕緣層下方。根據(jù)本發(fā)明的實(shí)施例，其中所形成的第一導(dǎo)電類型SiGe體區(qū)為SihGe5x層，且 0. 01 彡 X 彡 0. 8。根據(jù)本發(fā)明的實(shí)施例，其中該NMOS晶體管還包括由第二導(dǎo)電類型Si材料制成的源區(qū)和漏區(qū)，分別位于該第一導(dǎo)電類型SiGe體區(qū)的兩側(cè)，在所述源區(qū)和漏區(qū)與該SiGe體區(qū)之間分別形成該硅-鍺硅異質(zhì)結(jié)。為實(shí)現(xiàn)上述目的，本發(fā)明還提供一種基于硅-鍺硅異質(zhì)結(jié)的單晶體管DRAM單元， 其包括絕緣體上硅晶片；以及NMOS晶體管，形成在該絕緣體上硅晶片上，該NMOS晶體管包括第一導(dǎo)電類型SiGe體區(qū)，形成在該絕緣體上硅晶片的頂層中，其中該第一導(dǎo)電類型 SiGe體區(qū)中的鍺含量達(dá)到的摩爾比導(dǎo)致該第一導(dǎo)電類型SiGe體區(qū)的價(jià)帶位置高于該絕緣體上硅晶片的頂層硅的價(jià)帶位置；以及源區(qū)和漏區(qū)，由第二導(dǎo)電類型Si材料制成，所述源區(qū)和漏區(qū)分別位于該第一導(dǎo)電類型SiGe體區(qū)的兩側(cè)，在所述源區(qū)和漏區(qū)與該SiGe體區(qū)之間分別形成硅-鍺硅異質(zhì)結(jié)。根據(jù)本發(fā)明的實(shí)施例，其中在該絕緣體上硅晶片的頂層中、在該NMOS晶體管的柵極下方形成該第一導(dǎo)電類型Si層的薄層，以作為籽晶層來(lái)選擇性外延生長(zhǎng)SiGe外延層；以及通過(guò)對(duì)該SiGe外延層進(jìn)行表面干氧氧化工藝來(lái)形成該第一導(dǎo)電類型SiGe體區(qū)，該第一導(dǎo)電類型SiGe體區(qū)具有相對(duì)于該SiGe外延層而向兩側(cè)延伸擴(kuò)散的曲面形狀。根據(jù)本發(fā)明的實(shí)施例，所述單晶體管DRAM單元還包括Si襯層，位于該絕緣體上硅晶片的其上形成有該第一導(dǎo)電類型SiGe體區(qū)的表面上，并位于該NMOS晶體管的柵極絕緣層下方。根據(jù)本發(fā)明的實(shí)施例，其中該第一導(dǎo)電類型SiGe體區(qū)為P型的SihGe5x層，且 0. 01 彡 X 彡 0. 8。對(duì)于P-SiGe體區(qū)而言，由于SiGe的禁帶寬度比Si來(lái)得窄，使得IT-DRAM的碰撞電離效應(yīng)增大，從而載流子產(chǎn)生速率增大，電流增益增大。而由于源區(qū)與P-SiGe體區(qū)之間的PN結(jié)為P-SiGe/N+-Si異質(zhì)結(jié)，Si的價(jià)帶與SiGe 的價(jià)帶之間有一個(gè)偏移(offset)，Si的價(jià)帶更低于SiGe的價(jià)帶，因而它可以有效抑制在 “ 1”狀態(tài)時(shí)體區(qū)空穴通過(guò)源體PN結(jié)流失，即有效克服了因?yàn)轶w區(qū)窄禁帶寬度的P-SiGe而造成源體漏電增大問(wèn)題?？傊赑-SiGe體區(qū)+N+-Si源區(qū)/漏區(qū)的IT-DRAM單元可以有效降低工作電壓，同時(shí)又增大了讀“0”和讀“1”之間的輸出電流的差額，即增大了信號(hào)裕度(margin)。


圖1-圖3為示出采用碰撞電離效應(yīng)的IT-DRAM的讀寫(xiě)操作方法示意4示出晶體管開(kāi)啟狀態(tài)時(shí)的源漏電流的差值圖5-圖13為示出根據(jù)本發(fā)明的實(shí)施例的基于硅-鍺硅異質(zhì)結(jié)的單晶體管DRAM 的制備工藝的剖視圖
具體實(shí)施例方式IT-DRAM 一般為一個(gè)SOI (絕緣體上硅)浮體(floating body)晶體管，當(dāng)對(duì)其體區(qū)充電時(shí)，即通過(guò)體區(qū)空穴的積累來(lái)完成寫(xiě)“1”操作，這時(shí)由于體區(qū)空穴積累而造成襯底效應(yīng)，導(dǎo)致晶體管的閾值電壓降低。當(dāng)對(duì)其體區(qū)放電時(shí)，即通過(guò)體漏或者體源PN結(jié)正向偏置 (forward bias)將其體區(qū)積累的空穴放掉來(lái)完成寫(xiě)“0”操作，這時(shí)襯底效應(yīng)消失，閾值電壓恢復(fù)正常。開(kāi)啟電流增大。而讀操作是讀取該晶體管開(kāi)啟狀態(tài)時(shí)的源漏電流，由于“1”和 “0”狀態(tài)的閾值電壓不同，兩者源漏電流也不一樣，當(dāng)源漏電流較大時(shí)即表示讀出的是“1”， 而源漏電流較小時(shí)即表示讀出的是“ 0 ”。IT-DRAM的工作特性在以下論文中有詳細(xì)描述0hsawa，T. ；et a 1. Memory design using a one-transistor gain cell on SOI (使用SOI上的單晶體管增益單元進(jìn)行存儲(chǔ)器設(shè)計(jì))，Solid-State Circuits, IEEE Journal, Nov 2002, Volume :37Issue :11, page 1510-1522。根據(jù)寫(xiě)“1”的操作方法的不同，IT-DRAM可以分為兩類，一類采用晶體管工作于飽和區(qū)時(shí)通過(guò)碰撞電離(impact-ionization)在體區(qū)積累空穴，另一類采用柵致漏極泄漏 (GIDL，gate-induced-drain-leakage)效應(yīng)使體區(qū)積累空穴。其中采用碰撞電離效應(yīng)的 IT-DRAM是目前IT-DRAM的研究熱點(diǎn)，它的讀寫(xiě)操作方法如圖1_圖4所示。其中，如圖1所示，在進(jìn)行寫(xiě)“1”操作中，IT-DRAM單元工作于飽和區(qū)時(shí)將空穴注入體區(qū)中。如圖2所示，在進(jìn)行寫(xiě)“0”操作中，PN結(jié)正向偏置，從體區(qū)中釋放出空穴。如圖3所示，在進(jìn)行讀操作中，IT-DRAM單元工作于線性區(qū)，使得漏極電流差值依賴于體區(qū)積累的空穴的數(shù)目(體效應(yīng))而生成。圖4示意性示出晶體管開(kāi)啟狀態(tài)時(shí)的源漏電流及其差值。其中Vgs為晶體管的柵極端和源極端之間的電壓，Ids為晶體管的漏極端與源極端之間的電流(即源漏電流)，Itl和 I1分別為在Vgs達(dá)到Vwtoad時(shí)讀出的“0”狀態(tài)下的源漏電流和“I”狀態(tài)下的源漏電流，Δ Ids 是這兩種狀態(tài)下的源漏電流差值，且滿足公式I
Δ Ids = 1「1。= f(VffLraad, AVbody, t。x，Na)公式 I其中Δ Vbtxly為體區(qū)電勢(shì)差，t。x為柵氧層厚度、NA為體區(qū)受子(acceptor)濃度。公式I表示Δ Ids是讀操作時(shí)WL所加電壓、體區(qū)電勢(shì)差、柵氧層厚度和體區(qū)受子濃度的函數(shù)。本發(fā)明針對(duì)應(yīng)用碰撞電離效應(yīng)的IT-DRAM提出一種基于P-SiGe體區(qū) (Body)+N+-Si源區(qū)/漏區(qū)(Source/Drain)的IT-DRAM單元的制備方法。對(duì)于P-SiGe體區(qū)而言，由于SiGe的禁帶寬度比Si來(lái)得窄，使得IT-DRAM的碰撞電離效應(yīng)增大，從而載流子產(chǎn)生速率增大，電流增益增大。而由于晶體管的源區(qū)與體區(qū)之間的PN結(jié)為P-SiGe/N+-Si異質(zhì)結(jié)，Si的價(jià)帶與SiGe的價(jià)帶之間有一個(gè)偏移，Si的價(jià)帶更低于SiGe的價(jià)帶，它可以有效抑制當(dāng)晶體管呈“1”狀態(tài)時(shí)體區(qū)空穴通過(guò)源體PN結(jié)流失，即有效克服了因?yàn)轶w區(qū)窄禁帶寬度的P-SiGe而造成源體漏電增大的問(wèn)題。總之，基于P-SiGe體區(qū)+N+-Si源區(qū)/漏區(qū)的IT-DRAM單元可以有效降低工作電壓，同時(shí)又增大了讀“0”和讀“1”之間的輸出電流差額，即增大了信號(hào)裕度(margin)。如圖5-圖13所示，根據(jù)本發(fā)明的具體實(shí)施例，所述基于硅-鍺硅異質(zhì)結(jié)的單晶體管DRAM單元的制備方法包括以下步驟首先，本發(fā)明基于如圖5所示的絕緣體上硅(SOI)晶片來(lái)形成1T-DRAM，SOI晶片的制備技術(shù)現(xiàn)在已經(jīng)很成熟，是目前常規(guī)的商業(yè)硅片。本發(fā)明可選用的SOI晶片包括襯底、 位于該襯底上的埋氧層(BOX)和位于該BOX層上的作為SOI晶片的頂層的P-Si層(即第一導(dǎo)電類型Si層)。然后，在該SOI晶片上進(jìn)行硬掩模層(一般采用氮化硅)沉積，然后對(duì)該硬掩模層進(jìn)行光刻、蝕刻等工藝，從而形成具有體區(qū)窗口的硬掩模層(如圖6所示)，其中該體區(qū)窗口對(duì)應(yīng)于待要形成的NMOS晶體管的SiGe體區(qū)(該SiGe體區(qū)位于該NMOS晶體管的柵極下方)。然后，在該體區(qū)窗口中將該頂層(即第一導(dǎo)電類型Si層)蝕刻到一定程度，使得在BOX層上方留下一薄層的硅層，作為后續(xù)SiGe外延的籽晶層(如圖7所示)。如圖8所示，接著基于該籽晶層選擇性外延生長(zhǎng)(SEG，selective epitaxial growth) SiGe，使體區(qū)窗口 (即外延窗口)內(nèi)生長(zhǎng)滿P-SiGe外延層。然后，如圖9所示，采用濕法蝕刻工藝去除該硬掩模層。如圖10所示，接下來(lái)進(jìn)行全局化晶片表面干氧氧化，即對(duì)該SOI晶片的其上形成有該SiGe外延層的表面進(jìn)行干氧氧化工藝。這時(shí)，在該P(yáng)-SiGe外延層中，經(jīng)氧化濃縮(即進(jìn)行鍺濃縮)后所獲得的產(chǎn)物就是第一導(dǎo)電類型SiGe體區(qū)(即P-SiGe體區(qū))。該P(yáng)-SiGe 體區(qū)就是P型SihGe5x層。該P(yáng)-SiGe體區(qū)具有相對(duì)于該SiGe外延層而向兩側(cè)延伸擴(kuò)散的曲面形狀。同時(shí)，表面干氧氧化工藝還使得在SOI晶片的整個(gè)表面(包括該SiGe體區(qū)的上表面)上形成一層SW2層(其后稱為表面SW2層)。須了解，所謂的全局化晶片表面干氧氧化是指對(duì)SOI晶片的全部表面進(jìn)行干氧氧化。這時(shí)，由于該干氧氧化，SOI晶片表面上包含SiGe外延層的部分會(huì)自其表面往下進(jìn)行 SihGe5x層的氧化濃縮，鍺被濃縮進(jìn)入下面的SiGe外延層中，從而形成濃度更高的鍺硅層， 而在這部分的表面上會(huì)形成一層Si02層，同時(shí)在SOI晶片的除了 SihGe5x層以外的Si區(qū)域的表面上也形成該Si02層。
這種干氧氧化工藝一直進(jìn)行到SihGe5x層中的鍺含量達(dá)到所需的摩爾比(例如 Sia7Gea3)后才停止，該所需的摩爾比導(dǎo)致該SiGe體區(qū)的價(jià)帶位置能夠高于絕緣體上硅晶片的頂層材料(P-Si材料)的價(jià)帶位置。通過(guò)調(diào)節(jié)這個(gè)摩爾比，可以調(diào)節(jié)SihGe5x的禁帶寬度，即IT-DRAM體區(qū)的禁帶寬度，X值越大，SihGex層的禁帶寬度越小，Si1^xGex的價(jià)帶位置比P-Si的價(jià)帶位置更高，從而在體區(qū)形成更深的空穴勢(shì)阱。在本發(fā)明的實(shí)施例中，為了滿足上述要求，X的取值范圍為0. 01^X^0. 8，為了獲得更優(yōu)良的性能，優(yōu)選取值范圍為 0. 1 ^ X ^ 0. 5o然后再以濕法蝕刻工藝去除該表面SiO2層。由于是對(duì)SiGe體區(qū)和位于該Si(ie體區(qū)兩側(cè)的Si層表面同時(shí)進(jìn)行干氧氧化，在去除表面S^2層后，Si層和SiGe層表面也基本處在同一平面(如圖11所示)。當(dāng)其后形成NMOS晶體管的柵極絕緣層(柵氧層)時(shí)，如果是通過(guò)對(duì)SiGe體區(qū)直接氧化以形成表面S^2層作為該柵極絕緣層，則由于在SW2層和下面的SiGe層之間的界面處會(huì)形成大量缺陷，界面態(tài)密度較大，因此不能在SiGe體區(qū)表面直接氧化形成柵氧層， 而需要在該SiGe體區(qū)的表面上外延生長(zhǎng)一層Si襯層(如圖12所示)，以減少界面態(tài)密度。最后，在位于P-SiGe體區(qū)兩側(cè)的絕緣體上硅晶片的P-Si層中制備淺槽隔離區(qū)，并在該隔離區(qū)之間的區(qū)域內(nèi)進(jìn)行后續(xù)的PD (Partial D印letion，部分耗盡)NMOS晶體管的制備。由此而得到由第二導(dǎo)電類型Si (即N+-Si)材料制成的源區(qū)/漏區(qū)(位于該P(yáng)-SiGe體區(qū)兩側(cè))，從而實(shí)現(xiàn)了 P-SiGe體區(qū)+N+-Si源區(qū)/漏區(qū)結(jié)構(gòu)的IT-DRAM單元，其中在所述源區(qū)和漏區(qū)與SiGe體區(qū)之間分別形成硅-鍺硅異質(zhì)結(jié)。本發(fā)明的IT-DRAM要求其NOMS晶體管的體區(qū)相比于源區(qū)具有較深的空穴勢(shì)阱，以減小空穴的流失，增大IT-DRAM的保持時(shí)間 (retention time)0仍參閱圖13，其示出了根據(jù)本發(fā)明的制備方法獲得的基于硅-鍺硅異質(zhì)結(jié)的單晶體管DRAM單元的結(jié)構(gòu)。該單晶體管DRAM單元包括絕緣體上硅晶片和形成在該絕緣體上硅晶片中的NMOS晶體管。其中該NMOS晶體管包括=P-SiGe體區(qū)(即SVxGi5x層)，形成在在該絕緣體上硅晶片的頂層中且位于待要形成的NMOS晶體管的柵極下方，其中該P(yáng)-SiGe體區(qū)中的鍺含量須達(dá)到所需的摩爾比，該所需的摩爾比導(dǎo)致該SiGe體區(qū)的價(jià)帶位置能夠高于 SOI晶片的P-Si材料的價(jià)帶位置。通過(guò)調(diào)節(jié)這個(gè)摩爾比，可以調(diào)節(jié)SihGex的禁帶寬度，即 IT-DRAM體區(qū)的禁帶寬度，X值越大，SihGe5x層的禁帶寬度越小，SihGe5xW價(jià)帶位置比P-Si 材料的價(jià)帶位置更高，從而在體區(qū)形成更深的空穴勢(shì)阱。在本發(fā)明的實(shí)施例中，為了滿足上述要求，X的取值范圍為0. 01^X^0. 8，為了獲得更優(yōu)良的性能，優(yōu)選0. 1彡X彡0. 5。該NMOS晶體管還可包括柵極及位于其下的柵極絕緣層、位于該柵極兩側(cè)的側(cè)墻、 以及通過(guò)重?fù)诫s第二導(dǎo)電類型雜質(zhì)離子(即N+離子)而在該SiGe體區(qū)兩側(cè)形成的漏區(qū)和源區(qū)等。其中所述漏區(qū)和源區(qū)由第二導(dǎo)電類型Si材料(N+-Si)制成，在所述源區(qū)和漏區(qū)與該SiGe體區(qū)之間分別形成硅-鍺硅異質(zhì)結(jié)。其中，該絕緣體上硅晶片包括襯底；埋氧層，位于該襯底上；以及第一導(dǎo)電類型 Si層，其作為該絕緣體上硅晶片的頂層位于該埋氧層上。其中，在該絕緣體上硅晶片中形成P-SiGe體區(qū)時(shí)，首先在該埋氧層上方于該第一導(dǎo)電類型Si層中形成一個(gè)薄層，以此作為籽晶層來(lái)選擇性外延生長(zhǎng)SiGe外延層；以及通過(guò)對(duì)該SiGe外延層進(jìn)行表面干氧氧化工藝來(lái)形成該P(yáng)-SiGe體區(qū)，該P(yáng)-SiGe體區(qū)具有相對(duì)于該SiGe外延層而向兩側(cè)延伸擴(kuò)散的曲面形狀。該單晶體管DRAM單元還包括Si襯層，位于該P(yáng)-SiGe體區(qū)的表面上方，并位于該 NMOS晶體管的柵極絕緣層下方。以上對(duì)本發(fā)明的具體實(shí)施例進(jìn)行了詳細(xì)描述，但其只是作為范例，本發(fā)明并不限制于以上描述的具體實(shí)施例。對(duì)于本領(lǐng)域技術(shù)人員而言，任何對(duì)本發(fā)明進(jìn)行的等同修改和替代也都在本發(fā)明的范疇之中。因此，在不脫離本發(fā)明的精神和范圍下所作的均等變換和修改，都應(yīng)涵蓋在本發(fā)明的范圍內(nèi)。
權(quán)利要求
1.一種基于硅-鍺硅異質(zhì)結(jié)的單晶體管DRAM單元制備方法，該方法包括以下步驟 在絕緣體上硅晶片的頂層中形成SiGe外延層；對(duì)該SiGe外延層進(jìn)行表面干氧氧化工藝，以形成第一導(dǎo)電類型SiGe體區(qū)，并且該干氧氧化工藝一直進(jìn)行到使得該第一導(dǎo)電類型SiGe體區(qū)中的鍺含量達(dá)到的摩爾比導(dǎo)致該第一導(dǎo)電類型SiGe體區(qū)的價(jià)帶位置高于該絕緣體上硅晶片的頂層材料的價(jià)帶位置后才停止； 以及在經(jīng)過(guò)上述處理的絕緣體上硅晶片中形成包括基于硅-鍺硅的異質(zhì)結(jié)的NMOS晶體管， 該NMOS晶體管即該單晶體管。
2.根據(jù)權(quán)利要求1所述的制備方法，其中形成SiGe外延層包括以下步驟 在該絕緣體上硅晶片的頂層上進(jìn)行硬掩模層沉積；通過(guò)光刻和蝕刻工藝在該硬掩模層上形成體區(qū)窗口，其中該體區(qū)窗口對(duì)應(yīng)于待要形成的該NMOS晶體管的第一導(dǎo)電類型SiGe體區(qū)，且該第一導(dǎo)電類型SiGe體區(qū)位于該NMOS晶體管的柵極下方；在該體區(qū)窗口中將該絕緣體上硅晶片的頂層硅蝕刻到留下一薄層，作為SiGe外延的籽晶層；在該籽晶層上進(jìn)行SiGe選擇性外延生長(zhǎng)，使得在該體區(qū)窗口內(nèi)生長(zhǎng)該SiGe外延層直到與該絕緣體上硅晶片的頂層硅表面齊平；以及在形成該SiGe外延層之后，采用濕法蝕刻工藝去除該硬掩模層。
3.根據(jù)權(quán)利要求1所述的制備方法，其中在對(duì)該SiGe外延層進(jìn)行表面干氧氧化工藝包括以下步驟對(duì)該絕緣體上硅晶片的其上形成有該SiGe外延層的表面進(jìn)行干氧氧化工藝，以在該 SiGe外延層中形成該第一導(dǎo)電類型SiGe體區(qū)，同時(shí)還在該絕緣體上硅晶片的整個(gè)表面上形成表面SiO2層；以及在停止干氧氧化工藝后，以濕法蝕刻工藝去除該表面S^2層。
4.根據(jù)權(quán)利要求3所述的制備方法，該方法還包括以下步驟在去除該表面SiO2層之后，在經(jīng)過(guò)處理的絕緣體上硅晶片表面上外延生長(zhǎng)Si襯層，且該Si襯層位于待要形成的該NMOS晶體管的柵極絕緣層下方。
5.根據(jù)權(quán)利要求1至4中任意一項(xiàng)所述的制備方法，其中所形成的第一導(dǎo)電類型SiGe 體區(qū)為SDex層，且0. 01彡X彡0. 8。
6.根據(jù)權(quán)利要求1至4中任意一項(xiàng)所述的制備方法，其中該NMOS晶體管還包括由第二導(dǎo)電類型Si材料制成的源區(qū)和漏區(qū)，分別位于該第一導(dǎo)電類型SiGe體區(qū)的兩側(cè)，在所述源區(qū)和漏區(qū)與該SiGe體區(qū)之間分別形成該硅-鍺硅異質(zhì)結(jié)。
7.一種基于硅-鍺硅異質(zhì)結(jié)的單晶體管DRAM單元，包括 絕緣體上硅晶片；以及NMOS晶體管，形成在該絕緣體上硅晶片上，該NMOS晶體管包括 第一導(dǎo)電類型SiGe體區(qū)，形成在該絕緣體上硅晶片的頂層中，其中該第一導(dǎo)電類型 SiGe體區(qū)中的鍺含量達(dá)到的摩爾比導(dǎo)致該第一導(dǎo)電類型SiGe體區(qū)的價(jià)帶位置高于該絕緣體上硅晶片的頂層材料的價(jià)帶位置；以及源區(qū)和漏區(qū)，由第二導(dǎo)電類型Si材料制成，所述源區(qū)和漏區(qū)分別位于該第一導(dǎo)電類型SiGe體區(qū)的兩側(cè)，在所述源區(qū)和漏區(qū)與該SiGe體區(qū)之間分別形成硅-鍺硅異質(zhì)結(jié)。
8.根據(jù)權(quán)利要求7所述的單晶體管DRAM單元，其中在該絕緣體上硅晶片的頂層中、在該NMOS晶體管的柵極下方形成該第一導(dǎo)電類型Si層的薄層，以作為籽晶層來(lái)選擇性外延生長(zhǎng)SiGe外延層；以及通過(guò)對(duì)該SiGe外延層進(jìn)行表面干氧氧化工藝來(lái)形成該第一導(dǎo)電類型SiGe體區(qū)，該第一導(dǎo)電類型SiGe體區(qū)具有相對(duì)于該SiGe外延層而向兩側(cè)延伸擴(kuò)散的曲面形狀。
9.根據(jù)權(quán)利要求7或8所述的單晶體管DRAM單元，還包括Si襯層，位于該絕緣體上硅晶片的其上形成有該第一導(dǎo)電類型SiGe體區(qū)的表面上，并位于該NMOS晶體管的柵極絕緣層下方。
10.根據(jù)權(quán)利要求7或8所述的單晶體管DRAM單元，其中該第一導(dǎo)電類型SiGe體區(qū)為 SihGiix 層，且 0.01 彡 X 彡 0.8。
全文摘要
一種基于硅-鍺硅異質(zhì)結(jié)的單晶體管DRAM單元及其制備方法。該制備方法包括以下步驟在絕緣體上硅晶片的頂層中形成SiGe外延層；對(duì)該SiGe外延層進(jìn)行表面干氧氧化工藝，以形成第一導(dǎo)電類型SiGe體區(qū)，并且該干氧氧化工藝一直進(jìn)行到導(dǎo)致該第一導(dǎo)電類型SiGe體區(qū)中的鍺含量達(dá)到的摩爾比讓該第一導(dǎo)電類型SiGe體區(qū)的價(jià)帶位置高于該絕緣體上硅晶片的頂層材料的價(jià)帶位置后才停止；以及在經(jīng)過(guò)上述處理的絕緣體上硅晶片中形成包括基于硅-鍺硅的異質(zhì)結(jié)的NMOS晶體管，該NMOS晶體管即該單晶體管。本發(fā)明的1T-DRAM單元可以有效降低工作電壓，同時(shí)又增大了讀“0”和讀“1”之間的輸出電流的差額，即增大了信號(hào)裕度。
文檔編號(hào)H01L27/108GK102437127SQ20111039169
公開(kāi)日2012年5月2日 申請(qǐng)日期2011年11月30日 優(yōu)先權(quán)日2011年11月30日
發(fā)明者陳玉文, 黃曉櫓 申請(qǐng)人:上海華力微電子有限公司