專利名稱：一種BiCMOS工藝中的VPNP器件結(jié)構(gòu)及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體制造領(lǐng)域，特別是涉及一種BiCMOS工藝中的VPNP器件結(jié)構(gòu)。本發(fā)明還涉及一種BiCMOS工藝中的VPNP器件結(jié)構(gòu)的制造方法。
背景技術(shù)：
在射頻應(yīng)用中，需要越來越高的器件特征頻率，RFCMOS (射頻互補(bǔ)金屬氧化層半導(dǎo)體場效晶體管)雖然在先進(jìn)的工藝技術(shù)中能實現(xiàn)較高頻率，但還是難以完全滿足射頻要求，如很難實現(xiàn)40GHz以上的特征頻率，而且先進(jìn)工藝的研發(fā)成本也是非常高；化合物半導(dǎo)體可實現(xiàn)非常高的特征頻率器件，但由于材料成本高、尺寸小的缺點，加上大多數(shù)化合物半導(dǎo)體有毒，限制了其應(yīng)用。SiGe HBT則是超高頻器件的很好選擇，首先其利用SiGe(鍺硅) 與Si(硅)的能帶差別，提高發(fā)射區(qū)的載流子注入效率，增大器件的電流放大倍數(shù)；其次利用SiGe基區(qū)的高摻雜，降低基區(qū)電阻，提高特征頻率；另外SiGe工藝基本與硅工藝相兼容， 因此SiGe HBT(硅鍺異質(zhì)結(jié)雙極晶體管)已經(jīng)成為超高頻器件的主力軍。常規(guī)的SiGe HBT采用高摻雜的集電區(qū)埋層，以降低集電區(qū)電阻，另外采用深槽隔離降低集電區(qū)和襯底之間的寄生電容，改善HBT的頻率特性。該器件工藝成熟可靠，但主要缺點有1.集電區(qū)外延成本高；2.射頻能力有限，襯底電流高；3.深槽隔離工藝復(fù)雜，成本較高。

發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問題是提供一種BiCMOS工藝中的VPNP器件結(jié)構(gòu)能降低集電區(qū)電阻，提高器件的射頻性能，降低VPNP管的放大系數(shù)和襯底電流。為此，本發(fā)明還提供一種BiCMOS工藝中的VPNP器件結(jié)構(gòu)的制造方法。本發(fā)明的VPNP器件結(jié)構(gòu)，包括P型襯底頂部形成有P型埋層和深N阱，深N阱頂部形成有N型埋層、P型埋層和集電區(qū)，位于深N阱頂部的P型埋層與集電區(qū)相鄰；集電區(qū)上方形成有基區(qū)，基區(qū)頂部形成有發(fā)射區(qū)；淺溝槽隔離形成于P型襯底和深N阱上方與集電區(qū)和基區(qū)相鄰；隔離介質(zhì)形成于基區(qū)和淺溝槽隔離上方，多晶硅層形成于基區(qū)上方，部分多晶硅層位于隔離介質(zhì)上方；P型埋層和N型埋層通過深接觸孔引出連接金屬連線，多晶硅層通過接觸孔引出連接金屬連線，發(fā)射區(qū)通過接觸孔引出連接金屬連線。本發(fā)明VPNP器件結(jié)構(gòu)的制造方法，包括(1)在P型襯底上制作淺溝槽隔離，注入形成深N阱，在淺溝槽隔離底部注入形成 P型埋層和N型埋層；(2)在深N阱中注入形成P阱，P阱作為器件的集電區(qū)；(3)在集電區(qū)中注入形成基區(qū)，生長隔離介質(zhì)，刻蝕打開基區(qū)引出窗口 ；(4)淀積多晶硅層，刻蝕打開發(fā)射區(qū)窗口 ；(5)在基區(qū)中注入形成發(fā)射區(qū)；(6)將P型埋層和N型埋層通過深接觸孔弓I出連接金屬連線，多晶硅層通過接觸孔弓丨出連接金屬連線，發(fā)射區(qū)通過接觸孔弓I出連接金屬連線。實施步驟(1)吋，P型埋層和N型埋層的注入劑量為I14CnT2至l16cnT2，能量小于 15keV0本發(fā)明VPNP器件結(jié)構(gòu)的集電區(qū)通過一道P型阱注入形成，取代傳統(tǒng)エ藝中的埋 層，在不改變器件基本擊穿特性的基礎(chǔ)上，能降低集電區(qū)電阻，能提高器件的射頻性能，能 降低VPNP管的放大系數(shù)和襯底電流。


下面結(jié)合附圖與具體實施方式
對本發(fā)明作進(jìn)ー步詳細(xì)的說明圖1是本發(fā)明VPNP器件結(jié)構(gòu)的示意圖。圖2是本發(fā)明VPNP器件與傳統(tǒng)VPNP器件雜質(zhì)濃度分布比較示意圖。圖3是本發(fā)明VPNP器件制造方法的流程圖。圖4是本發(fā)明VPNP器件制造方法的示意圖一，其顯示步驟(1)形成的器件結(jié)構(gòu)。圖5是本發(fā)明VPNP器件制造方法的示意圖一，其顯示步驟(2)形成的器件結(jié)構(gòu)。圖6是本發(fā)明VPNP器件制造方法的示意圖一，其顯示步驟C3) ( 形成的器件 結(jié)構(gòu)。附圖標(biāo)記說明1是P型襯底2是深N阱3是P型埋層4是N型埋層5是集電區(qū)6是基區(qū)7是淺溝槽隔離8發(fā)射區(qū)9是隔離介質(zhì)10是多晶硅層11接觸孔12是深接觸孔13金屬連線。
具體實施例方式如圖1所示，本發(fā)明的VPNP器件結(jié)構(gòu)，包括P型襯底1頂部形成有P型埋層3和 深N阱2，深N阱2頂部形成有N型埋層4、P型埋層3和集電區(qū)5，位于深N阱頂部的P型 埋層3與集電區(qū)5相鄰；集電區(qū)5上方形成有基區(qū)6，基區(qū)6頂部形成有發(fā)射區(qū)8 ；淺溝槽 隔離7形成于P型襯底1和深N阱2上方與集電區(qū)5和基區(qū)6相鄰；隔離介質(zhì)9形成于基 區(qū)6和淺溝槽隔離7上方，多晶硅層10形成于基區(qū)6上方，部分多晶硅層10位于隔離介質(zhì) 9上方；P型埋層3和N型埋層4通過深接觸孔12引出連接金屬連線13，多晶硅層10通過 接觸孔11引出連接金屬連線13，發(fā)射區(qū)8通過接觸孔11引出連接金屬連線13。如圖2所示，本發(fā)明VPNP器件與傳統(tǒng)VPNP器件雜質(zhì)濃度分布，P阱注入后從雜質(zhì) 分布深度來看，不影響器件的擊穿特性，由于集電區(qū)濃度增加，改善了器件的射頻特性，截 至頻率能得到提高，并且此PNP管的寄生NPN器件的基區(qū)寬度大大增加，從而能降低放大系 數(shù)和襯底電流。如圖3所示，本發(fā)明VPNP器件結(jié)構(gòu)的制造方法，包括(1)如圖4所示，在P型襯底1上制作淺溝槽隔離7，注入形成深N阱2，在淺溝槽隔離7底部注入形成P型埋層3和N型埋層4 ；(2)如圖5所示，在深N阱中注入形成P阱，P阱作為器件的集電區(qū)5 ；(3)如圖6所示，在集電區(qū)5中注入形成基區(qū)6，生長隔離介質(zhì)9，刻蝕打開基區(qū)引出窗口 ；(4)淀積多晶硅層10，刻蝕打開發(fā)射區(qū)窗口 ；(5)在基區(qū)6中注入形成發(fā)射區(qū)8 ；(6)將P型埋層3和N型埋層4通過深接觸孔12引出連接金屬連線13，多晶硅層 10通過接觸孔11引出連接金屬連線13，發(fā)射區(qū)8通過接觸孔11引出連接金屬連線13形成如圖1所示器件。以上通過具體實施方式
和實施例對本發(fā)明進(jìn)行了詳細(xì)的說明，但這些并非構(gòu)成對本發(fā)明的限制。在不脫離本發(fā)明原理的情況下，本領(lǐng)域的技術(shù)人員還可做出許多變形和改進(jìn)，這些也應(yīng)視為本發(fā)明的保護(hù)范圍。
權(quán)利要求
1.一種BiCMOS工藝中的VPNP器件結(jié)構(gòu)，其特征是，包括P型襯底頂部形成有P型埋層和深N阱，深N阱頂部形成有N型埋層、P型埋層和集電區(qū)，位于深N阱頂部的P型埋層與集電區(qū)相鄰；集電區(qū)上方形成有基區(qū)，基區(qū)頂部形成有發(fā)射區(qū)；淺溝槽隔離形成于P型襯底和深N阱上方與集電區(qū)和基區(qū)相鄰；隔離介質(zhì)形成于基區(qū)和淺溝槽隔離上方，多晶硅層形成于基區(qū)上方，部分多晶硅層位于隔離介質(zhì)上方；P型埋層和N型埋層通過深接觸孔弓I出連接金屬連線，多晶硅層通過接觸孔引出連接金屬連線，發(fā)射區(qū)通過接觸孔引出連接金屬連線。
2.—種BiCMOS工藝中的VPNP器件結(jié)構(gòu)的制造方法，其特征是，包括(1)在P型襯底上制作淺溝槽隔離，注入形成深N阱，在淺溝槽隔離底部注入形成P型埋層和N型埋層；(2)在深N阱中注入形成P阱，P阱作為器件的集電區(qū)；(3)在集電區(qū)中注入形成基區(qū)，生長隔離介質(zhì)，刻蝕打開基區(qū)引出窗口；(4)淀積多晶硅層，刻蝕打開發(fā)射區(qū)窗口；(5)在基區(qū)中注入形成發(fā)射區(qū)；(6)將P型埋層和N型埋層通過深接觸孔弓I出連接金屬連線，多晶硅層通過接觸孔弓I出連接金屬連線，發(fā)射區(qū)通過接觸孔弓I出連接金屬連線。
3.如權(quán)利要求2所述VPNP器件結(jié)構(gòu)的制造方法，其特征是實施步驟(1)時，P型埋層和N型埋層的注入劑量為I14CnT2至l16cm_2，能量小于15keV。
全文摘要
本發(fā)明公開了一種BiCMOS工藝中的VPNP器件結(jié)構(gòu)，包括P型襯底頂部形成有P型埋層和深N阱，深N阱頂部形成有N型埋層、P型埋層和集電區(qū)，位于深N阱頂部的P型埋層與集電區(qū)相鄰；集電區(qū)上方形成有基區(qū)，基區(qū)頂部形成有發(fā)射區(qū)；淺溝槽隔離形成于P型襯底和深N阱上方與集電區(qū)和基區(qū)相鄰；隔離介質(zhì)形成于基區(qū)和淺溝槽隔離上方，多晶硅層形成于基區(qū)上方，部分多晶硅層位于隔離介質(zhì)上方；P型埋層和N型埋層通過深接觸孔引出接金屬連線，多晶硅層通過接觸孔引出接金屬連線，發(fā)射區(qū)通過接觸孔引出接金屬連線。本發(fā)明還公開了一種所述VPNP器件結(jié)構(gòu)的制造方法。本發(fā)明VPNP器件結(jié)構(gòu)及其制造方法能降低集電區(qū)電阻，提高器件射頻性能，降低VPNP管放大系數(shù)和襯底電流。
文檔編號H01L21/331GK102412277SQ20111037446
公開日2012年4月11日 申請日期2011年11月21日 優(yōu)先權(quán)日2011年11月21日
發(fā)明者劉冬華, 段文婷, 石晶, 胡君, 錢文生 申請人:上海華虹Nec電子有限公司