專利名稱：半導體器件和用于制造半導體器件的方法
技術(shù)領域：
該說明書涉及半導體器件的實施例，具體地，涉及具有邊緣終止 (edge-termination)結(jié)構(gòu)的功率半導體器件和這樣的器件的制造方法的實施例。
背景技術(shù)：
汽車、用電設備和工業(yè)應用中的現(xiàn)代裝置的許多功能(諸如轉(zhuǎn)換電能和驅(qū)動電動機或電機)依賴于半導體器件。通常期望諸如二極管和IGBT (絕緣柵雙極晶體管)之類的整流半導體器件具有足夠高的阻斷(blocking)能力。因此，通常期望它們的一個或多個整流Pn結(jié)承受足夠高的反向電壓。不利的定尺寸(dimensioning)會導致接近或在整流pn結(jié)到達半導體材料的表面的點處產(chǎn)生雪崩。因此，阻斷能力會下降到完全在半導體材料的體擊穿電壓的值之下的值。為了使得由于接近半導體器件的表面的整流pn結(jié)而導致的阻斷能力下降最小化，通?？梢栽诎雽w器件的外圍區(qū)中使用平面邊緣終止結(jié)構(gòu)和/或垂直邊緣終止結(jié)構(gòu)， 以在阻斷模式中重新分布電場。諸如場板、保護環(huán)結(jié)構(gòu)或溝道截止區(qū)域(stop region)的平面邊緣終止結(jié)構(gòu)可以布置在半導體器件的主水平表面上。通常，使用若干個邊緣終止結(jié)構(gòu)的組合。為了實現(xiàn)高阻斷能力和穩(wěn)定性，當使用平面邊緣終止結(jié)構(gòu)時，通常要求比較大的外圍區(qū)。此外，外圍區(qū)的大小通常隨額定阻斷電壓而增大。例如，對于600V的額定阻斷電壓，通常使用具有至少大約200 μ m的水平延伸的場板。對于大約6. 5kV的額定阻斷電壓，場板的水平延伸通常大于大約2mm。因此，用于切換和/或控制負載電流的有源區(qū)的大小與外圍區(qū)的大小之間的比率通常隨額定阻斷電壓增大而減小。與此不同，垂直邊緣終止結(jié)構(gòu)(也稱為臺面(mesa)邊緣終止結(jié)構(gòu))通常需要較少的空間。然而，形成這些結(jié)構(gòu)通常與當與MOS技術(shù)結(jié)合時例如用于研磨的增加處理要求相關聯(lián)。

發(fā)明內(nèi)容
根據(jù)實施例，提供了一種半導體器件。所述半導體器件包括半導體主體，該半導體主體具有彼此間隔開的第一半導體區(qū)域和第二半導體區(qū)域。半導體器件還包括與第一半導體區(qū)域歐姆接觸的第一金屬化(metallization)、以及與第二半導體區(qū)域歐姆接觸的第二金屬化。絕緣區(qū)域在第一半導體區(qū)域與第二半導體區(qū)域之間延伸。半絕緣區(qū)域通過絕緣區(qū)域與半導體主體間隔開，并且將第一金屬化與第二金屬化電連接。半絕緣區(qū)域具有大約 IO3Ohm cm到大約IO14Ohm cm的電阻率。根據(jù)實施例，提供了一種半導體器件。半導體器件包括半導體主體，該半導體主體具有帶有pn結(jié)的二極管結(jié)構(gòu)。半導體器件還在半導體主體的外圍區(qū)中包括邊緣終止結(jié)構(gòu)， 該邊緣終止結(jié)構(gòu)具有部分布置在半導體主體中的與pn結(jié)相鄰的絕緣區(qū)域。半絕緣區(qū)域被布置在絕緣區(qū)域上并且與半導體主體間隔開。半絕緣區(qū)域形成與二極管結(jié)構(gòu)并聯(lián)連接的電阻器。根據(jù)實施例，提供了一種半導體器件。半導體器件包括半導體主體，該半導體主體具有主水平表面、第一導電類型的延伸到主水平表面的第一半導體區(qū)域、第二導電類型的延伸到主水平表面的第二半導體區(qū)域以及垂直溝槽。該垂直溝槽從主水平表面延伸到半導體主體中并且布置在第一半導體區(qū)域與第二半導體區(qū)域之間。絕緣塞(plug)布置在垂直溝槽中并且延伸到主水平表面之外。半導體器件還包括半絕緣區(qū)域、與第一半導體區(qū)域歐姆接觸的第一金屬化以及與第二半導體區(qū)域歐姆接觸的第二金屬化。半絕緣區(qū)域布置在絕緣塞上并且將第一金屬化與第二金屬化電連接。根據(jù)實施例，提供了一種用于形成半導體器件的方法。該方法包括提供半導體主體，該半導體主體具有主水平表面、水平延伸的pn結(jié)以及從主水平表面延伸到水平延伸的 pn結(jié)之下的垂直溝槽。通過旋涂和/或噴墨印刷和/或絲網(wǎng)印刷在主水平表面上形成電介質(zhì)層，以使得至少完全填充垂直溝槽。在電介質(zhì)層上形成第二層。相對于電介質(zhì)層選擇性地蝕刻第二層，以在電介質(zhì)層上以主水平表面上的突起(projection)形成覆蓋垂直溝溝槽的掩模。使用第二層作為掩模來回蝕(etch back)電介質(zhì)層。根據(jù)實施例，提供了一種用于形成半導體器件的方法。該方法包括提供半導體主體，該半導體主體具有彼此間隔開的第一半導體區(qū)域和第二半導體區(qū)域。形成絕緣區(qū)域以使得絕緣區(qū)域在第一半導體區(qū)域與第二半導體區(qū)域之間延伸。在絕緣區(qū)域上形成具有大約 IO3Ohm cm至大約IO14Ohm cm的電阻率的半絕緣區(qū)域，并且該半絕緣區(qū)域與半導體主體間隔開。形成與第一半導體區(qū)域和半絕緣區(qū)域歐姆接觸的第一金屬化。形成與第二半導體區(qū)域和半絕緣區(qū)域歐姆接觸的第二金屬化。在閱讀以下詳細描述時并且在查看附圖時，本領域技術(shù)人員將認識到另外的特征和優(yōu)點。


包括附圖以提供對實施例的進一步理解，并且附圖并入本說明書中并構(gòu)成本說明書的一部分。附圖示出了實施例并且與描述一起用于說明實施例的原理。將容易理解其它實施例以及實施例的許多預期優(yōu)點，這是由于參考以下詳細描述使得其它實施例以及實施例的許多預期優(yōu)點變得更好理解。附圖的元件不一定相對于彼此是按比例的。相同的附圖標記指示相應類似的部分。圖1示意性地示出了根據(jù)一個或多個實施例的垂直半導體器件的垂直橫截面。圖2示意性地示出了根據(jù)一個或多個實施例的垂直半導體器件的垂直橫截面。圖3示意性地示出了根據(jù)一個或多個實施例的垂直半導體器件的平面圖。圖4示意性地示出了根據(jù)一個或多個實施例的垂直半導體器件的垂直橫截面。圖5示意性地示出了根據(jù)一個或多個實施例的垂直半導體器件的垂直橫截面中的電位分布。圖6示意性地示出了垂直半導體器件的垂直橫截面中的電位分布。圖7示意性地示出了根據(jù)一個或多個實施例的垂直半導體器件的電場分布。圖8至16示意性地示出了根據(jù)一個或多個實施例的制造過程。圖17至19示意性地示出根據(jù)一個或多個實施例的制造過程。
具體實施例方式在以下的詳細描述中，參照附圖，附圖構(gòu)成了本發(fā)明的一部分，并且通過可以實踐本發(fā)明的說明具體實施例示出了附圖。在這點上，參照所描述的(一個或多個)圖的取向來使用諸如“頂”、“底”、“前”、“后”、“首”、“尾”等的方向性術(shù)語。由于實施例的部件可以以多個不同的取向來放置，因此方向性術(shù)語用于說明目的而非限制。應理解，可以利用其它實施例，并且在不背離本發(fā)明的范圍的情況下，可以進行結(jié)構(gòu)或邏輯改變。因此，不應以限制意義來理解以下詳細描述，并且由所附權(quán)利要求來限定本發(fā)明的范圍?，F(xiàn)在將詳細參考各個實施例，圖中示出了各個實施例的一個或多個示例。僅通過說明來提供各個示例，并且不意為本發(fā)明的限制。例如，可以在其它實施例使用或與其它實施例結(jié)合使用被示出或描述為一個實施例的一部分的特征，以產(chǎn)生又一實施例。本發(fā)明旨在包括這樣的修改和變型。使用特定語言來描述示例，這些特定語言不應被解釋為限制所附權(quán)利要求的范圍。附圖不是按比例的并且僅用于說明目的。為了清楚，在不同的圖中相同的元件或制造步驟以相同的標記來指示，除非相反地聲明。本說明書中所使用的術(shù)語“水平”旨在描述與半導體襯底或主體的第一或主水平表面基本平行的取向。這可以例如是晶片或管芯(die)的表面。本說明書中所使用的術(shù)語“垂直”旨在描述基本被布置成與第一表面垂直的、即被布置成與半導體襯底或主體的第一表面的法線方向平行的取向。在本說明書中，ρ摻雜被稱為第一導電類型，而η摻雜被稱為第二導電類型。半導體器件可以以相反的摻雜關系形成，以使得第一導電類型可以是η摻雜的，而第二導電類型可以是P摻雜的。此外，一些圖通過緊靠摻雜類型指示“_”或“ + ”示出了相對摻雜濃度。 例如，“η_”表示小于“η”摻雜區(qū)域的摻雜濃度的摻雜濃度，而“η+”摻雜區(qū)域具有比“η”摻雜區(qū)域大的摻雜濃度。然而，指示相對摻雜濃度并不意味著相同相對摻雜濃度的摻雜區(qū)域需要具有相同的絕對摻雜濃度，除非另外聲明。例如，兩個不同的η+區(qū)域可以具有不同的絕對摻雜濃度。這同樣適用于例如η.區(qū)域和ρ+區(qū)域。在本說明書中描述的具體實施例涉及而不限于具有場重新分布結(jié)構(gòu)的半導體器件，具體地，涉及單極或雙極功率半導體器件，該單極或雙極功率半導體器件具有用于載送和/或控制負載電流的有源區(qū)以及具有邊緣終止結(jié)構(gòu)的外圍區(qū)，以分別重新分布電場和電位，以使得增大阻斷電壓。半導體器件可以是垂直半導體器件，諸如垂直二極管、垂直晶閘管、垂直IGBT、垂直MOSFET或垂直JFET (結(jié)型FET )。在本說明書中所使用的術(shù)語“功率半導體器件”旨在描述單個芯片上具有高電壓和/或高電流切換能力的半導體器件。換言之，功率半導體器件旨在用于通常為安培范圍的高電流和/或通常高于400V更通常地高于600V的高電壓。在本說明書中的上下文中，術(shù)語“歐姆接觸”、“電接觸”、“接觸”、“歐姆連接”、以及 “電連接”旨在描述半導體器件的兩個區(qū)域、部分或部件之間的、或者一個或多個器件的不同端子之間的、或者半導體器件的端子或金屬化與半導體器件的部分或部件之間的歐姆電連接或歐姆電流通路。圖1以垂直橫截面的截面示出了半導體器件100的實施例。半導體器件100包括半導體主體40，該半導體主體40具有第一或主水平表面15和與第一表面15相對布置的第二表面或背表面16。第一表面15的法線方向 基本平行于(即，限定了)垂直方向。半導體主體40可以是單個塊體(bulk)單晶材料。還可能的是，半導體主體40包括塊體單晶材料20和至少一個形成在其上的外延層30。由于可以在一個或多個外延層的沉積期間調(diào)整摻雜濃度，因此使用(一個或多個)外延層30在定制材料的背景摻雜方面提供了更大的自由度。在以下，主要參考硅(Si)半導體器件來分別說明涉及半導體器件及其制造方法的實施例。因此，單晶半導體區(qū)域或?qū)油ǔＪ菃尉Ч鑵^(qū)域或硅層。然而，應理解，半導體主體40 可以由適合于制造半導體器件的任意半導體材料制成。這樣的材料的示例包括但不限于 舉例來說，諸如硅(Si)或鍺(Ge)的元素半導體材料，諸如碳化硅(SiC)或鍺化硅(SiGe)的 IV族化合物半導體材料，諸如氮化鎵(GaN)、砷化鎵(GaAs)、磷化鎵(GaP)、磷化銦(InP)、 磷化鎵銦(InGaPa)、氮化鋁鎵(AWaN)、氮化鋁銦(AlInN)、氮化銦鎵(InGaN)、氮化鋁鎵銦 (AlGaInN)或磷化銦鎵砷(InGaAsP)的二元、三元或四元III-V族半導體材料，以及諸如碲化鎘(CdTe)和碲鎘汞(HgCdTe)的二元或三元II-VI族半導體材料。上述半導體材料也被稱為同質(zhì)結(jié)半導體材料。當組合兩種不同的半導體材料時，形成異質(zhì)結(jié)半導體材料。異質(zhì)結(jié)半導體材料的示例包括但不限于氮化鋁鎵(AKiaN)-氮化鋁鎵銦(AKialnN)、氮化銦鎵 (InGaN)-氮化鋁鎵銦(AWaInN)、氮化銦鎵(InGaN)-氮化鎵(GaN)、氮化鋁鎵(AWaN)-氮化鎵(GaN)、氮化銦鎵(InGaN)-氮化鋁鎵(AlGaN)、硅-碳化硅(SixCh)以及硅-SiGe異質(zhì)結(jié)半導體材料。對于功率半導體應用，當前主要使用Si、SiC、GaAs以及GaN材料。如果半導體主體包括諸如SiC或GaN的高帶隙材料，其分別具有高擊穿電壓和高臨界雪崩場強，則可以將各半導體區(qū)域的摻雜選擇得較高，這減小了導通電阻R。n。通常，半導體器件100是具有有源區(qū)110和外圍區(qū)120的垂直功率半導體器件，有源區(qū)Iio用于載送和/或控制負載電流，外圍區(qū)120具有邊緣終止結(jié)構(gòu)10。外圍區(qū)120在所示出的橫截面中延伸直至側(cè)邊緣17，通常為鋸切邊緣17。圖1中僅示出了有源區(qū)110的最右部分。有源區(qū)110的未示出的部分可以包括多個單位單元，例如具有布置在主水平表面15上或者布置在從主水平表面15延伸到半導體主體40中的溝槽中的絕緣柵電極的多個MOSFET結(jié)構(gòu)。半導體器件100還可以形成功率二極管100。因而，第一半導體區(qū)域1可以不構(gòu)造在有源區(qū)110中。例如，半導體器件100可以形成具有重摻雜ρ型發(fā)射極1的CAL 二極管(CAL=受控軸向壽命)或具有相對弱ρ摻雜的發(fā)射極1的EMCON 二極管(EMCON=發(fā)射極受控)。然而，半導體器件100還可以形成具有如下構(gòu)造的ρ發(fā)射極1的SPEED 二極管 (自調(diào)整P發(fā)射極效率二極管)具有用于正常操作的弱P摻雜區(qū)和用于浪涌電流的高P摻雜區(qū)。通常，在半導體器件100的完整橫截面視圖中，具有邊緣終止結(jié)構(gòu)10的另一外圍區(qū)(未示出)通常布置在有源區(qū)110的左部。半導體主體40包括ρ+型第一半導體區(qū)域1和η.型第二半導體區(qū)域2，它們延伸到主水平表面15并且通過布置在外圍區(qū)120中的垂直溝槽18彼此間隔開。垂直溝槽18從主水平表面15延伸到半導體主體40中。在圖1所示的示例性實施例中，半導體主體40還包括與第一半導體區(qū)域1形成ρη 結(jié)5的η型第三半導體區(qū)域3。ρη結(jié)5例如可以形成功率二極管100的ρη負載結(jié)5或者功率MOSFET 100或功率IGBT的體二極管5。因此，第一半導體區(qū)域1可以形成陽極區(qū)域1或主體區(qū)域1，并且第三半導體區(qū)域3可以形成有源區(qū)110中的基部區(qū)域3或漂移區(qū)域3。 第二半導體區(qū)域2通常形成外圍區(qū)120中的溝道截止區(qū)域2，并且可以水平延伸直至半導體主體40的鋸切邊緣17。為了清楚起見，在以下描述中主要關于二極管100來說明半導體器件100的操作。半導體器件100還可以形成M0SFET、IGBT或JFET。在這些情況下，漂移區(qū)域3通常還延伸到有源區(qū)110中的主水平表面15。第一金屬化11布置在主水平表面15上并且與第一半導體區(qū)域1歐姆接觸。第二金屬化12布置在主水平表面15上并且與第二半導體區(qū)域2歐姆接觸。此外，第三金屬化13布置在背表面16上并且經(jīng)由高摻雜的第四半導體區(qū)域4與第三半導體區(qū)域3歐姆接觸。當半導體器件100形成MOSFET、JFET或二極管時，第四半導體區(qū)域4為如圖1所示的 η.型。如果半導體器件100形成IGBT，則第四半導體區(qū)域4為ρ+型。因此，當通過在第一金屬化11與第三金屬化13之間施加正電壓差VA-Vc>0而使得ρη結(jié)5正向偏置時，負載電流在操作期間可以在第一金屬化11與第三金屬化13之間流動，第一金屬化11通常形成陽極11，并且第三金屬化13通常形成陰極13。金屬化11、12和13的材料通常為諸如Ti、W和Co的金屬，并且也可以是具有金屬性的或者關于導電性具有接近金屬屬性的材料，諸如高摻雜的η型或P型多晶硅、TiN或諸如WSi2的導電硅化物。第一、第二和第三金屬化11、12、13在下文中還分別被稱為第一導電區(qū)域11、第二導電區(qū)域12和第三導電區(qū)域13。第三金屬化13通常與第二金屬化12低歐姆接觸或與之短路。這可以通過例如在靠近鋸切邊緣17的各部分中的η型半導體區(qū)域2、3和4的適當高摻雜濃度、鋸切邊緣17 上的另一導電區(qū)域或金屬化和/或通過外部接線來實現(xiàn)。在操作期間，第二和第三金屬化 12、13通常在相同電位Vc。對于功率半導體器件，引入ρ型第一半導體區(qū)域1中的摻雜劑劑量通常高于所使用的半導體材料的擊穿電荷，對于硅而言，該摻雜劑劑量取決于額定阻斷能力從大約 IO12CnT2到大約IO14CnT2變化。因此，所得到的第一半導體區(qū)域1的最大摻雜濃度例如取決于其垂直尺寸而位于大約IO15CnT3與大約IO19CnT3之間。η型第二半導體區(qū)域2中的最大摻雜濃度例如在大約IO18CnT3與大約102°cm_3之間的范圍中，并且在η型第三半導體區(qū)域3中， 通常位于大約l*1014cnT3與大約5*1014cnT3之間，例如在大約1. 5*1014cnT3的區(qū)域中。η型第四半導體區(qū)域4的最大摻雜濃度通常在大約IO15CnT3與大約102°cm_3之間。半導體區(qū)域的摻雜關系也可以相反。在圖1所示的示例性實施例中，垂直溝槽18與ρη結(jié)5鄰接，并且部分延伸到第三半導體區(qū)域3中和垂直延伸到ρη結(jié)5之下。垂直溝槽18完全以形成絕緣區(qū)域6的絕緣材料來填充。絕緣區(qū)域6通常在第一半導體區(qū)域1與第二半導體區(qū)域2之間以及第一金屬化11與第二金屬化12之間延伸。換言之，絕緣區(qū)域6完全填充垂直溝槽18并且延伸到主水平表面15之外。再換言之，絕緣區(qū)域6部分布置在垂直溝槽18中。以下，絕緣區(qū)域6也被稱為絕緣塞6。通常，絕緣區(qū)域6包括具有足夠高電介質(zhì)強度和防潮性的有機和/或無機聚合物。 例如，絕緣區(qū)域6包括和/或由固化環(huán)氧樹脂制成，諸如SU8、硅樹脂、旋涂玻璃、聚合酰亞胺 (諸如聚酰亞胺)、聚對二甲苯或者聚合苯并環(huán)丁烯(諸如Cyclotene 3000)。這些材料可以通過旋涂或者通過印刷技術(shù)(諸如噴墨印刷和絲網(wǎng)印刷)來施加。因此，相對大體積的溝槽18可以高效地以適當?shù)碾娊橘|(zhì)材料來填充。根據(jù)實施例，具有大約IO3Ohm cm到大約IO14Ohm cm的電阻率、更通常地具有大約 IO6Ohm cm到大約IO12Ohm cm的電阻率的半絕緣區(qū)域7布置在絕緣區(qū)域6上并且通過絕緣區(qū)域6與半導體主體40間隔開，以使得半絕緣區(qū)域7連接第一金屬化11和第二金屬化12。 由于金屬化12和13在操作中基本上或幾乎在相同電位\，因此絕緣區(qū)域6形成與二極管 14并聯(lián)連接的電阻器，二極管14由陽極11與陰極13之間的pn結(jié)5形成。換言之，電阻器與電流通路并聯(lián)連接，該電流通路在半導體主體40中布置在第一半導體區(qū)域1與第二半導體區(qū)域2之間，并且穿過pn結(jié)5。當半導體器件100處于阻斷模式時，即，當pn結(jié)5反向偏置時，沿pn結(jié)5形成空間電荷區(qū)域，該空間電荷區(qū)域延伸到第二半導體區(qū)域2中并且較少地延伸到較高摻雜的第一半導體區(qū)域1中。在阻斷模式，電場的等位線穿過外圍區(qū)120中的主水平表面15的平面。 由于跨越半絕緣區(qū)域7的線性電位降，與類似的但是沒有邊緣終止結(jié)構(gòu)10的半導體器件相比，在外圍區(qū)120中靠近主水平表面15的電場通常減小，邊緣終止結(jié)構(gòu)10具有絕緣塞6和布置在絕緣塞6上的半絕緣區(qū)域7。以下將關于圖5至7更詳細地對此進行說明。因此，可以避免靠近主水平表面15開始產(chǎn)生雪崩或者至少將其移動到更高的電壓。這樣，可以提供為功率半導體器件提供具有減小的橫向間隔的可靠邊緣終止結(jié)構(gòu)10。此外，可以減小擊穿電壓在操作期間由于在電介質(zhì)中加入熱電荷載流子而發(fā)生的漂移。邊緣終止結(jié)構(gòu)10也可以與另外的邊緣終止結(jié)構(gòu)(諸如保護環(huán)和場板)組合。為了最小化漏電流，半絕緣區(qū)域7的電阻率和幾何通常被選擇為使得通過半絕緣區(qū)域7的電流在額定阻斷電壓時低于10 mA，更通常地低于5 mA或者甚至低于1 mA。因此， 由半絕緣區(qū)域7形成的電阻器的電阻取決于額定阻斷電壓而在大約5 kOhm到大約50 MOhm 的范圍中，更通常地在大約25 kOhm到大約5 MOhm的范圍中或者甚至更高。通常，電阻高于大約1 kOhm。半絕緣區(qū)域7可以由非單晶半導體材料制成和/或包括非單晶半導體材料。這可以是非晶半導體材料、多晶半導體材料、納米晶半導體材料或其堆疊。半絕緣區(qū)域7的材料可以與半導體主體40的半導體材料在化學方面不同。通常，非單晶半導體材料是類金剛石碳、碳化硅SixCVx (其中0<=X<=1)、非晶氫化硅或者非晶氫化碳化硅。作為半絕緣區(qū)域7的材料的類金剛石碳可以與作為絕緣區(qū)域6的材料的多種無機和有機聚合物組合，如類金剛石碳通常以與聚合物一致的中等溫度來沉積。將關于圖8至16更詳細地對此進行說明。圖2以垂直橫截面的截面示出了半導體器件200的實施例。半導體器件200與半導體器件100類似，并且通常還是具有有源區(qū)210和外圍區(qū)220的功率半導體器件。半導體器件200還包括具有ρ+型第一半導體區(qū)域1和η+型第二半導體區(qū)域2的半導體主體 40，P+型第一半導體區(qū)域1和η+型第二半導體區(qū)域2均延伸到主水平表面15。第一半導體區(qū)域1和第二半導體區(qū)域2分別與第一金屬化11和第二金屬化12歐姆接觸。垂直溝槽 18在外圍區(qū)220中從主水平表面15延伸到半導體主體40中，并且布置在第一半導體區(qū)域 1與第二半導體區(qū)域2之間。絕緣塞6布置在垂直溝槽18中并且延伸到主水平表面15之夕卜。換言之，絕緣塞6部分布置在垂直溝槽18中。半絕緣區(qū)域7布置在絕緣塞6上并且將第一金屬化11和第二金屬化12電連接。然而，當另外的半絕緣區(qū)域8(例如類金剛石碳層 8)布置在絕緣塞6之下以在第一金屬化11與第二金屬化12之間形成另外的電阻器時，半導體器件200的絕緣塞6可以僅部分填充垂直溝槽18。這樣，可以進一步平滑半導體器件 200的阻斷模式中的場分布，以使得可以進一步增大半導體器件200的擊穿電壓，和/或減小擊穿電壓在操作期間的漂移。在另一實施例中，半導體器件200的區(qū)域8對應于薄電介質(zhì)層8，諸如熱形成的 SiO2 或沉積的 Si02、Si3N4、Si0xNy、Al203、Zr02、Ta205、TiA 和 Hf02。在該實施例中，電介質(zhì)層 8和通常包括如關于圖1說明的聚合物的絕緣區(qū)域6共同形成絕緣塞6、8。半導體器件100和200還可以被描述為如下半導體器件其包括具有第一半導體區(qū)域1和第二半導體區(qū)域2的半導體主體40、與第一半導體區(qū)域1歐姆接觸的第一金屬化 11、與第二半導體區(qū)域2歐姆接觸的第二金屬化12、將第一金屬化11和第二金屬化12電連接的半絕緣區(qū)域7以及絕緣區(qū)域6、8，所述絕緣區(qū)域6、8將半絕緣區(qū)域7與半導體主體40 彼此間隔開并且從第一半導體區(qū)域1延伸到第二半導體區(qū)域2。圖3示出了如圖1和2所示的半導體器件100、200的正面的平面圖。半導體器件 100、200可以形成為如圖3所示的單個芯片。鋸切邊緣7在所有側(cè)包圍半導體主體40，半導體主體40在平面圖中通常為矩形的。半導體主體40另外還具有有源區(qū)110、210和在橫向方向上布置在有源區(qū)110、210與鋸切邊緣17之間的外圍區(qū)。在平面圖中，通常僅由半絕緣區(qū)域7包圍的第一金屬化11以及第二金屬化12可見。有源區(qū)110、210被示出為虛線矩形，并且可以在第一金屬化11之下包括多個單位單元，例如DMOS單位單元的陣列。為了清楚起見，沒有示出DMOS單位單元的柵電極的接觸墊。外圍區(qū)具有如參照圖1和2說明的邊緣終止結(jié)構(gòu)。圖1和2通常對應于沿圖3中的虛線的相應垂直橫截面。邊緣終止結(jié)構(gòu)可完全包圍有源區(qū)110、210。圖4以垂直橫截面的截面示出了半導體器件300的實施例。通常，半導體器件300 也是具有有源區(qū)310和通常也環(huán)繞地包圍有源區(qū)310的外圍區(qū)320的功率半導體器件。半導體器件300還包括具有ρ+型第一半導體區(qū)域1的半導體主體40，p+型第一半導體區(qū)域 1延伸到主水平表面15并且與第一金屬化11歐姆接觸。半導體器件300還具有延伸到與主水平表面15相對布置的背表面16的ρ+型第二半導體區(qū)域2。在第一與第二半導體區(qū)域
I、2之間布置有η型第三半導體區(qū)域3。因此，兩個ρη結(jié)5和9布置在第一與第二金屬化
II、12之間。半導體器件300例如可以形成IGBT。因此，第一、第二和第三半導體區(qū)域1、2、 3可以分別在有源區(qū)310中形成主體區(qū)域1、漂移區(qū)域2和集電極區(qū)域3。半導體器件300 還可以包括布置在第二半導體區(qū)域2與第三半導體區(qū)域3之間的可選η型場截止區(qū)域。在外圍區(qū)320中布置有邊緣終止結(jié)構(gòu)10。半導體器件300的邊緣終止結(jié)構(gòu)10還包括絕緣區(qū)域6和布置在絕緣區(qū)域6上的半絕緣區(qū)域7。在圖4所示的示例性實施例中， 絕緣區(qū)域6布置在半導體主體40的側(cè)邊的ν形槽21中。換言之，電介質(zhì)區(qū)域6還形成絕緣塞6，并且半絕緣區(qū)域7在第一與第二金屬化11、12之間形成電阻器，該電阻器具有通常在大約IO3Ohm cm到大約IO14Ohm cm的范圍中、更通常地在大約IO6Ohm cm到大約IO12Ohm cm的范圍中的電阻率。電介質(zhì)區(qū)域6通常還包括和/或由如參照圖1和2說明的聚合物制成。半導體器件300還可以被描述為具有半導體主體40的半導體器件300，半導體主體40具有主水平表面15、與主水平表面15相對布置的背表面16、第一導電類型的延伸到主水平表面15的第一半導體區(qū)域1、第一導電類型的延伸到背水平表面16的第二半導體區(qū)域2以及第二導電類型的與第一半導體區(qū)域1形成第一 pn結(jié)5的第三半導體區(qū)域3。第二 pn結(jié)9形成和/或布置在第二半導體區(qū)域2與第三半導體區(qū)域3之間。第一金屬化11 與第一半導體區(qū)域1歐姆接觸。第二金屬化12與第二半導體區(qū)域2歐姆接觸。側(cè)槽21從側(cè)邊緣或邊延伸到半導體主體40中并且通常與第一和第二 pn結(jié)5、9鄰接。絕緣塞6布置在側(cè)槽21上上。半絕緣區(qū)域7布置在絕緣塞6上并且通過絕緣塞6與半導體主體40間隔開。半絕緣區(qū)域7將第一金屬化11和第二金屬化12電連接。由于電壓沿由半絕緣區(qū)域7形成的電阻器基本上線性地下降，因此在半導體器件 300的操作期間的電場分布通常被改變?yōu)槭沟冒雽w器件300的阻斷電壓增大和/或使得阻斷電壓的漂移減小。因此，半導體器件300的邊緣終止結(jié)構(gòu)10的功能與半導體器件100、 200的邊緣終止結(jié)構(gòu)10的功能類似。圖5示意性地示出了垂直半導體器件的垂直橫截面中的電位分布，該垂直半導體器件與圖ι所示的半導體器件100類似，但是電介質(zhì)區(qū)域6上沒有布置半絕緣區(qū)域7。為了清楚起見，圖5僅對應于外圍區(qū)的截面。未示出第二金屬化。圖5以實線a到k示出了在阻斷模式中(即，當?shù)谝话雽w區(qū)域1與第三半導體區(qū)域3之間形成的pn結(jié)反向偏置時) 形成的電場的等位線。等位線之間的相互距離是電場的場強的度量。場強越高，則兩條相鄰的等位線之間的距離越小。如從等位線的輪廓可以看出，靠近主水平表面15的電場強度沒有增大。詳細的分析揭示了在第三半導體區(qū)域3的左上區(qū)域中(S卩，在塊體中)發(fā)生了擊穿。圖5的等位線對應于大約1. 8 kV的電壓。換言之，圖5的半導體器件對應于功率半導體器件。為了實現(xiàn)高阻斷電壓，垂直溝槽18通常延伸50 μ m或更多而到達半導體主體中。此外，垂直溝槽18通常具有50 μ m或者更多的寬度。因此，溝槽體積相對較高。因此，形成電介質(zhì)區(qū)域6通常包括如以下參照圖8至16更詳細地說明的旋涂或噴射方法。然而，所示出的圖5的等位線對應于如下理想化情形其中同質(zhì)電介質(zhì)區(qū)域6沒有俘獲電荷 (trapped charge)。關于圖6說明俘獲電荷的影響。圖6示意性地示出了與圖5所示的半導體器件類似的垂直半導體器件的垂直橫截面中的電位分布。然而，為了圖6所示的仿真，假設在位于主水平表面15之上大約10 ym 處的平面25處，在絕緣區(qū)域6中俘獲具有大約Tqo11CnT2的表面電荷載流子密度的正表面電荷。電荷的俘獲可以發(fā)生在制造期間和/或通過在半導體器件的操作期間捕獲熱電荷載流子而發(fā)生。圖6還以實線a至h示出了在阻斷模式中形成的電場的等位線。如從與圖5 的比較可以推出，電場分布由于表面電荷的存在而顯著改變。詳細的分析揭示了擊穿電壓減小到低于1.6 kV，并且擊穿發(fā)生在溝槽18的左側(cè)壁處。此外，電介質(zhì)區(qū)域6中的最大場強增加到高于165 MV/m的值，這將導致諸如SU8的電介質(zhì)聚合物的擊穿。注意，對于較低的大約為7*101(ι(3ΠΓ2的表面電荷載流子密度，擊穿電壓已經(jīng)顯著減小。另外，電位分布是在靜態(tài)仿真中獲得的。然而，場強在動態(tài)情形中會變得甚至更高。當半絕緣區(qū)域布置在電介質(zhì)區(qū)域6上時，在制造期間形成在半絕緣區(qū)域之上的帶電層的電荷被屏蔽，并且因此，可以避免擊穿電壓由于制造期間的電荷捕獲而減小。換言之，增加了在電介質(zhì)區(qū)域6上具有半絕緣區(qū)域的半導體器件的擊穿電壓。此外，通過半絕緣區(qū)域的小電流導致平滑化電場分布，以使得電場基本上均勻地分布在電介質(zhì)區(qū)域6中。 因此，半導體器件在操作期間不易于產(chǎn)生由于熱電荷載流子的捕獲而發(fā)生的擊穿電壓的漂移。半絕緣區(qū)域的屏蔽和平滑效果隨著其垂直延伸和與電阻率逆相關的導電性而增加。然而，漏電流通常也隨半絕緣區(qū)域的導電性和高度而增加。取決于垂直延伸，良好的折衷通常是大約IO3Ohm cm到大約IO14Ohm cm的半絕緣的電阻率。半絕緣區(qū)域的垂直延伸通常在大約10 nm到大約10 μ m的范圍中，更通常地在大約IOOnm到大約Ιμπι的范圍中。圖7示意性地示出了垂直半導體器件的電場分布。曲線a和b分別對應于沿圖5 和圖6中的虛線22的電場強度。這量化地示出了電場強度通常在阻斷模式中通過靠近主水平表面的電介質(zhì)層中的俘獲電荷而顯著增加。虛線曲線c對應于可以通過挨著主水平表面布置的半絕緣區(qū)域?qū)崿F(xiàn)的情形。通常，半絕緣區(qū)域與主水平表面間隔開大于大約Iym且小于大約50μπι。例如，半絕緣區(qū)域與主水平表面間隔開大約10 μ m。因此，當pn結(jié)反向偏置時，絕緣塞中的電場在靠近主水平表面的水平平面中是基本恒定的。這通過在以上布置的半絕緣區(qū)域中的線性電位降來實現(xiàn)。在本說明書內(nèi)，術(shù)語“基本上恒定的電場”旨在描述小于兩倍、更通常地小于大約50%、甚至更通常地小于大約20%的電場變化。關于圖8至16，示出了根據(jù)若干實施例的用于形成半導體器件100、200的方法。 在第一過程中，提供通常為晶片或襯底40的半導體主體40。如圖8所示，半導體主體40具有延伸到主水平表面15的η型半導體層3。通常，晶片40還包括在η型半導體層3與背表面16之間延伸的η+型半導體層4，背表面16與主水平表面15相對地布置。η+型半導體層4通常形成所制造的半導體器件中的接觸區(qū)域4。當制造IGBT時，半導體層4通常是ρ+ 型。部分η型半導體層3可以形成所制造的半導體器件中的基部區(qū)域3或漂移區(qū)域3。在圖8中，僅示出半導體器件100、200的最右上部分，其中外圍區(qū)120、220和有源區(qū)110、210 進一步延伸到左部。外圍區(qū)120、220通常在水平橫截面中環(huán)繞地包圍有源區(qū)110、210。ρ+型第一半導體區(qū)域1通過例如掩蔽離子注入(masked ion implantation)來形成。這樣，pn結(jié)5形成在第一半導體區(qū)域1與η型半導體層3之間。此外，η+型第二半導體區(qū)域2通常通過掩蔽離子注入來形成。第一半導體區(qū)域1和第二半導體區(qū)域2被形成為使得它們延伸到主水平表面15。圖9示出了所得到的半導體結(jié)構(gòu)100、200。形成垂直溝槽18。垂直溝槽18從主水平表面15延伸到半導體主體40中且延伸到pn結(jié)5之下。圖10示出了所得到的半導體結(jié)構(gòu)100、200。如果形成功率半導體器件，則溝槽18的寬度和垂直延伸通常大于大約50 μ m。參照圖8至10描述的過程也可以被描述為提供半導體主體40的過程，半導體主體40具有主水平表面15、水平延伸的pn結(jié)5以及從主水平表面15延伸到水平延伸的pn 結(jié)5之下的垂直溝槽18。可以執(zhí)行形成共形層(conformal layer)8a的可選過程。取決于應用，共形層8a 可以通過等離子增強化學氣相沉積(PECVD)而形成為電介質(zhì)層8a或半絕緣層8a。在電介質(zhì)層8a和硅半導體主體40的情況下，電介質(zhì)層8a也可以被形成為熱氧化物。圖11示出了所得到的半導體結(jié)構(gòu)100、200。電介質(zhì)層6a形成在主水平表面15上，以使得至少完全填充垂直溝槽18。通常，電介質(zhì)層6a還覆蓋主水平表面15。根據(jù)實施例，通過旋涂、噴墨印刷和/或絲網(wǎng)印刷來形成電介質(zhì)層6a。這樣，可以用電介質(zhì)材料(通常為之后固化的聚合物)來高效地填充相對較深且較寬的溝槽18。然而，電介質(zhì)層6a也可以通過化學氣相沉積(CVD)來形成。圖12示出了所得到的半導體結(jié)構(gòu)100、200。
電介質(zhì)層6a通常由固化環(huán)氧樹脂制成，諸如SU8、硅樹脂、旋涂玻璃、酰亞胺(諸如聚酰亞胺)、聚對二甲苯或者聚合苯并環(huán)丁烯(諸如Cyclotene 3000)。這些材料在固化期間不收縮或者幾乎不收縮。因此，電介質(zhì)層6a通常不會形成有空隙。因此，可以避免或者至少減少在半導體器件的操作期間的部分放電過程。此外，這些材料具有良好的防潮性。因此，防止半導體器件滲入水分。通常在CVD工藝中，第二層7a形成在電介質(zhì)層6a上。第二層7a可選擇性地從電介質(zhì)層6a蝕刻。因此，第二層7a的部分稍后可以形成硬掩模。圖I3示出了所得到的半導體結(jié)構(gòu)100、200。根據(jù)實施例，第二層7a由半絕緣材料制成，通常為非晶半導體材料、多晶半導體材料或納米晶半導體材料。這樣的材料的示例包括類金剛石碳、非晶氫化碳化硅、非晶氫化硅、以及非單晶碳化硅SixCh (其中0<=X<=1)。因此，第二層7a可以形成電荷的障壁，該障壁原本會在稍后的過程期間形成在電介質(zhì)層6a中或電介質(zhì)層6a上。例如，后續(xù)的蝕刻過程可以由于剩余的堿性離子而產(chǎn)生未保護的電介質(zhì)層6a的正表面電荷。這進而可以減小參照圖5至7說明的擊穿電壓。第二層7a的電阻率通常在從大約IO3Ohm cm到大約IO14Ohm cm的范圍中，更通常地在從大約IO6Ohm cm到大約IO12Ohm cm的范圍中。由于稍后與溝槽18之上的第二層7a 的剩余部分電接觸，因此可以屏蔽剩余部分之上的任何剩余表面電荷。此外，可以經(jīng)由第二層7a的剩余部分施加線性電位輪廓。因此，改進半導體器件的阻斷模式中的場分布，以使得進一步增大阻斷電壓和/或減小半導體器件的使用壽命期間的漂移?？梢砸韵鄬^低的溫度(例如，不超過室溫太多)來沉積類金剛石碳。因此，在形成第二層7a期間，不變更諸如用于電介質(zhì)層6a的聚合苯并環(huán)丁烯的許多聚合物。光刻構(gòu)造的掩模23通常形成在溝槽18之上。圖I3示出了所得到的半導體結(jié)構(gòu)
100,200ο掩?；蛴惭谀?通常通過對第二層7a的反應離子蝕刻(RIE)而形成在垂直溝槽 18之上。圖14示出了所得到的半導體結(jié)構(gòu)100、200。使用掩模7來回蝕電介質(zhì)層6a。圖15示出了所得到的半導體結(jié)構(gòu)100、200。電介質(zhì)層6a的回蝕可以以干蝕刻工藝或濕蝕刻工藝來執(zhí)行。當通過旋涂形成電介質(zhì)層6a時，通常無法完全避免凹陷(dishing)。由于溝槽18 的相對大尺寸，因此電介質(zhì)層6a可以在半導體器件100、200的中心突出大約ΙΟμπι或者甚至大約20 μ m。由于使用掩模7來構(gòu)造電介質(zhì)層6a，因此通常避免或至少減少了用于去除凹陷的化學機械拋光(CMP)。這對于在CMP工藝期間具有大約100 nm/min的低去除速率的聚合物尤其重要。因此，通常通過經(jīng)由掩模7蝕刻電介質(zhì)層6a，顯著減小了處理時間。取決于凹陷，仍然可以執(zhí)行CMP工藝以在形成第二層7a之前減小凹陷，但是與完全去除凹陷相比需要較短的時間?？梢匀コ谀?。在以下的圖中，說明了具有形成半絕緣區(qū)域7的剩余掩模7的實施例。第一導電區(qū)域11和第二導電區(qū)域12形成在主水平表面15上，以使得第一導電區(qū)域11和第二導電區(qū)域12通過由掩模7形成的電阻器而電連接。圖16示出了所得到的半導體結(jié)構(gòu)100。圖16的半導體結(jié)構(gòu)100對應于沒有參照圖11說明的形成共形層8a的可選過程的處理序列。當執(zhí)行該可選過程時，制造如圖2所示的半導體器件200。關于圖17至19，示出了根據(jù)若干實施例的用于形成半導體器件300的另外方法。 在第一過程中，提供通常為晶片40或襯底40的半導體主體40。如圖17所示，半導體主體 40具有通過η+型第三半導體區(qū)域3而彼此間隔開的ρ+型第一半導體區(qū)域1和ρ+型第二半導體區(qū)域2。第三半導體區(qū)域3分別與第一半導體區(qū)域1和第二半導體區(qū)域2形成第一 ρη結(jié)5和第二 ρη結(jié)9。第一半導體區(qū)域1延伸到主水平表面15。第二半導體區(qū)域2延伸到與主水平表面15相對布置的背表面16。ν形槽21在半導體主體40的鋸切邊緣17處側(cè)面地形成到半導體主體40中。ν 形槽21可以通過研磨、噴砂、精磨(lapping)等來形成。圖18示出了所得到的半導體結(jié)構(gòu) 300。圖18僅示出了半導體器件300的最右上部分。有源區(qū)310通常進一步延伸到左部。 在完整的水平橫截面中，外圍區(qū)320通常環(huán)繞地包圍有源區(qū)310，其中圖18僅示出了右截面。電介質(zhì)塞6形成在ν形槽21中，其從ν形槽21突出。此外，半絕緣區(qū)域7形成在電介質(zhì)塞6上。第一金屬化11形成為與第一半導體區(qū)域1和半絕緣區(qū)域7歐姆接觸，并且第二金屬化12形成為與第二半導體區(qū)域2和半絕緣區(qū)域7歐姆接觸。圖19示出了所得到的半導體結(jié)構(gòu)300。半絕緣區(qū)域7的電阻率通常在從大約IO3Ohm cm到大約IO14Ohm cm的范圍中，更通常地在從大約IO6Ohm cm到大約IO12Ohm cm的范圍中。這樣，邊緣終止10形成在半導體器件300的外圍區(qū)320中，這保證了高阻斷能力。半導體器件300的邊緣終止10還可以被描述為具有形成電阻器的附加半絕緣層7的雙正傾斜(bevelled)邊緣終止10。電阻器與電流通路并聯(lián)連接，電流通路在半導體主體40中布置在第一半導體區(qū)域1與第二半導體區(qū)域2之間，并且穿過ρη結(jié)5和9。本文說明的方法通常包括為提供具有彼此間隔開的第一半導體區(qū)域和第二半導體區(qū)域的半導體主體。形成絕緣區(qū)域以使得絕緣區(qū)域在第一半導體區(qū)域與第二半導體區(qū)域之間延伸。在絕緣區(qū)域上形成具有大約IO3Ohm cm到大約IO14Ohm cm的電阻率的半絕緣區(qū)域，以使得半絕緣區(qū)域與半導體主體間隔開。形成與第一半導體區(qū)域和半絕緣區(qū)域歐姆接觸的第一金屬化。形成與第二半導體區(qū)域和半絕緣區(qū)域歐姆接觸的第二金屬化。絕緣區(qū)域可以形成在從主水平表面延伸到半導體主體中的溝槽中或者從半導體主體的鋸切邊緣或側(cè)邊緣延伸到半導體主體中的槽中。使用諸如“以下”、“之下”、“低于”、“之上”、“高于”等的空間相對術(shù)語以易于描述， 用以說明一個元件相對于第二元件的定位。除了與圖中繪出的取向不同的取向之外，這些術(shù)語旨在包括器件的不同取向。此外，諸如“第一”、“第二”等的術(shù)語也用于描述各種元件、 區(qū)域、部分等，并且也不旨在為限制性的。相同的術(shù)語在描述中始終表示相同的元件。如本文所使用的，術(shù)語“具有”、“包含”、“包括”、“含有”等為開放性的術(shù)語，其表明存在所闡述的元件或特征，但是不排除另外的元件或特征。冠詞“一”、“一個”和“該”旨在包括復數(shù)以及單數(shù)，除非上下文明確相反指出。在記住變型和應用的上述范圍的情況下，應理解，本發(fā)明不受上述描述的限制，也不受附圖的限制。而是，本發(fā)明僅由所附權(quán)利要求及其法律等同形式來限制。
權(quán)利要求
1.一種半導體器件，包括半導體主體，包括第一半導體區(qū)域和第二半導體區(qū)域，所述第一半導體區(qū)域和所述第二半導體區(qū)域彼此間隔開；第一金屬化，與所述第一半導體區(qū)域歐姆接觸；第二金屬化，與所述第二半導體區(qū)域歐姆接觸；絕緣區(qū)域，在所述第一半導體區(qū)域與所述第二半導體區(qū)域之間延伸；以及半絕緣區(qū)域，具有大約IO3Ohm cm到大約IO14Ohm cm的電阻率，所述半絕緣區(qū)域?qū)⑺龅谝唤饘倩c所述第二金屬化相連接，所述半絕緣區(qū)域通過所述絕緣區(qū)域與所述半導體主體間隔開。
2.根據(jù)權(quán)利要求1所述的半導體器件，其中，所述半絕緣區(qū)域包括非晶半導體材料、多晶半導體材料和納米晶半導體材料中的至少一種。
3 根據(jù)權(quán)利要求1所述的半導體器件，其中，所述半絕緣區(qū)域包括類金剛石碳、非晶碳化硅、非晶硅、非晶氫化硅以及非晶氫化碳化硅中的至少一種。
4.根據(jù)權(quán)利要求1所述的半導體器件，其中，所述絕緣區(qū)域包括固化環(huán)氧樹脂、硅樹月旨、旋涂玻璃、酰亞胺、聚對二甲苯、苯并環(huán)丁烯中的至少一種。
5.根據(jù)權(quán)利要求1所述的半導體器件，其中，所述半導體主體具有主水平表面，所述第一半導體區(qū)域和所述第二半導體區(qū)域延伸到所述主水平表面，其中，所述半導體主體包括從所述主水平表面延伸到所述半導體主體中的溝槽，并且其中，所述絕緣區(qū)域部分布置在所述溝槽中。
6.根據(jù)權(quán)利要求1所述的半導體器件，其中，所述半導體主體具有主水平表面和背表面，所述第一半導體區(qū)域延伸到所述主水平表面，所述背表面與所述主水平表面相對地布置，并且所述第二半導體區(qū)域延伸到所述背表面，其中，所述半導體主體具有從所述主水平表面延伸到所述背表面的側(cè)邊緣，其中，所述半導體主體具有從所述側(cè)邊緣延伸到所述半導體主體中的槽，并且其中，所述絕緣區(qū)域部分布置在所述槽中。
7.根據(jù)權(quán)利要求1所述的半導體器件，其中，所述絕緣區(qū)域和所述半絕緣區(qū)域形成邊緣終止結(jié)構(gòu)的至少一部分。
8.根據(jù)權(quán)利要求1所述的半導體器件，其中，所述半導體器件是功率半導體器件。
9.一種半導體器件，包括半導體主體，包括具有pn結(jié)的二極管結(jié)構(gòu)；以及邊緣終止結(jié)構(gòu)，被布置在所述半導體主體的外圍區(qū)中， 所述邊緣終止結(jié)構(gòu)包括絕緣區(qū)域，與所述Pn結(jié)相鄰、部分布置在所述半導體主體中；以及半絕緣區(qū)域，布置在所述絕緣區(qū)域上并且與所述半導體主體間隔開，所述半絕緣區(qū)域形成與所述二極管結(jié)構(gòu)并聯(lián)連接的電阻器。
10.根據(jù)權(quán)利要求9所述的半導體器件，其中，所述電阻器具有高于大約1kOhm的電阻。
11.根據(jù)權(quán)利要求9所述的半導體器件，還包括陽極金屬化和陰極金屬化，所述陽極金屬化和所述陰極金屬化布置在所述半導體主體上并且通過所述半絕緣區(qū)域彼此電連接。
12.—種半導體器件，包括半導體主體，包括 主水平表面；第一導電類型的、延伸到所述主水平表面的第一半導體區(qū)域； 第二導電類型的、延伸到所述主水平表面的第二半導體區(qū)域； 垂直溝槽，從所述主水平表面延伸到所述半導體主體中，并且布置在所述第一半導體區(qū)域與所述第二半導體區(qū)域之間；以及絕緣塞，布置在所述垂直溝槽中，并且延伸到所述主水平表面之外；第一金屬化，與所述第一半導體區(qū)域歐姆接觸；第二金屬化，與所述第二半導體區(qū)域歐姆接觸；以及半絕緣區(qū)域，布置在所述絕緣塞上，并且將所述第一金屬化與所述第二金屬化電連接。
13.根據(jù)權(quán)利要求12所述的半導體器件，還包括所述第二導電類型的第三半導體區(qū)域，所述第三半導體區(qū)域與所述第一半導體區(qū)域形成Pn結(jié)，其中，所述垂直溝槽緊靠所述 pn結(jié)布置，并且部分延伸到所述第三半導體區(qū)域中且延伸到所述pn結(jié)之下。
14.根據(jù)權(quán)利要求13所述的半導體器件，還包括背表面，與所述主水平表面相對地布置；以及第三金屬化，布置在所述背表面上，與所述第二金屬化和所述第三半導體區(qū)域低歐姆接觸。
15.根據(jù)權(quán)利要求12所述的半導體器件，其中，所述半絕緣區(qū)域的電阻率為使得當所述pn結(jié)反向偏置時，在靠近所述主水平表面的水平平面中所述絕緣塞中的電場基本上恒定。
16.一種用于形成半導體器件的方法，包括提供半導體主體，所述半導體主體包括主水平表面、水平延伸的Pn結(jié)以及從所述主水平表面延伸到所述水平延伸的Pn結(jié)之下的垂直溝槽；在所述主水平表面上形成電介質(zhì)層，以使得至少完全填充所述垂直溝槽，所述電介質(zhì)層通過旋涂、噴墨印刷以及絲網(wǎng)印刷中的至少一種來形成；在所述電介質(zhì)層上形成第二層；相對于所述電介質(zhì)層選擇性地蝕刻所述第二層，以在所述電介質(zhì)層上以所述主水平表面上的突起形成覆蓋所述垂直溝槽的掩模；以及使用所述第二層作為蝕刻掩模對所述電介質(zhì)層進行回蝕。
17.根據(jù)權(quán)利要求16所述的方法，其中，所述第二層包括半絕緣材料。
18.根據(jù)權(quán)利要求16所述的方法，其中，所述第二層包括非晶半導體材料、多晶半導體材料以及納米晶半導體材料中的至少一種。
19.根據(jù)權(quán)利要求16所述的方法，其中，所述第二層的電阻率在從大約IO3Ohmcm到大約IO14Ohm cm的范圍中。
20.根據(jù)權(quán)利要求16所述的方法，其中，所述第二層包括類金剛石碳、非晶硅、非晶碳化硅、非晶氫化硅以及非晶氫化碳化硅中的至少一種。
21.根據(jù)權(quán)利要求16所述的方法，還包括在所述主水平表面上形成第一導電區(qū)域和第二導電區(qū)域，以使得所述第一導電區(qū)域和所述第二導電區(qū)域通過由所述掩模形成的電阻器而電連接。
22.根據(jù)權(quán)利要求16所述的方法，其中，所述電介質(zhì)層包括固化環(huán)氧樹脂、硅樹脂、旋涂玻璃、酰亞胺、聚對二甲苯、苯并環(huán)丁烯中的至少一種。
23.一種用于形成半導體器件的方法，包括提供半導體主體，所述半導體主體包括彼此間隔開的第一半導體區(qū)域和第二半導體區(qū)域；形成在所述第一半導體區(qū)域與所述第二半導體區(qū)域之間延伸的絕緣區(qū)域； 在所述絕緣區(qū)域上形成具有大約IO3Ohm cm到大約IO14Ohm cm的電阻率的半絕緣區(qū)域， 以使得所述半絕緣區(qū)域與所述半導體主體間隔開；形成與所述第一半導體區(qū)域和所述半絕緣區(qū)域歐姆接觸的第一金屬化；以及形成與所述第二半導體區(qū)域和所述半絕緣區(qū)域歐姆接觸的第二金屬化。
24.根據(jù)權(quán)利要求23所述的方法，其中，在從所述主水平表面延伸到所述半導體主體中的溝槽中形成所述絕緣區(qū)域。
25.根據(jù)權(quán)利要求23所述的方法，其中，在從所述半導體主體的鋸切邊緣延伸到所述半導體主體中的槽中形成所述絕緣區(qū)域。
全文摘要
本發(fā)明涉及半導體器件和用于制造半導體器件的方法。提供了一種半導體器件和用于形成半導體器件的方法。所述半導體器件包括半導體主體，該半導體主體具有彼此間隔開的第一半導體區(qū)域和第二半導體區(qū)域。第一金屬化與第一半導體區(qū)域接觸。第二金屬化與第二半導體區(qū)域接觸。絕緣區(qū)域在第一半導體區(qū)域與第二半導體區(qū)域之間延伸。具有大約103Ohmcm到大約1014Ohmcm的電阻率的半絕緣區(qū)域被布置在絕緣區(qū)域上，并且在第一金屬化與第二金屬化之間形成電阻器。
文檔編號H01L29/40GK102456717SQ20111034314
公開日2012年5月16日 申請日期2011年11月3日 優(yōu)先權(quán)日2010年11月3日
發(fā)明者施勒格爾 D., 施密特 G. 申請人:英飛凌科技股份有限公司