專利名稱：基于隱藏式溝道負(fù)微分電阻的存儲器單元的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用于集成電路的基于隱藏式晶閘管的存儲器單元設(shè)計。
背景技術(shù)：
在集成電路技術(shù)領(lǐng)域中存在許多不同類型的存儲器單元設(shè)計，每一類型的存儲器單元設(shè)計具有其自身的優(yōu)點和缺點。舉例來說，傳統(tǒng)的動態(tài)隨機存取存儲器(DRAM)單元包含電容器，其用于存儲代表邏輯“0”或“1”狀態(tài)的電荷；及存取晶體管，其用于存取此種電荷并經(jīng)由位線將其發(fā)送到感測電路。此種單元設(shè)計是有益的，因為其可做得相對較密集，并因此可在既定集成電路上布置許多此種單元，總計得到大容量的存儲器。話雖如此，傳統(tǒng)DRAM單元不是最優(yōu)的。如剛才所述，此種單元的每個單元需要兩個元件-電容器和存取晶體管。盡管在減小此種單元在集成電路表面上占據(jù)的面積的目的下，存在許多不同的DRAM單元設(shè)計，但現(xiàn)實是每個單元容納兩個元件構(gòu)成了一個顯著的尺寸問題。在一種制作較小存儲器單元的方法中，已建議使用晶閘管作為存儲器單元中的存儲元件。晶閘管實質(zhì)上包含兩個串聯(lián)的二極管，或有時稱為PNPN結(jié)構(gòu)，其反映裝置是由交替極性(P和N)摻雜來形成的。如在現(xiàn)有技術(shù)中已說明，基于晶閘管的單元可用來選擇性地存儲電荷，并因此這種單元可用作存儲器單元。舉例來說，可通過使所述結(jié)構(gòu)中的結(jié)變得反向偏置來存儲電荷，且通過選通所述晶間管可促進此種選擇性存儲。然而，即使是基于晶閘管的存儲器單元設(shè)計也不是最優(yōu)的。除晶閘管柵極外，一些人還要求或使用額外的存取晶體管柵極，用于選擇性地允許在位線與晶閘管之間進行電荷轉(zhuǎn)移。此種單元設(shè)計因此存在與傳統(tǒng)DRAM單元相同的缺陷，因為其需要兩個裝置-存取晶體管和經(jīng)選通的晶閘管。在不具有存取晶體管的基于晶閘管的單元中，前述結(jié)構(gòu)通常仍占據(jù)集成電路表面上的過多面積，例如，因為所述晶閘管要在集成電路的襯底中建成平面的 (即，水平)。此外，不具有存取晶體管的所述基于晶閘管的單元已被吹捧為傳統(tǒng)SRAM單元的替代物，且人們不相信所述單元已設(shè)計成DRAM單元，所述DRAM單元在許多應(yīng)用中均優(yōu)于 SRAM單元。其它晶閘管設(shè)計仍要求裝置的襯底應(yīng)與體襯底隔離，例如，通過使用隱埋氧化物(Box)或通過使用SOI (絕緣體上硅)襯底。使用這種特殊襯底增加了制造基于晶閘管的單元的復(fù)雜性和成本。簡言之，存儲器單元技術(shù)領(lǐng)域?qū)⑹芤嬗诠δ茴愃朴贒RAM單元的改善晶閘管單元設(shè)計，且所述單元設(shè)計將較小、將不需要諸如存取晶體管等額外裝置、以及將可容易并廉價地制造。本文揭示了所述單元設(shè)計的各實施例
發(fā)明內(nèi)容
本發(fā)明涉及一種改善的基于隱藏式晶閘管的存儲器單元。在一個實施例中，所述所揭示單元包含隱藏在襯底的體中的導(dǎo)電插塞，所述導(dǎo)電插塞耦合到或包含所述單元的啟用柵極。垂直設(shè)置在所述隱藏式柵極周圍的是晶閘管，其陽極(源極；P型區(qū))連接到位線， 且陰極(漏極；η型區(qū))連接到字線。除隱藏式啟用柵極以外，所述所揭示單元不再包含諸如存取晶體管等其它柵極，且因此其實質(zhì)上是一個晶體管裝置。因此，并由于晶閘管的垂直設(shè)置所提供的便利，當(dāng)與傳統(tǒng)DRAM單元比較時，所述所揭示單元在集成電路上占據(jù)少量面積。此外，在其各實施例中，所述所揭示單元制造簡單，并易于配置成一單元陣列。盡管并非在所有有用的實施例中都需要，但在所述單元下面進行隔離有助于改善所述單元的數(shù)據(jù)保持，并延長單元刷新之間所需的時間。


當(dāng)結(jié)合附圖來閱讀時，參考以下詳細說明將能最好地理解本發(fā)明各發(fā)明性方面的實施例，其中圖1繪示所揭示基于隱藏式晶閘管的單元的示意圖。圖2繪示所揭示基于隱藏式晶閘管的單元的截面的實施例。圖3繪示所揭示單元中晶閘管的電流-電壓特性。圖4繪示所揭示基于隱藏式晶閘管的單元的陣列，其包括陣列驅(qū)動電路和感測電路。圖5繪示用于向所揭示單元寫入邏輯“0”或“1”、讀取所揭示單元、以及在所揭示單元中保持電壓的實例性電壓情況。圖6A-6D繪示用于制作所揭示基于隱藏式晶閘管的單元的實例性工藝。圖7A-7C繪示用于使用外延生長硅來形成晶閘管區(qū)以制作所揭示基于隱藏式晶閘管的單元的實例性工藝。圖8Α-8Β繪示用于在單元下面使用結(jié)隔離來制作所揭示基于隱藏式晶閘管的單元的實例性工藝。圖9繪示用于在單元下面使用隱埋氧化物層或SOI襯底來制作所揭示基于隱藏式晶閘管單元的實例性工藝。圖10繪示用于使用單元部分下面的隔離底切來制作所揭示基于隱藏式晶閘管的單元的實例性工藝。
具體實施例方式圖1中示意性顯示了改善的基于晶閘管的存儲器單元10?？梢钥闯鰡卧?0包含晶閘管20，如前文所述，所述晶閘管20是PNPN結(jié)構(gòu)，并且為便于繪示，因此表示為2個串聯(lián)連接的二極管。晶閘管20的陽極或源極(外P區(qū))耦合到位線14。晶閘管20的陰極或漏極(外N區(qū))耦合到字線12。晶閘管20由啟用柵極16來選通。根據(jù)圖1的示意圖應(yīng)已易知，單元10的設(shè)計是簡單的。其僅需要單個柵極(16)， 并因此包含一個晶體管單元，與傳統(tǒng)DRAM單元的存取晶體管有點類似，但沒有分立的存儲電容器。此外，并在后續(xù)圖中將看到，單元的晶閘管20部分可以緊湊方式實現(xiàn)在傳統(tǒng)半導(dǎo)體襯底(P摻雜襯底)中。如將參考圖8-10加以論述，盡管單元10無需在單元下進行襯底
6隔離，但如果使用這種隔離，那么可進一步改善單元的性能，并可增加單元刷新之間所需的時間。優(yōu)選地，單元10隱藏在襯底25中，如圖2中一實施例中所示。具體而言，啟用柵極16接觸形成在溝槽中進入P襯底25中的導(dǎo)電插塞22。柵極氧化物27將插塞22與襯底 25分離，以允許選通晶閘管20。在虛線箭頭處可看出，晶閘管20不是平面的，而是呈“U” 形垂直形成在溝槽周圍。此非平面配置進一步減少了單元10在襯底25上所占面積的量。在論述基于隱藏式晶閘管的單元10可采用的各種替代形式之前，以及在論述可制作所述單元的各種方式之前，參考圖3到圖5簡單論述了單元的運行。圖3參考電流-電壓曲線顯示了基于晶閘管的單元10的運行原理。由于此原理已為人所熟知，所以僅對其進行簡單論述。如圖所示，當(dāng)晶閘管兩端的電壓(Vthy)超過某一閾值(Vblock)時，少數(shù)載流子被注入晶閘管的基極(即，襯底25)中，且晶閘管進入負(fù)微分電阻周期，此后電壓Vthy下降，且流經(jīng)晶閘管的電流(Ithy)劇增。因此，當(dāng)Vthy超過Vblcok時，可以說所述單元將被編程為邏輯“1”狀態(tài)，并將汲取可觀的電流。如果Vthy不超過Vblcok，那么不觸發(fā)晶閘管， 且電流仍保持較低，即，邏輯“ 0 ”狀態(tài)。一旦從裝置除去電壓，則單元10將保留其電荷一較短的時間周期，可能約為若干毫秒。其發(fā)生的原因是在單元的PN結(jié)處形成的耗盡區(qū)。因此，當(dāng)通過電荷注入進行編程時， 由于存儲的少量注入電荷，會使PN結(jié)進入反向偏置，加重了耗盡區(qū)及其電容。此耗盡區(qū)電容存儲少量注入電荷，至少直到這些少量載流子在襯底25中重新組合為止。由于所述重新組合作用，當(dāng)用作單元時，晶閘管與標(biāo)準(zhǔn)的DRAM單元一樣，可能需要進行刷新。在任何情況中，在所述編程之后，可在晶閘管兩端布置運行電壓(Vop)，并對其電流進行監(jiān)視，以確定所述單元是已編程為邏輯“1”(高電流)狀態(tài)還是已編程為邏輯 “O”(低電流)狀態(tài)。所屬技術(shù)領(lǐng)域的技術(shù)人員應(yīng)了解，即使在施加小的柵極電壓(Vgate) (例如啟用柵極16)時，也仍保留了晶閘管20的此種表現(xiàn)，即電流/電壓特性。當(dāng)然，因為更高的正柵極電壓將在P襯底25中提供額外的少數(shù)載流子，編程所需的電壓(Vblcok)和感測所需的電壓(Vop)將相應(yīng)地降低，同時柵極電壓增加。圖4顯示了所揭示單元10可如何位于存儲器陣列50中，而圖5繪示了可用來寫入邏輯“1”或“O”、讀取所述單元、并將數(shù)據(jù)保持在所述單元中的各種電壓。在一實施例中， 陣列50包含與啟用柵極16正交運行的位線14以及字線12，但這只是任意的。此外，在陣列的邊緣處，并如存儲器裝置中的典型情況，驅(qū)動器30、32和34用來分別給位線、啟用柵極以及字線驅(qū)送所需電壓。此外，位線驅(qū)動器30包含讀出放大器，所述讀出放大器在探測工作位線上的電流/電壓時是工作的。所述驅(qū)動電路和感測電路在存儲器芯片設(shè)計技術(shù)領(lǐng)域中已為人所熟知，并可包含任何數(shù)目的適宜電路。圖5繪示了可用來在單元10中寫入、讀取以及保持所編程數(shù)據(jù)的實例性電壓，并因此包含在合適而典型的控制電路(未示出)的控制下驅(qū)動器30、32、34將產(chǎn)生的電壓。可以看出，當(dāng)向所述單元寫入時，啟用柵極16優(yōu)選地保持為接地，但在其它情況下，保持在負(fù)電勢(例如-1. OV)，在晶閘管20的P溝道部分中的累積條件。當(dāng)啟用柵極在寫入期間接地時，晶閘管20中的P溝道區(qū)往往會倒置，存在可能或可能不超過Vblcok的可能性(參見圖3)。是否超過Vblcok取決于陽極處的位線電壓相對于陰極上的已接地字線電壓如果位線電壓也接地，那么就沒有超過Vblcok，并寫入邏輯“O”狀態(tài)；如果位線電壓較高，例如Vcc = 1. 5V，那么已超過Vblcok，且晶閘管20開啟(即閉鎖)以寫入邏輯“1”狀態(tài)。一經(jīng)寫入，可通過感測位線14上的電流/電壓來讀取單元10中的邏輯狀態(tài)。當(dāng)啟用柵極16處于負(fù)電勢(例如-1.0V)且字線接地時，可發(fā)生讀取。其中單元未充電的邏輯“0”不能干擾位線電壓，并因此，位線讀出放大器將識別單元為邏輯“0”。相反，當(dāng)讀取邏輯“1”時，存儲的電荷使位線電壓波動，從而讀出放大器30檢測為邏輯“1”。在單元10既不寫入也不讀取的周期期間，可通過將字線和位線保持在Vcc (例如1. 5V)下來將數(shù)據(jù)保持在單元中。在了解所揭示的基于隱藏式晶閘管的單元10的運行和架構(gòu)之后，應(yīng)將注意力轉(zhuǎn)向基于隱藏式晶閘管的單元10的制作方式，以圖6A-6D中所示第一實施例開始。圖6A顯示處于中間制造階段的兩個相鄰單元10的截面。在此階段，已執(zhí)行了若干標(biāo)準(zhǔn)加工步驟， 并因此僅進行簡要總結(jié)。第一，在P襯底25中已蝕刻出溝槽40。在生長或沉積柵極氧化物27之后，為所述導(dǎo)電插塞22沉積材料，如上文所述，所述導(dǎo)電插塞22將最終連接啟用柵極16。在一優(yōu)選實施例中，導(dǎo)電插塞22可包含摻雜的多晶硅、但可包含也用于襯底插塞的其它導(dǎo)電材料，例如鎢、鈦、硅化物、金屬硅化物等。在沉積導(dǎo)電插塞22材料之后，可對襯底 25表面進行平面化，例如通過化學(xué)機械平面化(CMP)或其它已知的平面化技術(shù)。在另一工藝步驟中，在每一單元周圍形成溝槽隔離結(jié)構(gòu)24，以防止相鄰單元之間發(fā)生串?dāng)_。眾所周知，溝槽隔離的形成包含在硅中形成溝槽41、用電介質(zhì)(例如氧化物或氮化物)填充所述溝槽、以及將所得到的結(jié)構(gòu)平面化。所屬技術(shù)領(lǐng)域的技術(shù)人員應(yīng)了解，溝槽隔離結(jié)構(gòu)M的形成還可先于隱藏式導(dǎo)電插塞22的形成，或可部分與插塞的形成同時進行， 例如，同時形成插塞溝槽40和隔離溝槽41。在任何情況中，目前為止所揭示的制作步驟可使用熟知工藝按不同方式進行。然后，并如圖6B中所示，形成晶閘管20的N區(qū)。形成所述區(qū)可包含在所述陣列中毯覆式離子植入適宜的N型摻雜劑(例如，磷或砷)。所屬技術(shù)領(lǐng)域的技術(shù)人員應(yīng)了解，植入到導(dǎo)電插塞22以及隔離結(jié)構(gòu)M中不會影響這些結(jié)構(gòu)。此后，沉積、圖案化(例如，使用光致抗蝕劑；未示出)并蝕刻硬掩膜43，以覆蓋晶閘管20的陰極(即，位線)部分。硬掩膜43可包含任何適宜作為例子植入掩膜的材料，例如氮化物。導(dǎo)電插塞22頂部的橫向尺寸為硬掩膜43的找正提供了方便，并因此可不按照嚴(yán)格的公差來執(zhí)行這個掩蓋步驟。在硬掩膜43形成之后，執(zhí)行另一離子植入步驟，以形成裝置的P陽極(即，位線)。 如圖6C中所示，在形成硬掩膜43之后，可在陣列中使用毯覆式離子植入適宜P型摻雜劑 (例如，硼)來形成P區(qū)，通過硬掩膜保護陰極的N區(qū)。此實例中的所述P摻雜是在原先摻雜的N區(qū)中進行的。然而，如圖6C中的箭頭所繪示，新植入的P區(qū)下的N區(qū)由“射極推擠效應(yīng)”向下驅(qū)擠到襯底中，所述“射極推擠效應(yīng)”已為人們所熟知，且因此不作進一步論述?；蛘撸绻鸑區(qū)形成地足夠深，那么可在較淺深度植入新植入的P陽極區(qū)，而無需依賴射極推擠效應(yīng)。此后，去除硬掩膜43，且可使用標(biāo)準(zhǔn)加工將啟用柵極16、字線12、及位線14形成在電介質(zhì)層沈(例如，氧化物)中，如圖6D中所示。然而，在去除硬掩膜43之后，可視情況將晶閘管20的陽極區(qū)和陰極區(qū)的暴露頂部進行硅化，如圖6D中所示。這種硅化31建立了肖特基勢壘，即，在金屬硅化物與摻雜的半導(dǎo)體區(qū)之間接口處建立了電勢壘。通過改變硅化工藝，例如，溫度、材料、相變換條件等，可改變此勢壘的電氣性能。因為注入源極和漏極的電荷取決于此電勢壘，所以硅化為設(shè)計晶閘管特性提供了額外選項?？赡艽嬖诨陔[藏式晶閘管的單元10的結(jié)構(gòu)和制造的其它實施例，在后續(xù)圖中繪示了一些實施例。第一，圖7A-7C揭示了用于制作隱藏式單元10的工藝，其中部分使用外延生長硅來形成晶間管。從圖7A開始，墊臺材料50 (例如氮化物)沉積在襯底25表面上。此后，在墊臺50和襯底中鉆出溝槽40。然后，如前文所述，可用柵極氧化物27和導(dǎo)電插塞22來填充溝槽。此后，在圖7B中，去除墊臺50。此時，晶閘管20的N區(qū)形成在襯底 25表面上，如圖7C中所示。這可通過離子植入來實現(xiàn)，或可外延生長N區(qū)。在形成N區(qū)后， 在晶閘管20的陰極(即，位線)部分上形成硬掩膜52。這允許P陽極(即，字線)外延生長在暴露的N區(qū)上，此時，晶閘管20已完全形成。在此之后，去除硬掩膜52，并繼續(xù)加工以如上文所述形成字線、啟用柵極以及位線。所屬技術(shù)領(lǐng)域的技術(shù)人員將認(rèn)識到，適宜外延生長工藝在所屬技術(shù)領(lǐng)域中眾所周知，并因此不進行進一步論述。如前文所述，在基于隱藏式晶閘管的單元10下方進行隔離可改善其性能，且明確地說可改善其數(shù)據(jù)保持并加長刷新之間所需的時間。因此，后續(xù)實施例揭示了可實行所述隔離的方式。舉例來說，在圖8A中，在N襯底62內(nèi)形成了晶閘管05)的P摻雜基極。在此實施例中，優(yōu)選的是，將N襯底62偏置成高電壓(例如，偏置成電源電壓，Vcc)以確保在晶閘管基極25與N襯底62之間形成的二極管將不會被正向偏置，并因此將被隔離。所屬技術(shù)領(lǐng)域的技術(shù)人員應(yīng)了解，可使用到N襯底62的接觸來提供合適的偏置，不過在截面中未示出。在圖8B中所示的另一實施例中，使用了 P襯底66，但通過形成N阱64在基極下面形成了隔離，并且在所述阱64中形成了 P基極25。同樣，優(yōu)選地會將N阱64偏置成高壓來提供相對于P襯底66 (通常接地)以及晶閘管20的P基極25的隔離，不過建立所述偏置的接觸同樣未示出。圖9中顯示了用于改善晶閘管隔離的另一方式，其中使用隱埋氧化物層(Box 70) 形成單元10。盡管沒有要求，優(yōu)選地，Box層70應(yīng)富含P摻雜劑(例如硼)，以使來自基極 25的P摻雜劑不會擴散到Box層70，且不會對晶間管20性能造成負(fù)面影響。所屬技術(shù)領(lǐng)域的技術(shù)人員應(yīng)了解，在所屬技術(shù)領(lǐng)域中存在許多用于形成具有Box層70的起始襯底25的技術(shù)，并因此不對此作進一步論述。此外，應(yīng)了解，Box層70類似于使用SOI (絕緣硅片)的體絕緣體，其具有與圖9中所示實施例類似的性能，且其還包含所揭示單元的另一實施例。圖10繪示了基于隱藏式晶閘管的單元10的另一實施例，所述基于隱藏式晶閘管的單元10在單元下具有改善的隔離。在此實施例中，隔離結(jié)構(gòu)75包括底切76，如其名稱所表明，將晶閘管20底切掉一顯著部分，并有助于其隔離?？赏ㄟ^首先建立各向異性的溝槽(例如，圖6A的溝槽41)來形成底切76，并然后在已形成溝槽之后，對溝槽進行濕蝕刻。 舉例來說，可使用TMAH(氫氧化四甲基銨)濕蝕刻溶液來形成底切76。此后，可使用低壓氧化物氣相沉積工藝來填充溝槽和底切76，眾所周知，以形成如圖10中所示的底切隔離結(jié)構(gòu) 75。無論是否在晶閘管20下面使用隔離，應(yīng)了解，基于隱藏式晶閘管的單元10得到了一種緊湊、易于制造、并易于形成為一單元陣列的單元設(shè)計。因此，與傳統(tǒng)DRAM單元相比， 所揭示單元可呈現(xiàn)改善的單元密度。具體而言，相信所揭示單元10將在嵌入式DRAM應(yīng)用中具有特定的應(yīng)用性，其中易失性單元(需要刷新)被并入到其它標(biāo)準(zhǔn)半導(dǎo)體芯片(例如微處理器或微控制器)中。在所述嵌入式應(yīng)用中，可以較高頻率進行刷新，并因此即使假如所揭示單元10需要比傳統(tǒng)DRAM單元更高的刷新頻率，也預(yù)期不會造成顯著的設(shè)計制約。然而，還應(yīng)注意，所揭示單元也可應(yīng)用于傳統(tǒng)的非嵌入式集成電路中。盡管所揭示單元10中所使用的晶閘管20揭示為具有PNPN結(jié)構(gòu)，但所屬技術(shù)領(lǐng)域的技術(shù)人員應(yīng)了解，也可使用NPNP結(jié)構(gòu)。在所述結(jié)構(gòu)中，電子(而不是空穴)將包含多數(shù)載流子，但若假設(shè)呈送給單元節(jié)點的電勢是相反極性，則單元將同樣工作得很好。使用不同極性晶閘管的能力提供了設(shè)計的靈活性，尤其是在考慮將所揭示單元10用于嵌入式應(yīng)用中時。應(yīng)了解，術(shù)語“陽極”和“陰極”僅指晶閘管的端部節(jié)點端子，并因此其與這些端子中的哪些端子實際吸收電流還是發(fā)出電流無關(guān)。因此，這些術(shù)語應(yīng)理解為在此整個揭示內(nèi)容和權(quán)利要求書中是可互換的。應(yīng)了解，本文所揭示的發(fā)明概念能夠進行許多修改。如果所述修改屬于隨附權(quán)利要求書及其等效物的范圍之內(nèi)，那么所述修改應(yīng)涵蓋在本專利之內(nèi)。
10
權(quán)利要求
1.一種存儲器單元，其包含一導(dǎo)電材料，其形成于襯底中的溝槽；及經(jīng)配置以存儲二進制數(shù)狀態(tài)的晶間管，其設(shè)置在所述襯底中，并形成在所述導(dǎo)電材料的周圍且通過電介質(zhì)與所述導(dǎo)電材料隔離，所述晶閘管包括陽極和陰極；其中所述陽極與一陣列中的一位線連接，且其中所述陰極與所述陣列中的一字線連接。
2.如權(quán)利要求1所述的存儲器單元，其中所述陽極和所述陰極位于所述襯底的一表面上。
3.如權(quán)利要求1所述的存儲器單元，其中所述導(dǎo)電材料與所述陣列中的使能柵極連接。
4.如權(quán)利要求1所述的存儲器單元，其進一步包含隔離構(gòu)件，所述隔離構(gòu)件用于隔離形成在所述晶間管下面的所述單元。
5.如權(quán)利要求1所述的存儲器單元，其進一步包含形成在所述單元周圍的溝槽隔離。
6.如權(quán)利要求5所述的存儲器單元，其進一步包含形成在所述晶間管下面并接觸所述溝槽隔離的隔離結(jié)構(gòu)。
7.如權(quán)利要求6所述的存儲器單元，其中所述隔離結(jié)構(gòu)包含隱埋的氧化物層。
8.如權(quán)利要求6所述的存儲器單元，其中所述隔離結(jié)構(gòu)包含SOI襯底的體絕緣體。
9.如權(quán)利要求6所述的存儲器單元，其中所述隔離結(jié)構(gòu)包含反向偏置二極管。
10.如權(quán)利要求6所述的存儲器單元，其中所述隔離結(jié)構(gòu)包含電介質(zhì)底切。
11.如權(quán)利要求1所述的存儲器單元，其中所述晶閘管呈U形形成在所述導(dǎo)電材料的周圍。
12.—種存儲器單元，其包含一導(dǎo)電材料，其形成到被摻雜為第一極性的襯底中的溝槽中，其中所述導(dǎo)電材料通過與所述襯底接觸的電介質(zhì)層與所述襯底絕緣；經(jīng)配置以存儲二進制數(shù)狀態(tài)的晶間管，其包括所述襯底的第一區(qū)，其沿著所述溝槽的第一垂直側(cè)面與所述電介質(zhì)層接觸，其中所述第一區(qū)被摻雜為所述第一極性；所述襯底的第二區(qū)，其與所述電介質(zhì)層接觸，并沿著所述溝槽的所述第一垂直側(cè)面位于所述第一區(qū)的下面，其中所述第二區(qū)被摻雜為與所述第一極性相反的第二極性；及所述襯底；所述襯底的第三區(qū)，其與所述電介質(zhì)層接觸，并沿著所述溝槽的與所述第一垂直側(cè)面相對的第二垂直側(cè)面，其中所述第三區(qū)被摻雜為所述第二極性。
13.如權(quán)利要求12所述的存儲器單元，其中所述第一區(qū)位于所述襯底的表面上，且其中所述第三區(qū)位于所述襯底的所述表面上。
14.如權(quán)利要求12所述的存儲器單元，其進一步包含隔離構(gòu)件，所述隔離構(gòu)件用于隔離形成在所述晶閘管下面的所述單元。
15.如權(quán)利要求12所述的存儲器單元，其進一步包含形成在所述單元周圍的溝槽隔1 O
16.如權(quán)利要求12所述的存儲器單元，其進一步包含形成在所述存儲器單元下面并接觸所述溝槽隔離的隔離結(jié)構(gòu)。
17.如權(quán)利要求16所述的存儲器單元，其中所述隔離結(jié)構(gòu)包含隱埋的氧化物層。
18.如權(quán)利要求16所述的存儲器單元，其中所述隔離結(jié)構(gòu)包含SOI襯底的體絕緣體。
19.如權(quán)利要求16所述的存儲器單元，其中所述隔離結(jié)構(gòu)包含反向偏置的二極管。
20.如權(quán)利要求16所述的存儲器單元，其中所述隔離結(jié)構(gòu)包含電介質(zhì)底切。
21.如權(quán)利要求12所述的存儲器單元，其中所述第一區(qū)連接到一陣列中的一字線或一位線中的一者，其中所述第三區(qū)連接到所述陣列中的所述字線或所述位線中的另一者，且其中所述導(dǎo)電材料連接到所述陣列中的使能柵極。
22.一種用于形成存儲器單元的方法 在被摻雜為第一極性的襯底中形成溝槽； 在所述溝槽中形成柵極氧化物；在所述溝槽中所述柵極氧化物上形成導(dǎo)電材料；進行第一摻雜步驟，以在所述溝槽的第一側(cè)面形成第一區(qū)且在所述溝槽的第二側(cè)面形成第二區(qū)，其中所述第一區(qū)和所述第二區(qū)被摻雜為第二極性；進行第二摻雜步驟，以在所述溝槽的第二側(cè)面上、所述第二區(qū)中形成第三區(qū)，其中所述第三區(qū)被摻雜為所述第一極性；及將所述導(dǎo)電材料連接至所述存儲器單元的使能柵極；將所述第一區(qū)連接至所述存儲器單元的一個字線和一個位線中的一者；以及將所述第三區(qū)連接至所述存儲器單元的所述一個字線和一個位線中的另一者。
23.如權(quán)利要求22所述的方法，進一步包含在進行所述第二摻雜步驟之前，對所述第一區(qū)進行掩蓋。
24.如權(quán)利要求22所述的方法，進一步包含在進行所述第一摻雜步驟之前，對所述襯底進行平面化。
25.如權(quán)利要求22所述的方法，其中所述導(dǎo)電材料包括導(dǎo)電插塞。
26.如權(quán)利要求22所述的方法，其中所述第一區(qū)和所述第三位位于所述襯底的表面上。
27.如權(quán)利要求22所述的方法，進一步包含形成圍繞所述第一區(qū)、第二區(qū)和第三區(qū)的隔1 °
28.如權(quán)利要求27所述的方法，其中所述隔離包括形成在所述襯底中的溝槽隔離。
29.如權(quán)利要求22所述的方法，進一步包含形成至少部分地位于所述第一區(qū)、第二區(qū)和第三區(qū)下方的隔離。
30.如權(quán)利要求四所述的方法，其中所述隔離包含SOI襯底的體絕緣體。
31.如權(quán)利要求四所述的方法，其中所述隔離包含反向偏置的二極管。
32.如權(quán)利要求四所述的方法，其中所述隔離結(jié)構(gòu)包含電介質(zhì)底切。
33.如權(quán)利要求22所述的方法，其中所述第一區(qū)、襯底、第二區(qū)和第三區(qū)包括在所述存儲器單元中用于存儲電荷的晶閘管。
34.如權(quán)利要求22所述的方法，其中所述第一區(qū)連接到所述存儲器單元的所述字線， 且其中所述第三區(qū)連接到所述存儲器單元的所述位線。
35.一種用于形成存儲器單元的方法在平坦的襯底上形成墊臺，其中所述襯底被摻雜為第二極性； 形成貫穿所述墊臺并進入到所述襯底中的溝槽； 在所述溝槽中形成柵極氧化物； 在所述溝槽中所述柵極氧化物上形成導(dǎo)電材料； 移除所述墊臺；在所述溝槽的第一側(cè)面上的所述襯底上方形成第一區(qū)，且在所述溝槽的第二側(cè)面上的所述襯底上方形成第二區(qū)，其中所述第一區(qū)和所述第二區(qū)被摻雜為第二極性； 在所述第二區(qū)上方形成第三區(qū)，其中所述第三區(qū)被摻雜為所述第一極性；及將所述導(dǎo)電材料連接至所述存儲器單元的使能柵極； 將所述第一區(qū)連接至所述存儲器單元的一個字線和一個位線中的一者；以及將所述第三區(qū)連接至所述存儲器單元的所述一個字線和一個位線中的另一者。
36.如權(quán)利要求35所述的方法，其中在所述襯底上方形成所述第一區(qū)和第二區(qū)包括在所述襯底上生長所述第一區(qū)和第二區(qū)。
37.如權(quán)利要求36所述的方法，其中所述生長所述第一區(qū)和第二區(qū)包括外延過程。
38.如權(quán)利要求35所述的方法，其中在所述第二區(qū)上方形成第三區(qū)包括在所述第二區(qū)上方生長所述第三區(qū)。
39.如權(quán)利要求38所述的方法，其中所述生長所述第三區(qū)包括外延過程。
40.如權(quán)利要求35所述的方法，進一步包含在所述第二區(qū)上方形成第三區(qū)之前掩蓋所述第一區(qū)。
41.如權(quán)利要求35所述的方法，其中所述第一區(qū)、第二區(qū)和第三區(qū)形成在之前被墊臺占據(jù)但現(xiàn)在被移除的位置。
42.如權(quán)利要求35所述的方法，其中所述導(dǎo)電材料包括導(dǎo)電插塞。
43.如權(quán)利要求35所述的方法，進一步包含形成圍繞所述第一區(qū)、第二區(qū)和第三區(qū)的隔1 °
44.如權(quán)利要求43所述的方法，其中所述隔離包括形成在所述襯底中的溝槽隔離。
45.如權(quán)利要求35所述的方法，進一步包含形成至少部分地位于所述第一區(qū)、第二區(qū)和第三區(qū)下方的隔離。
46.如權(quán)利要求45所述的方法，其中所述隔離包含SOI襯底的體絕緣體。
47.如權(quán)利要求45所述的方法，其中所述隔離包含反向偏置的二極管。
48.如權(quán)利要求45所述的方法，其中所述隔離結(jié)構(gòu)包含電介質(zhì)底切。
49.如權(quán)利要求35所述的方法，其中所述第一區(qū)、襯底、第二區(qū)和第三區(qū)包括在所述存儲器單元中用于存儲電荷的晶閘管。
50.如權(quán)利要求35所述的方法，其中所述第一區(qū)連接到所述存儲器單元的所述字線， 且其中所述第三區(qū)連接到所述存儲器單元的所述位線。
全文摘要
本發(fā)明揭示一種經(jīng)改善的基于隱藏式晶閘管的存儲器單元。在一個實施例中，所述所揭示單元包含隱藏在襯底的體中的導(dǎo)電插塞，所述導(dǎo)電插塞耦合到或包含所述單元的啟用柵極。垂直設(shè)置在所述隱藏式柵極周圍的是晶閘管，其陽極(源極；p型區(qū))連接到位線，且陰極(漏極；n型區(qū))連接到字線。除隱藏式啟用柵極以外，所述所揭示單元不再包含例如存取晶體管等其它柵極，且因此其實質(zhì)上是一個晶體管裝置。因此，并且由于晶閘管的垂直設(shè)置所提供的便利，當(dāng)與傳統(tǒng)DRAM單元比較時，所述所揭示單元在集成電路上占據(jù)少量面積。此外，在其各實施例中，所述所揭示單元制造簡單，并易于配置成一單元陣列。
文檔編號H01L27/102GK102339856SQ20111029604
公開日2012年2月1日 申請日期2006年9月26日 優(yōu)先權(quán)日2005年10月31日
發(fā)明者錢德拉·穆利 申請人:美光科技公司