專利名稱：半導體器件及其制造方法
技術領域：
本發(fā)明涉及一種半導體器件。更具體而言，本發(fā)明涉及一種包括鰭有源區(qū)的半導體器件。本發(fā)明還涉及這種半導體器件的制造方法。
背景技術：
隨著半導體技術的發(fā)展，出現(xiàn)了包括鰭有源區(qū)的半導體器件，比如鰭型場效應晶體管(Finfet)。對于下一代超大規(guī)模集成電路(VLSI)技術而言，包括鰭有源區(qū)的半導體器件、比如Finfet是很有前景的半導體器件。然而，如何調節(jié)包括鰭有源區(qū)的半導體器件的閾值電壓是一個非常有挑戰(zhàn)性的技術問題。特別是對于包括高k金屬柵極的CMOS Finfet而言，閾值電壓的調節(jié)變得更為困難。為了調節(jié)N型場效應晶體管(NFET)和P型場效應晶體管(PFET)的閾值電壓達到需要 值，通常需要在NFET和PFET上形成不同的金屬柵極。然而，這樣的工藝使得柵極在NFET和PFET邊界處高度不容易控制，成品率較低。因此，需要能夠調節(jié)包括鰭有源區(qū)的半導體器件的閾值電壓的簡單的解決方案。

發(fā)明內容
本發(fā)明的其中一個目的是克服以上缺點中的至少一些，并提供一種改進的半導體器件及其制造方法。根據(jù)本發(fā)明的一個方面，提供了一種半導體器件。該半導體器件可以包括鰭有源區(qū)，該鰭有源區(qū)設置在絕緣層上；設置在鰭有源區(qū)頂部的閾值電壓調節(jié)層，所述閾值電壓調節(jié)層用于調節(jié)半導體器件的閾值電壓；柵極疊層，該柵極疊層設置在閾值電壓調節(jié)層上、鰭有源區(qū)的側壁上以及絕緣層上并且包括柵極電介質和形成在柵極電介質上的柵電極；以及，分別形成在柵極疊層兩側、鰭有源區(qū)中的源區(qū)和漏區(qū)。根據(jù)本發(fā)明的另一個方面，提供了一種制造半導體器件的方法。該方法可以包括提供襯底，該襯底包括絕緣層和設置在絕緣層上的半導體層；在半導體層上形成閾值電壓調節(jié)層，所述閾值電壓調節(jié)層用于調節(jié)半導體器件的閾值電壓；使閾值電壓調節(jié)層和半導體層圖案化，從而形成位于絕緣層上的鰭有源區(qū)；形成柵極電介質層和位于柵極電介質層上的柵電極層；使柵電極層、柵極電介質層和閾值電壓調節(jié)層圖案化，從而形成柵極疊層，該柵極疊層設置在閾值電壓調節(jié)層上、鰭有源區(qū)的側壁上以及絕緣層上；以及，在柵極疊層兩側、鰭有源區(qū)中分別形成源區(qū)和漏區(qū)。根據(jù)本發(fā)明的又一個方面，提供了一種制造半導體器件的方法。該方法可以包括提供襯底，該襯底包括絕緣層和設置在絕緣層上的半導體層；在半導體層上形成閾值電壓調節(jié)層，所述閾值電壓調節(jié)層用于調節(jié)半導體器件的閾值電壓；使閾值電壓調節(jié)層和半導體層圖案化，從而形成位于絕緣層上的鰭有源區(qū)；形成偽柵疊層，該偽柵疊層設置在閾值電壓調節(jié)層上、鰭有源區(qū)的側壁上以及絕緣層上；在偽柵疊層兩側、鰭有源區(qū)中分別形成源區(qū)和漏區(qū)；去除偽柵疊層；以及，形成柵極疊層，該柵極疊層設置在閾值電壓調節(jié)層上、鰭有源區(qū)的側壁上以及絕緣層上并且包括柵極電介質和形成在柵極電介質上的柵電極。


本發(fā)明的這些和其它目的、特征和優(yōu)點將會從結合附圖對于本發(fā)明示例性實施例的以下詳細描述中變得更為清楚明了。在附圖中
圖I示出了根據(jù)本發(fā)明的一個示例性實施例的半導體器件，其中圖I (a)為半導體器件的立體圖，圖I (b)為圖I (a)的半導體器件沿B-B線的剖面圖。圖2示出了根據(jù)本發(fā)明的另一個示例性實施例的半導體器件，其中圖2 Ca)為半導體器件的立體圖，圖2 (b)為圖2 (a)的半導體器件沿B-B線的剖面圖。圖3至圖8示出了制造根據(jù)本發(fā)明一個示例性實施例的半導體器件的方法的各個步驟的示意圖。圖9至圖15示出了制造根據(jù)本發(fā)明另一個示例性實施例的半導體器件的方法的 各個步驟的示意圖。
具體實施例方式以下將結合附圖詳細描述本發(fā)明的示例性實施例。附圖是示意性的，并未按比例繪制，且只是為了說明本發(fā)明的實施例而并不意圖限制本發(fā)明的保護范圍。在附圖中，相同的附圖標記表示相同或相似的部件。為了使本發(fā)明的技術方案更加清楚，本領域熟知的工藝步驟及器件結構在此省略。首先，參照圖I詳細描述根據(jù)本發(fā)明的一個示例性實施例的半導體器件。圖1(a)為半導體器件的立體圖，圖I (b)為圖I (a)的半導體器件沿B-B線的剖面圖。如圖I所示，根據(jù)本發(fā)明的一個示例性實施例的半導體器件包括設置在絕緣層101上的鰭有源區(qū)300、設置在鰭有源區(qū)300頂部的用于調節(jié)半導體器件的閾值電壓的閾值電壓調節(jié)層202、柵極疊層500以及源區(qū)601和漏區(qū)602。柵極疊層500設置在閾值電壓調節(jié)層202上、鰭有源區(qū)300的側壁上以及絕緣層101上并且包括柵極電介質501和形成在柵極電介質501上的柵電極502。源區(qū)601和漏區(qū)602分別形成在柵極疊層500兩側的鰭有源區(qū)中。在圖I所示的半導體器件中，在柵極疊層500兩側的結構可以是對稱的。絕緣層101可以包括但不限于從以下材料構成的組中選取的材料或材料組合二氧化硅、氮化硅等。鰭有源區(qū)300可以包括半導體材料。作為實例，柵極疊層500的柵極電介質501可以包括高k電介質材料,柵極疊層500的柵電極502可以包括金屬。如圖I所示，根據(jù)本發(fā)明示例性實施例的半導體器件包括閾值電壓調節(jié)層202。通過該閾值電壓調節(jié)層，可以對半導體器件的閾值電壓進行調節(jié)。這提供了一種能夠調節(jié)包括鰭有源區(qū)的半導體器件的閾值電壓的簡便的方式。閾值電壓調節(jié)層202可以包括用于調節(jié)半導體器件的閾值電壓的材料。例如，用于形成閾值電壓調節(jié)層202的材料可以包括稀土兀素(La、Er、Sc、Y、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Tm、Yb、Lu)、Sr、Al、Ga、In、Tl或其它用于調節(jié)閾值電壓的元素。在一個實例中，閾值電壓調節(jié)層202可以為絕緣材料。該絕緣材料例如可以包括但不限于從以下材料構成的組中選取的材料或材料組合LaOx、ErOxλ ScOx λ YOx λ CeOx λ PrOxΛ NdOxΛ PmOxΛ SmOx Λ EuOx Λ GdOxΛ TbOxΛ DyOxΛ HoOx Λ TmOx Λ YbOx Λ LuOxΛSrOx、Α1203、Ga203、ΙηΟχ、Τ10χ。對于不同類型的半導體器件，可以形成不同的閾值電壓調節(jié)層。例如，在半導體器件為N型場效應晶體管的情況下，閾值電壓調節(jié)層202可以包括但不限于從以下材料構成的組中選取的材料或材料組合LaOx、ErOx, ScOx, YOx, CeOx, PrOx, NdOx,PmOx, SmOx, EuOx, GdOx, TbOx, DyOx, HoOx, TmOx, YbOx, LuOx, SrOx ;在半導體器件為 P 型場效應晶體管的情況下，閾值電壓調節(jié)層202可以包括但不限于從以下材料構成的組中選取的材料或材料組合:A1203、Ga203、InOx, T10x?？蛇x地，如圖I所示，根據(jù)本發(fā)明的一個示例性實施例的半導體器件還可以包括設置在鰭有源區(qū)300的頂部與閾值電壓調節(jié)層202之間的緩沖層201。緩沖層201例如可以包括絕緣材料。在半導體器件包括緩沖層201的情況下，閾值電壓調節(jié)層202例如可以由金屬性材料形成。該金屬性材料例如可以包括但不限于從以下材料構成的組中選取的材料或材料組合La、Er、Sc、Y、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Tm、Yb、Lu、Sr、Al、Ga、Ιη、Τ1。如前面所提到的，對于不同類型的半導體器件，可以形成不同的閾值電壓調節(jié)層。例如，在半導體器件為N型場效應晶體管的情況下，閾值電壓調節(jié)層202可以包括但不限于從以下材料構成的組中選取的材料或材料組合La、Er、Sc、Y、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Tm、Yb、Lu、Sr ;在半導體器件為P型場效應晶體管的情況下，閾值電壓調節(jié)層202可·以包括但不限于從以下材料構成的組中選取的材料或材料組合Al、Ga、In、Tl。可選地，如圖I所示，根據(jù)本發(fā)明的一個示例性實施例的半導體器件的柵極疊層500還可以包括形成在柵電極502上的半導體層503。該半導體層503例如可以包括多晶硅。在柵電極502包括金屬的情況下，半導體層503可以防止氧進入金屬柵電極?？蛇x地，如圖I所示，根據(jù)本發(fā)明的一個示例性實施例的半導體器件還可以包括分別形成在柵極疊層500兩側、鰭有源區(qū)的頂部和側壁上的側墻隔離層700。可選地，根據(jù)本發(fā)明一個示例性實施例的半導體器件還可以包括位于絕緣層101之下的基底層(未示出)。該基底層例如可以由半導體材料形成。圖2示出了根據(jù)本發(fā)明的另一個示例性實施例的半導體器件。其中，圖2 Ca)為半導體器件的立體圖，圖2 (b)為圖2 (a)的半導體器件沿B-B線的剖面圖。與圖I中柵極疊層大致保形地(conformally)設置在閾值電壓調節(jié)層上、鰭有源區(qū)的側壁上以及絕緣層上的情形相比，圖2中柵極疊層的形狀有所不同。如圖2所示，根據(jù)本發(fā)明另一個示例性實施例的半導體器件包括設置在絕緣層101上的鰭有源區(qū)300、設置在鰭有源區(qū)300頂部的用于調節(jié)半導體器件的閾值電壓的閾值電壓調節(jié)層202、柵極疊層500以及源區(qū)和漏區(qū)。在圖2所示的半導體器件中，在柵極疊層500兩側的結構可以是對稱的。因此，在圖2 (a)中，示出了位于柵極疊層500 —側的源區(qū)601而沒有示出位于柵極疊層500另一側的漏區(qū)。柵極疊層500設置在閾值電壓調節(jié)層202上、鰭有源區(qū)300的側壁上以及絕緣層101上并且包括柵極電介質501和形成在柵極電介質501上的柵電極502。源區(qū)和漏區(qū)分別形成在柵極疊層500兩側的鰭有源區(qū)中。絕緣層101可以包括但不限于從以下材料構成的組中選取的材料或材料組合二氧化硅、氮化硅等。鰭有源區(qū)300可以包括半導體材料。作為實例，柵極疊層500的柵極電介質501可以包括高k電介質材料,柵極疊層500的柵電極502可以包括金屬。如圖2所示，根據(jù)本發(fā)明示例性實施例的半導體器件包括閾值電壓調節(jié)層202。通過該閾值電壓調節(jié)層，可以對半導體器件的閾值電壓進行調節(jié)，這提供了一種能夠調節(jié)包括鰭有源區(qū)的半導體器件的閾值電壓的簡便的方式。閾值電壓調節(jié)層202可以包括用于調節(jié)半導體器件的閾值電壓的材料。例如，用于形成閾值電壓調節(jié)層202的材料可以包括稀土兀素(La、Er、Sc、Y、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Tm、Yb、Lu)、Sr、Al、Ga、In、Tl或其它用于調節(jié)閾值電壓的元素。在一個實例中，閾值電壓調節(jié)層202可以為絕緣材料。該絕緣材料例如可以包括但不限于從以下材料構成的組中選取的材料或材料組合LaOx、ErOx> ScOx > YOx > CeOx > PrOx> NdOx> PmOx> SmOx > EuOx > GdOx> TbOx> DyOx> HoOx > TmOx > YbOx > LuOx>SrOx、A1203、Ga203、InOx、T10x。對于不同類型的半導體器件，可以形成不同的閾值電壓調節(jié)層。例如，在半導體器件為N型場效應晶體管的情況下，閾值電壓調節(jié)層202可以包括但不限于從以下材料構成的組中選取的材料或材料組合LaOx、ErOx, ScOx, YOx, CeOx, PrOx, NdOx,PmOx, SmOx, EuOx, GdOx, TbOx, DyOx, HoOx, TmOx, YbOx, LuOx, SrOx ;在半導體器件為 P 型場效應晶體管的情況下，閾值電壓調節(jié)層202可以包括但不限于從以下材料構成的組中選取的材料或材料組合:A1203、Ga203、InOx, T10x。可選地，如圖2所示，根據(jù)本發(fā)明示例性實施例的半導體器件還可以包括設置在鰭有源區(qū)300的頂部與閾值電壓調節(jié)層202之間的緩沖層201。緩沖層201例如可以包括絕緣材料。在半導體器件包括緩沖層201的情況下，閾值電壓調節(jié)層202例如可以由金屬·性材料形成。該金屬性材料例如可以包括但不限于從以下材料構成的組中選取的材料或材料組合La、Er、Sc、Y、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Tm、Yb、Lu、Sr、Al、Ga、In、Tl。如前面所提到的，對于不同類型的半導體器件，可以形成不同的閾值電壓調節(jié)層。例如，在半導體器件為N型場效應晶體管的情況下，閾值電壓調節(jié)層202可以包括但不限于從以下材料構成的組中選取的材料或材料組合La、Er、Sc、Y、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Tm、Yb、Lu、Sr ;在半導體器件為P型場效應晶體管的情況下，閾值電壓調節(jié)層202可以包括但不限于從以下材料構成的組中選取的材料或材料組合Al、Ga、In、Tl?？蛇x地，如圖2所示，根據(jù)本發(fā)明示例性實施例的半導體器件還可以包括分別形成在柵極疊層500兩側、鰭有源區(qū)的頂部和側壁上的側墻隔離層700。可選地，根據(jù)本發(fā)明示例性實施例的半導體器件還可以包括位于絕緣層101之下的基底層(未示出)。該基底層例如可以由半導體材料形成。下面，參照圖3至圖8詳細描述制造根據(jù)本發(fā)明的一個示例性實施例的半導體器件的方法。圖3示出了制造根據(jù)本發(fā)明一個示例性實施例的半導體器件的方法的第一步驟的示意圖。其中，圖3 (a)為立體圖，圖3 (b)為沿B-B線的剖面圖。如圖3所示，提供襯底100。襯底100可以包括絕緣層101和設置在絕緣層101上的半導體層102。作為實例，絕緣層101可以包括但不限于從以下材料構成的組中選取的材料或材料組合二氧化硅、氮化硅等。半導體層102可以包括但不限于從以下材料構成的組中選取的材料或材料組合硅、鍺等。可選地，襯底100還可以包括位于絕緣層101之下的基底層(未示出)。該基底層例如可以由半導體材料形成。圖4示出了制造根據(jù)本發(fā)明一個示例性實施例的半導體器件的方法的第二步驟的示意圖。其中，圖4 (a)為立體圖，圖4 (b)為沿B-B線的剖面圖。如圖4所示，在半導體層102上形成用于調節(jié)半導體器件的閾值電壓的閾值電壓調節(jié)層202。閾值電壓調節(jié)層202可以包括用于調節(jié)半導體器件的閾值電壓的材料。例如，用于形成閾值電壓調節(jié)層202的材料可以包括稀土元素(La、Er、Sc、Y、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Tm、Yb、Lu)、Sr、Al、Ga、In、Tl或其它用于調節(jié)閾值電壓的元素。在一個實例中，閾值電壓調節(jié)層202可以為絕緣材料。該絕緣材料例如可以包括但不限于從以下材料構成的組中選取的材料或材料組合LaOx、ErOx, ScOx, YOx, CeOx, PrOx, NdOx, PmOx, SmOx,EuOx、GdOx、TbOx、DyOx、HoOx、TmOx、YbOx、LuOx、SrOx、A1203、Ga2O3> InOx、T10x。對于不同類型的半導體器件，可以形成不同的閾值電壓調節(jié)層。例如，在要形成的半導體器件為N型場效應晶體管的情況下，閾值電壓調節(jié)層202可以包括但不限于從以下材料構成的組中選取的材料或材料組合LaOx、ErOx、ScOx、YOx、CeOx、PrOx、NdOx、PmOx、SmOx、EuOx、GdOx、TbOx、DyOx、HoOx, TmOx, YbOx, LuOx, SrOx ;在要形成的半導體器件為P型場效應晶體管的情況下，閾值電壓調節(jié)層202可以包括但不限于從以下材料構成的組中選取的材料或材料組合A1203、Ga203、InOx > T10x?？蛇x地，在形成閾值電壓調節(jié)層202之前，可以在半導體層102上形成緩沖層201。緩沖層201例如可以包括絕緣材料。在半導體器件包括緩沖層201的情況下，閾值電壓調節(jié)層202例如可以由金屬性材料形成。該金屬性材料例如可以包括但不限于從以下材料構成的組中選取的材料或材料組合La、Er、Sc、Y、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Tm、Yb、Lu、Sr、Al、Ga、In、Tl。如前面所提到的，對于不同類型的半導體器件，可以形成不同的閾值電壓調節(jié)層。例如，在要形成的半導體器件為N型場效應晶體管的情況下，閾值電壓調節(jié)層202可以包括但不限于從以下材料構成的組中選取的材料或材料組合La、Er、Sc、Y、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Tm、Yb、Lu、Sr ;在要形成的半導體器件為P型場效應晶體管的情況下，閾值電壓調節(jié)層202可以包括但不限于從以下材料構成的組中選取的材料或材料組合:Al、Ga、In、Tl。圖5示出了制造根據(jù)本發(fā)明一個示例性實施例的半導體器件的方法的第三步驟的示意圖。其中，圖5 (a)為立體圖，圖5 (b)為沿B-B線的剖面圖。如圖5所示，使閾值電壓調節(jié)層202和半導體層圖案化，從而形成位于絕緣層101上的鰭有源區(qū)300。在一個實例中，這可以通過先刻蝕閾值電壓調節(jié)層202從而使其圖案化、再利用圖案化的閾值電壓調節(jié)層202作為掩?？涛g半導體層來實現(xiàn)。然而，本發(fā)明不限于此，也可以通過本領域技術人員所知的其他工藝來使閾值電壓調節(jié)層和半導體層圖案化從而形成鰭有源區(qū)。在半導體層上形成有緩沖層201的情況下，在圖5所示的形成鰭有源區(qū)的步驟中，還使緩沖層201圖案化。圖6示出了制造根據(jù)本發(fā)明一個示例性實施例的半導體器件的方法的第四步驟的示意圖。其中，圖6 (a)為立體圖，圖6 (b)為沿B-B線的剖面圖。如圖6所不,形成柵極電介質層501和位于柵極電介質層501上的柵電極層502。柵極電介質層501和柵電極層502可以覆蓋鰭有源區(qū)300和閾值電壓調節(jié)層202的外表面以及絕緣層101的上表面。作為實例，柵極電介質層501可以包括高k電介質材料，柵電極層502可以包括金屬。在一個實例中，可以通過沉積來形成柵極電介質層501和柵電極層502。然而，本發(fā)明不限于此，也可以通過本領域技術人員所知的其他工藝來形成柵極電介質層和柵電極層。可選地，如圖6所示，在形成柵極電介質層501和位于柵極電介質層501上的柵電極層502之后,還可以在柵電極層502上形成另一半導體層503。該另一半導體層503例如
可以包括多晶硅。圖7示出了制造根據(jù)本發(fā)明一個示例性實施例的半導體器件的方法的第五步驟的示意圖。其中，圖7 (a)為立體圖，圖7 (b)為沿B-B線的剖面圖。如圖7所示，使柵電極層502、柵極電介質層501和閾值電壓調節(jié)層202圖案化，從而形成柵極疊層500。柵極疊層500設置在閾值電壓調節(jié)層202上、鰭有源區(qū)300的側壁上以及絕緣層101上。
在一個實例中，這可以通過先刻蝕柵電極層502從而使其圖案化、然后利用圖案化的柵電極層502作為掩模刻蝕柵極電介質層501、再利用圖案化的柵電極層502和柵極電介質層501作為掩模刻蝕閾值電壓調節(jié)層202來實現(xiàn)。然而，本發(fā)明不限于此，也可以通過本領域技術人員所知的其他工藝來使柵電極層、柵極電介質層和閾值電壓調節(jié)層圖案化。在柵電極層502上形成有另一半導體層503的情況下，在如圖7所示的形成柵極疊層的步驟中，還使另一半導體層503圖案化?？蛇x地，在形成柵極疊層500之后，還可以進行熱退火。該熱退火例如可以在(900至IOO(TC)的溫度下進行。通過執(zhí)行熱退火，可以將閾值電壓調節(jié)層中用于調節(jié)半導體器件的閾值電壓的材料的原子或離子進一步驅入到柵極電介質層中，從而有助于調節(jié)半導體器件的閾值電壓。圖8示出了制造根據(jù)本發(fā)明一個示例性實施例的半導體器件的方法的第六步驟的示意圖。其中，圖8 (a)為立體圖，圖8 (b)為沿B-B線的剖面圖。如圖8所示，在柵極疊層500兩側的鰭有源區(qū)中分別形成源區(qū)601和漏區(qū)602。在圖8所示的半導體器件中，在柵極疊層500兩側的結構可以是對稱的。在一個實例中，可以通過將離子分別注入到柵極疊層500兩側的鰭有源區(qū)中來形成源區(qū)601和漏區(qū)602。然而，本發(fā)明不限于此，也可以通過本領域技術人員所知的其他工藝來形成源區(qū)和漏區(qū)。在形成了緩沖層201的情況下，可選地，在形成源區(qū)和漏區(qū)之前，可以去除鰭有源區(qū)的要形成源區(qū)和漏區(qū)的部分之上的緩沖層201?？蛇x地，在形成源區(qū)601和漏區(qū)602之前，可以分別在柵極疊層500兩側、鰭有源區(qū)的頂部和側壁上形成側墻隔離層700。在形成了緩沖層201的情況下，可以在形成側墻隔離層700之后，去除鰭有源區(qū)的要形成源區(qū)和漏區(qū)的部分之上的緩沖層201。通過如圖3至圖8所示的方法，制成了根據(jù)本發(fā)明的一個示例性實施例的半導體器件，該半導體器件包括閾值電壓調節(jié)層。通過該閾值電壓調節(jié)層，可以對半導體器件的閾值電壓進行調節(jié)，這提供了一種能夠調節(jié)包括鰭有源區(qū)的半導體器件的閾值電壓的簡便的方式。下面，參照圖9至圖15詳細描述制造根據(jù)本發(fā)明另一個示例性實施例的半導體器件的方法。圖9示出了制造根據(jù)本發(fā)明另一個示例性實施例的半導體器件的方法的第一步驟的示意圖。其中，圖9 (a)為立體圖，圖9 (b)為沿B-B線的剖面圖。如圖9所示，提供襯底100。襯底100可以包括絕緣層101和設置在絕緣層101上的半導體層102。作為實例，絕緣層101可以包括但不限于從以下材料構成的組中選取的材料或材料組合二氧化硅、氮化硅等。半導體層102可以包括但不限于從以下材料構成的組中選取的材料或材料組合硅、鍺等?？蛇x地，襯底100還可以包括位于絕緣層101之下的基底層(未示出)。該基底層例如可以由半導體材料形成。圖10示出了制造根據(jù)本發(fā)明另一個示例性實施例的半導體器件的方法的第二步驟的示意圖。其中，圖10 (a)為立體圖，圖10 (b)為沿B-B線的剖面圖。如圖10所示，在半導體層102上形成用于調節(jié)半導體器件的閾值電壓的閾值電壓調節(jié)層202。閾值電壓調節(jié)層202可以包括用于調節(jié)半導體器件的閾值電壓的材料。例如， 用于形成閾值電壓調節(jié)層202的材料可以包括稀土元素(La、Er、Sc、Y、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Tm、Yb、Lu)、Sr、Al、Ga、In、Tl或其它用于調節(jié)閾值電壓的元素。在一個實例中，閾值電壓調節(jié)層202可以為絕緣材料。該絕緣材料例如可以包括但不限于從以下材料構成的組中選取的材料或材料組合LaOx、ErOx, ScOx, YOx, CeOx, PrOx, NdOx, PmOx, SmOx,EuOx、GdOx、TbOx、DyOx、HoOx、TmOx、YbOx、LuOx、SrOx、A1203、Ga2O3> InOx、T10x。對于不同類型的半導體器件，可以形成不同的閾值電壓調節(jié)層。例如，在要形成的半導體器件為N型場效應晶體管的情況下，閾值電壓調節(jié)層202可以包括但不限于從以下材料構成的組中選取的材料或材料組合LaOx、ErOx、ScOx、YOx、CeOx、PrOx、NdOx、PmOx、SmOx、EuOx、GdOx、TbOx、DyOx、HoOx, TmOx, YbOx, LuOx, SrOx ;在要形成的半導體器件為P型場效應晶體管的情況下，閾值電壓調節(jié)層202可以包括但不限于從以下材料構成的組中選取的材料或材料組合A1203、Ga2O3λ InOxλ Τ10χΟ可選地，在形成閾值電壓調節(jié)層202之前，可以在半導體層102上形成緩沖層201。緩沖層201例如可以包括絕緣材料。在半導體器件包括緩沖層201的情況下，閾值電壓調節(jié)層202例如可以由金屬性材料形成。該金屬性材料例如可以包括但不限于從以下材料構成的組中選取的材料或材料組合La、Er、Sc、Y、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Tm、Yb、Lu、Sr、Al、Ga、In、Tl。如前面所提到的，對于不同類型的半導體器件，可以形成不同的閾值電壓調節(jié)層。例如，在要形成的半導體器件為N型場效應晶體管的情況下，閾值電壓調節(jié)層202可以包括但不限于從以下材料構成的組中選取的材料或材料組合La、Er、Sc、Y、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Tm、Yb、Lu、Sr ;在要形成的半導體器件為P型場效應晶體管的情況下，閾值電壓調節(jié)層202可以包括但不限于從以下材料構成的組中選取的材料或材料組合:Al、Ga、In、Tl。圖11示出了制造根據(jù)本發(fā)明另一個示例性實施例的半導體器件的方法的第三步驟的示意圖。其中，圖11 (a)為立體圖，圖11 (b)為沿B-B線的剖面圖。如圖11所示，使閾值電壓調節(jié)層202和半導體層圖案化，從而形成位于絕緣層101上的鰭有源區(qū)300。在一個實例中，這可以通過先刻蝕閾值電壓調節(jié)層202從而使其圖案化、再利用圖案化的閾值電壓調節(jié)層202作為掩?？涛g半導體層來實現(xiàn)。然而，本發(fā)明不限于此，也可以通過本領域技術人員所知的其他工藝來使閾值電壓調節(jié)層和半導體層圖案化從而形成鰭有源區(qū)。在半導體層上形成有緩沖層201的情況下，在圖11所示的形成鰭有源區(qū)的步驟中，還使緩沖層201圖案化。圖12示出了制造根據(jù)本發(fā)明另一個示例性實施例的半導體器件的方法的第四步驟的示意圖。其中，圖12 (a)為立體圖，圖12 (b)為沿B-B線的剖面圖。如圖12所示，形成偽柵疊層400。偽柵疊層400設置在閾值電壓調節(jié)層202上、鰭有源區(qū)300的側壁上以及絕緣層101上。偽柵疊層400可以包括偽柵電介質401和形成在偽柵電介質401上的偽柵電極402。在一個實例中，可以通過以下方式來形成偽柵疊層形成偽柵電介質層和位于偽柵電介質層上的偽柵電極層；以及，使偽柵電極層、偽柵電介質層和閾值電壓調節(jié)層圖案化。然而，本發(fā)明不限于此，也可以通過其它方式來形成偽柵疊層?？蛇x地，在形成偽柵電 極層之后，可以使該偽柵電極層平坦化。圖13示出了制造根據(jù)本發(fā)明另一個示例性實施例的半導體器件的方法的第五步驟的示意圖。其中，圖13 (a)為立體圖，圖13 (b)為沿B-B線的剖面圖。如圖13所示，在偽柵疊層400兩側的鰭有源區(qū)中分別形成源區(qū)和漏區(qū)。在圖13所示的半導體器件中，在偽柵疊層400兩側的結構可以是對稱的。因此，在圖13中，示出了位于偽柵疊層400 —側的源區(qū)601而沒有示出位于偽柵疊層400另一側的漏區(qū)。在一個實例中，可以通過將離子分別注入到偽柵疊層400兩側的鰭有源區(qū)中來形成源區(qū)和漏區(qū)。然而，本發(fā)明不限于此，也可以通過本領域技術人員所知的其他工藝來形成源區(qū)和漏區(qū)。在形成了緩沖層201的情況下，可選地，在形成源區(qū)和漏區(qū)之前，可以去除鰭有源區(qū)的要形成源區(qū)和漏區(qū)的部分之上的緩沖層201?？蛇x地，在形成源區(qū)和漏區(qū)之前，可以分別在偽柵疊層400兩側、鰭有源區(qū)的頂部和側壁上形成側墻隔離層700。在形成了緩沖層201的情況下，可以在形成側墻隔離層700之后，去除鰭有源區(qū)的要形成源區(qū)和漏區(qū)的部分之上的緩沖層201。圖14A和14B示出了制造根據(jù)本發(fā)明另一個示例性實施例的半導體器件的方法的第六步驟的示意圖。其中，圖14A (a)和圖14B (a)為立體圖，圖14A (b)和圖14B (b)為沿B-B線的剖面圖。如圖14A和14B所示，去除偽柵疊層400。作為實例，可以通過以下方式來去除偽柵疊層400:首先，形成覆蓋偽柵疊層400的電介質層800，如圖14A所示；然后，去除位于電介質層800中的偽柵疊層400，如圖14B所示。通過去除偽柵疊層400，可以在電介質層800中形成縫隙。在一個實例中，在形成電介質層800之后，可以使電介質層800平坦化從而露出偽柵疊層400。圖15示出了制造根據(jù)本發(fā)明另一個示例性實施例的半導體器件的方法的第七步驟的示意圖。其中，圖15 (a)為立體圖，圖15 (b)為沿B-B線的剖面圖。如圖15所示，形成柵極疊層500。柵極疊層500設置在閾值電壓調節(jié)層202上、鰭有源區(qū)300的側壁上以及絕緣層101上并且包括柵極電介質501和形成在柵極電介質501上的柵電極502。作為實例，柵極電介質501可以包括高k電介質材料,柵電極502可以包括金屬。
在一個實例中，可以通過在閾值電壓調節(jié)層202上、鰭有源區(qū)300的側壁上以及絕緣層101上沉積柵極電介質501、然后在該柵極電介質501上沉積柵電極502來形成柵極疊層500。然而，本發(fā)明不限于此，也可以通過本領域技術人員所知的其他工藝來形成柵極疊層 500。在一個實例中，柵極疊層500可以形成在在去除偽柵疊層400的步驟中所形成的電介質層800中，如圖15 (a)所示。特別是，柵極疊層500可以形成在電介質層800中通過去除偽柵疊層所形成的縫隙中。電介質層800中的柵極疊層500的結構可以類似于圖13所示的偽柵疊層400的結構。電介質層800可以不必去除而用作 半導體器件的層間電介質。通過如圖9至圖15所示的方法，制成了根據(jù)本發(fā)明的另一個示例性實施例的半導體器件，該半導體器件包括閾值電壓調節(jié)層。通過該閾值電壓調節(jié)層，可以對半導體器件的閾值電壓進行調節(jié)，這提供了一種能夠調節(jié)包括鰭有源區(qū)的半導體器件的閾值電壓的簡便的方式。此外，在如圖9至圖15所示的制造半導體器件的方法中，先形成偽柵疊層并利用偽柵疊層來形成源區(qū)和漏區(qū)，然后去除偽柵疊層并形成柵極疊層。這樣的工序可以保護柵極疊層免受形成源區(qū)和漏區(qū)的工藝的影響從而改善柵極疊層的性能。盡管已經(jīng)參照附圖詳細地描述了本發(fā)明的示例性實施例，但是這樣的描述應當被認為是說明性或示例性的，而不是限制性的；本發(fā)明并不限于所公開的實施例。上面以及權利要求中描述的不同實施例也可以加以組合。本領域技術人員在實施要求保護的本發(fā)明時，根據(jù)對于附圖、說明書以及權利要求的研究，能夠理解并實施所公開的實施例的其他變型，這些變型也落入本發(fā)明的保護范圍內。在權利要求中，詞語“包括”并不排除其他部件或步驟的存在并且“一”或“一個”并不排除復數(shù)。在相互不同的從屬權利要求中陳述了若干技術手段的事實并不意味著這些技術手段的組合不能有利地加以利用。
權利要求
1.一種半導體器件，包括 鰭有源區(qū)，所述鰭有源區(qū)設置在絕緣層上； 設置在所述鰭有源區(qū)頂部的閾值電壓調節(jié)層，所述閾值電壓調節(jié)層用于調節(jié)所述半導體器件的閾值電壓； 柵極疊層，所述柵極疊層設置在所述閾值電壓調節(jié)層上、所述鰭有源區(qū)的側壁上以及所述絕緣層上并且包括柵極電介質和形成在所述柵極電介質上的柵電極；以及 分別形成在所述柵極疊層兩側、所述鰭有源區(qū)中的源區(qū)和漏區(qū)。
2.根據(jù)權利要求I所述的半導體器件，其中所述半導體器件還包括設置在所述鰭有源區(qū)的頂部與所述閾值電壓調節(jié)層之間的緩沖層。
3.根據(jù)權利要求2所述的半導體器件，其中所述緩沖層包括絕緣材料。
4.根據(jù)權利要求I所述的半導體器件，其中所述閾值電壓調節(jié)層包括La、Er、Sc、Y、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Tm、Yb、Lu、Sr、Al、Ga、In、Tl 或其它用于調節(jié)閾值電壓的元素。
5.根據(jù)權利要求4所述的半導體器件，其中所述閾值電壓調節(jié)層包括從以下材料構成的組中選取的材料或材料組合LaOx、ErOx、ScOx、YOx、CeOx、PrOx、NdOx、PmOx、SmOx、EuOx、GdOx、TbOx> DyOx> HoOx> TmOx> YbOx> LuOx> SrOx> A1203、Ga203、InOx、T10x。
6.根據(jù)權利要求I所述的半導體器件,其中所述柵極電介質包括高k電介質材料，并且所述柵電極包括金屬。
7.根據(jù)權利要求I所述的半導體器件，其中所述柵極疊層還包括形成在所述柵電極上的半導體層。
8.根據(jù)權利要求7所述的半導體器件，其中所述半導體層包括多晶硅。
9.根據(jù)權利要求I所述的半導體器件，其中所述半導體器件還包括分別形成在所述柵極疊層兩側、所述鰭有源區(qū)的頂部和側壁上的側墻隔離層。
10.一種制造半導體器件的方法，包括 提供襯底，所述襯底包括絕緣層和設置在所述絕緣層上的半導體層； 在所述半導體層上形成閾值電壓調節(jié)層，所述閾值電壓調節(jié)層用于調節(jié)所述半導體器件的閾值電壓； 使所述閾值電壓調節(jié)層和所述半導體層圖案化，從而形成位于所述絕緣層上的鰭有源區(qū)； 形成柵極電介質層和位于所述柵極電介質層上的柵電極層； 使所述柵電極層、所述柵極電介質層和所述閾值電壓調節(jié)層圖案化，從而形成柵極疊層，所述柵極疊層設置在所述閾值電壓調節(jié)層上、所述鰭有源區(qū)的側壁上以及所述絕緣層上；以及 在所述柵極疊層兩側、所述鰭有源區(qū)中分別形成源區(qū)和漏區(qū)。
11.根據(jù)權利要求10所述的制造半導體器件的方法，還包括在形成閾值電壓調節(jié)層的步驟之前，在所述半導體層上形成緩沖層。
12.根據(jù)權利要求11所述的制造半導體器件的方法，其中在形成鰭有源區(qū)的步驟中，還使所述緩沖層圖案化。
13.根據(jù)權利要求10所述的制造半導體器件的方法，其中所述閾值電壓調節(jié)層包括La、Er、Sc、Y、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Tm、Yb、Lu、Sr、Al、Ga、In、Tl 或其它用于調節(jié)閾值電壓的元素。
14.根據(jù)權利要求13所述的制造半導體器件的方法，其中所述閾值電壓調節(jié)層包括從以下材料構成的組中選取的材料或材料組合LaOx、ErOx, ScOx, YOx, CeOx, PrOx, NdOx, PmOx,SmOx> EuOx> GdOx > TbOx > DyOx > HoOx > TmOx> YbOx、LuOx> SrOx > A1203、Ga2O3 > InOx > T10x。
15.根據(jù)權利要求10所述的制造半導體器件的方法，其中所述柵極電介質層包括高k電介質材料，并且所述柵電極層包括金屬。
16.根據(jù)權利要求10所述的制造半導體器件的方法，還包括在形成柵極電介質層和位于所述柵極電介質層上的柵電極層的步驟之后，在所述柵電極層上形成另一半導體層。
17.根據(jù)權利要求16所述的制造半導體器件的方法，其中所述另一半導體層包括多晶硅。
18.根據(jù)權利要求16所述的制造半導體器件的方法，其中在形成柵極疊層的步驟中，還使所述另一半導體層圖案化。
19.根據(jù)權利要求10所述的制造半導體器件的方法，還包括在形成源區(qū)和漏區(qū)的步驟之前，分別在所述柵極疊層兩側、所述鰭有源區(qū)的頂部和側壁上形成側墻隔離層。
20.根據(jù)權利要求10所述的制造半導體器件的方法，還包括在形成柵極疊層的步驟之后，進行熱退火。
21.一種制造半導體器件的方法，包括 提供襯底，所述襯底包括絕緣層和設置在所述絕緣層上的半導體層； 在所述半導體層上形成閾值電壓調節(jié)層，所述閾值電壓調節(jié)層用于調節(jié)所述半導體器件的閾值電壓； 使所述閾值電壓調節(jié)層和所述半導體層圖案化，從而形成位于所述絕緣層上的鰭有源區(qū)； 形成偽柵疊層，所述偽柵疊層設置在所述閾值電壓調節(jié)層上、所述鰭有源區(qū)的側壁上以及所述絕緣層上； 在所述偽柵疊層兩側、所述鰭有源區(qū)中分別形成源區(qū)和漏區(qū)； 去除所述偽柵疊層；以及 形成柵極疊層，所述柵極疊層設置在所述閾值電壓調節(jié)層上、所述鰭有源區(qū)的側壁上以及所述絕緣層上并且包括柵極電介質和形成在所述柵極電介質上的柵電極。
22.根據(jù)權利要求21所述的制造半導體器件的方法，還包括在形成閾值電壓調節(jié)層的步驟之前，在所述半導體層上形成緩沖層。
23.根據(jù)權利要求22所述的制造半導體器件的方法，其中在形成鰭有源區(qū)的步驟中，還使所述緩沖層圖案化。
24.根據(jù)權利要求21所述的制造半導體器件的方法，其中所述閾值電壓調節(jié)層包括La、Er、Sc、Y、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Tm、Yb、Lu、Sr、Al、Ga、In、Tl 或其它用于調節(jié)閾值電壓的元素。
25.根據(jù)權利要求24所述的制造半導體器件的方法，其中所述閾值電壓調節(jié)層包括從以下材料構成的組中選取的材料或材料組合LaOx、ErOx, ScOx, YOx, CeOx, PrOx, NdOx, PmOx,SmOx> EuOx> GdOx > TbOx > DyOx > HoOx > TmOx> YbOx、LuOx> SrOx > A1203、Ga2O3 > InOx > T10x。
26.根據(jù)權利要求21所述的制造半導體器件的方法，其中所述柵極電介質包括高k電介質材料，并且所述柵電極包括金屬。
27.根據(jù)權利要求21所述的制造半導體器件的方法，其中形成偽柵疊層的步驟包括 形成偽柵電介質層和位于所述偽柵電介質層上的偽柵電極層；以及 使所述偽柵電極層、所述偽柵電介質層和所述閾值電壓調節(jié)層圖案化。
28.根據(jù)權利要求27所述的制造半導體器件的方法，還包括在形成偽柵電極層之后，使所述偽柵電極層平坦化。
29.根據(jù)權利要求21所述的制造半導體器件的方法，其中去除所述偽柵疊層的步驟包括 形成覆蓋所述偽柵疊層的電介質層；以及 去除位于所述電介質層中的所述偽柵疊層。
30.根據(jù)權利要求29所述的制造半導體器件的方法，還包括在形成所述電介質層之后，使所述電介質層平坦化從而露出所述偽柵疊層。
31.根據(jù)權利要求21所述的制造半導體器件的方法，還包括在形成源區(qū)和漏區(qū)的步驟之前，分別在所述偽柵疊層兩側、所述鰭有源區(qū)的頂部和側壁上形成側墻隔離層。
全文摘要
本發(fā)明涉及半導體器件以及半導體器件的制造方法。根據(jù)本發(fā)明實施例的半導體器件可以包括鰭有源區(qū)，該鰭有源區(qū)設置在絕緣層上；設置在鰭有源區(qū)頂部的閾值電壓調節(jié)層，該閾值電壓調節(jié)層用于調節(jié)所述半導體器件的閾值電壓；柵極疊層，該柵極疊層設置在閾值電壓調節(jié)層上、鰭有源區(qū)的側壁上以及絕緣層上并且包括柵極電介質和形成在柵極電介質上的柵電極；以及，分別形成在柵極疊層兩側、鰭有源區(qū)中的源區(qū)和漏區(qū)。根據(jù)本發(fā)明的半導體器件包括閾值電壓調節(jié)層，其可以對半導體器件的閾值電壓進行調節(jié)。這提供了一種能夠調節(jié)包括鰭有源區(qū)的半導體器件的閾值電壓的簡便的方式。
文檔編號H01L21/336GK102891179SQ201110203389
公開日2013年1月23日 申請日期2011年7月20日 優(yōu)先權日2011年7月20日
發(fā)明者梁擎擎, 朱慧瓏, 鐘匯才 申請人:中國科學院微電子研究所