專利名稱：具有金屬柵極的半導(dǎo)體元件及其制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種具有金屬柵極的半導(dǎo)體元件及其制作方法，尤指一種實施后柵極(gate last)工藝的具有金屬柵極的半導(dǎo)體元件及其制作方法。
背景技術(shù)：
在已知半導(dǎo)體產(chǎn)業(yè)中，多晶硅廣泛地應(yīng)用于半導(dǎo)體元件如金屬氧化物半導(dǎo)體(metal-oxide-semiconductor, M0S)晶體管中，作為標(biāo)準(zhǔn)的柵極材料選擇。然而，隨著MOS晶體管尺寸持續(xù)地微縮，傳統(tǒng)多晶娃柵極因硼穿透(boron penetration)效應(yīng)導(dǎo)致元件效能降低，及其難以避免的耗層效應(yīng)(depletion effect)等問題,使得等效的柵極介電層厚度增加、柵極電容值下降，進(jìn)而導(dǎo)致元件驅(qū)動能力的衰退等困境。因此，半導(dǎo)體業(yè)界進(jìn)一步嘗試新的柵極材料，例如利用具有功函數(shù)(work function)金屬的導(dǎo)體來取代傳統(tǒng)的多晶
硅柵極，用以作為匹配高介電常數(shù)(high-K)柵極介電層的控制電極。而金屬柵極結(jié)構(gòu)的制作方法可大致分為前柵極(gate first)工藝及后柵極(gatelast)工藝兩大類。其中前柵極工藝會在形成金屬柵極結(jié)構(gòu)后始進(jìn)行源極/漏極超淺結(jié)面活化回火以及形成金屬硅化物等高熱預(yù)算工藝，因此使得材料的選擇與調(diào)整面對較多的挑戰(zhàn)。為避免上述高熱預(yù)算環(huán)境并獲得較寬的材料選擇，業(yè)界提出以后柵極工藝取代前柵極工藝的方法。然而，后柵極工藝雖可避免源極/漏極超淺結(jié)面活化回火以及形成金屬硅化物等高熱預(yù)算工藝，而具有較寬廣的材料選擇，但對于確保金屬柵極具有應(yīng)有高度仍面臨復(fù)雜工藝的整合性要求。

發(fā)明內(nèi)容
因此，本發(fā)明提供一種可確保金屬柵極具有應(yīng)有高度的制作方法以及具有金屬柵極的半導(dǎo)體元件。本發(fā)明提供一種具有金屬柵極的半導(dǎo)體元件的制作方法，該制作方法首先提供基底，且該基底內(nèi)形成有多個淺溝絕緣(shallow trench isolation,以下簡稱為STI),而該基底上則形成有多晶硅層。圖案化該多晶硅層，以于該基底上形成至少一個虛置柵極(dummy gate)以及至少一對輔助結(jié)構(gòu)，且這些輔助結(jié)構(gòu)分別設(shè)置于該虛置柵極的兩側(cè)，且分別設(shè)置于該STI上。隨后于該基底上形成至少一個半導(dǎo)體元件，且該半導(dǎo)體元件包括該虛置柵極。待形成該半導(dǎo)體元件后，于該基底上形成介電層結(jié)構(gòu)，最后移除部分該介電層結(jié)構(gòu)以暴露出該半導(dǎo)體元件的該虛置柵極與這些輔助結(jié)構(gòu)。本發(fā)明還提供一種具有金屬柵極的半導(dǎo)體元件，該半導(dǎo)體元件包括有具有多個STI的基底、至少一設(shè)置于該基底上的金屬柵極、以及至少一對設(shè)置于該金屬柵極兩側(cè)的輔助結(jié)構(gòu)，且這些輔助結(jié)構(gòu)設(shè)置于該STI上。根據(jù)本發(fā)明所提供的具有金屬柵極的半導(dǎo)體元件的制作方法，于形成虛置柵極的同時于其兩側(cè)分別形成輔助結(jié)構(gòu)。由于輔助結(jié)構(gòu)的存在，在移除介電層結(jié)構(gòu)以暴露出虛置柵極時，工藝上對于虛置柵極邊緣的耗損，尤其是虛置柵極與介電層結(jié)構(gòu)接壤處的耗損，可轉(zhuǎn)移至輔助結(jié)構(gòu)的邊緣，尤其是輔助結(jié)構(gòu)與介電層結(jié)構(gòu)接壤處。因此在暴露出虛置柵極后，虛置柵極邊緣的高度與虛置柵極中央的高度相同，而后續(xù)移除虛置柵極形成的柵極溝槽可獲得與虛置柵極高度相同的深度。更重要的是，形成于柵極溝槽內(nèi)的金屬柵極可獲得與虛置柵極相同的高度，進(jìn)而可提供符合期待的電性表現(xiàn)。


圖I與圖2為采用后柵極工藝的金屬柵極結(jié)構(gòu)制作方法的示意圖。圖3至圖9為本發(fā)明所提供的一種具有金屬柵極的半導(dǎo)體元件的制作方法的第一優(yōu)選實施例的示意圖，其中圖9為俯視圖，而圖3至圖8為圖9中沿A-A’切線獲得的剖面圖。圖10為本發(fā)明所提供的一種具有金屬柵極的半導(dǎo)體元件的制作方法的第二優(yōu)選實施例的俯視圖。 圖11為有無設(shè)置輔助結(jié)構(gòu)對于虛置柵極高度的影響的比較圖。附圖標(biāo)記說明100基底102柵極介電層104多晶硅層106輕摻雜漏極108間隙壁110源極/漏極112金屬硅化物 114接觸洞蝕刻停止層116 內(nèi)層介電層120虛置柵極130 柵極溝槽Ii1 原本高度h2 損耗高度200 基底202淺溝隔離202a主動區(qū)域204柵極介電層206 多晶硅層208圖案化硬掩模210 虛置柵極212輔助結(jié)構(gòu)212a輔助結(jié)構(gòu)214輔助結(jié)構(gòu)220 輕摻雜漏極222第一間隙壁224 第二間隙壁226源極/漏極228 金屬硅化物230半導(dǎo)體元件240 介電層結(jié)構(gòu)242接觸洞蝕刻停止層244 內(nèi)層介電層250金屬柵極252 功函數(shù)金屬層 254填充金屬層W 寬度D1 第一間距D2 第二間距H1 第一高度H2 第二高度S 線寬
具體實施例方式請參閱圖I與圖2，圖I與圖2為采用后柵極工藝的具有金屬柵極的半導(dǎo)體元件的制作方法的示意圖。如圖I所示，后柵極工藝中，于基底100上先形成通過圖案化硬掩模(圖未示)定義的虛置柵極(dummy gate)或取代柵極(replacement gate) 120,虛置/取代柵極120可包括高介電常數(shù)(high dielectric constant,以下簡稱為high_k)柵極介電層102、作為底部阻障層的氮化鈦層(圖未示)以及多晶硅層104。虛置柵極120具有高度h1；高度Ii1約略等于多晶硅層104的厚度，且虛置柵極120的高度Ii1可作為后續(xù)柵極溝槽的深度以及金屬柵極的高度。隨后，在完成一般η型與P型晶體管的其他元件如輕摻雜漏極(lightly-doped drain, LDD) 106、間隙壁 108、源極 / 漏極 110、金屬娃化物(silicide) 112等以及接觸洞蝕刻停止層(contact etch stop layer,以下簡稱為CESL) 114與內(nèi)層介電(inter-layer dielectric,以下簡稱為ILD)層116的制作后,將虛置柵極120的多晶娃層104移除。請繼續(xù)參閱圖I。在移除多晶硅層104時，首先通過平坦化工藝如化學(xué)機(jī)械拋光(chemical mechanical polishing,以下簡稱為CMP)研磨工藝移除多余的ILD層116與CESL 114，而暴露出虛置柵極120的圖案化硬掩模。接下來利用另一 CMP工藝移除ILD層116XESL 114與圖案化硬掩模，而如圖I所示暴露出多晶硅層104。值得注意的是，在移除·ILD層116、CESL 114與圖案化硬掩模時，理論上應(yīng)通過多晶硅層104與周圍包括絕緣材料·的ILD層116、CESLl 14與圖案化硬掩模蝕刻率不同的特性，而使得CMP工藝可停止在多晶硅層104。然而實際上卻常在多晶硅層104邊緣，尤其是與圖案化硬掩模甚或是間隙壁108接壤的邊緣處，發(fā)生多晶硅層104以及間隙壁108遭移除的現(xiàn)象，使得CMP工藝后的多晶硅層104中央與邊緣具有高度差。如圖I所示，虛置柵極120中央具有原本高度Ii1 ;但虛置柵極120邊緣卻因CMP工藝損耗而獲得另一損耗高度h2，且原本高度Ii1明顯大于耗損高度h2。請參閱圖2。接下來移除虛置柵極120的多晶硅層104，而形成柵極溝槽130。值得注意的是，為了強(qiáng)調(diào)虛置柵極120的原本高度Ii1，在圖2中，被移除的虛置柵極120的原本高度h以虛線繪示出。由圖2可知，在移除多晶硅層104形成柵極溝槽130后，柵極溝槽130的深度并非原本虛置柵極120的原本高度Ii1，而等于因CMP損耗而獲得的損耗高度h2。因此，在后續(xù)柵極溝槽130內(nèi)填入功函數(shù)金屬材料與填充金屬材料用以制作金屬柵極結(jié)構(gòu)(圖未示)時，金屬柵極的高度并不等于虛置柵極120的原本高度h1;而是等于耗損高度h2。換句話說，金屬柵極的高度遠(yuǎn)低原本預(yù)期或應(yīng)有的高度，而有損于其電性表現(xiàn)。此外，柵極高度的耗損隨著虛置柵極120密度升高而增加，耗損高度h2與原本高度Ii1的差異甚至可達(dá)將近400埃(angstrom),嚴(yán)重地影響金屬柵極的電性表現(xiàn)。請參閱圖3至圖9，圖3至圖9為本發(fā)明所提供的一種具有金屬柵極的半導(dǎo)體元件的制作方法的第一優(yōu)選實施例的示意圖，其中圖9為俯視圖，而圖3至圖8為圖9中沿A-A’切線獲得的剖面圖。如圖3所示，本優(yōu)選實施例首先提供基底200，例如硅基底、含硅基底或硅覆絕緣(silicon-on-insulator，S0I)基底?；?00內(nèi)包括多個STI 202，用以提供不同元件間的電性隔離，并定義出多個主動區(qū)域202a(示于圖9);基底200上則依序形成有柵極介電層204與多晶硅層206。值得注意的是，本發(fā)明可與先柵極介電層(high-kfirst)工藝或與后柵極介電層(high-1 last)工藝整合當(dāng)本優(yōu)選實施例與先柵極介電層工藝整合時，柵極介電層204包括高介電常數(shù)(high dielectric constant, high-k)柵極介電層，其可以是金屬氧化物層，例如稀土金屬氧化物層。High-k柵極介電層204可選自氧化給(hafnium oxide, HfO2)、娃酸給氧化合物(hafnium silicon oxide, HfSiO4)、娃酸給氮氧化合物(hafnium silicon oxynitride, HfSiON)、氧化招(aluminum oxide, Al2O3)、氧化鑭(lanthanum oxide, La2O3)、氧化組(tantalum oxide, Ta2O5)、氧化宇乙(yttrium oxide,Y2O3)、氧化錯(zirconium oxide, ZrO2)、欽酸銀(strontium titanate oxide, SrTiO3)、娃酸錯氧化合物(zirconium silicon oxide, ZrSiO4)、錯酸給(hafnium zirconium oxide,HfZrO4)、銀秘組氧化物(strontium bismuth tantalate, SrBi2Ta2O9, SBT)、錯欽酸鉛(leadzirconate titanate, PbZrxTi1^O3, PZT)與欽酸鋇,思(barium strontium titanate,BaxSivxTiO3, BST)所組成的群組。此外，在high-k柵極介電層204與基底200之間優(yōu)選可設(shè)置介面層(interfacial layer)(圖未示)；而在high_k柵極介電層204與多晶娃層206之間優(yōu)選可設(shè)置底部阻障層(bottom barrier layer)(圖未示)。底部阻障層可包括氮化鈦(titanium nitride, TiN),但不限于此。而當(dāng)本優(yōu)選實施例與后柵極介電層整合時,柵極介電層204可先包括傳統(tǒng)的氧化娃層。請參閱圖3與圖9。接下來，進(jìn)行蝕刻工藝，利用圖案化硬掩模208作為蝕刻掩模蝕刻多晶硅層206與柵極介電層204，而于基底200上形成至少一跨越多個主動區(qū)域202a 的虛置柵極210，且虛置柵極210具有第一高度氏。如圖3所示，虛置柵極210由下而上包括柵極介電層204與多晶硅層206。值得注意的是，在形成虛置柵極210的同時，本優(yōu)選實施例于虛置柵極210兩側(cè)的基底200上形成一對平行于虛置柵極210的輔助結(jié)構(gòu)212，且輔助結(jié)構(gòu)212如圖3所示，形成于虛置柵極210兩側(cè)的基底200上，且是僅形成于虛置柵極210兩側(cè)的STI 202上，不超過STI 202的范圍，故不與主動區(qū)域202a相接觸。輔助結(jié)構(gòu)212具有寬度W(示于圖9)，且該寬度W介于0.03微米(micrometer，以下簡稱為μ m)與0. I μ m之間。虛置柵極210與輔助結(jié)構(gòu)212之間具有第一間距D1,且第一間距D1介于0. Ιμπι與0. 18 μ m之間。值得注意的是，第一間距D1與虛置柵極210的線寬S有關(guān)，本優(yōu)選實施例中介于0. Ιμπι與0. 18 μ m之間的第一間距D1即是用以輔助線寬S為大于I微米(micrometer, μ m)的虛置柵極210。然而，當(dāng)虛置柵極210的線寬S縮小時,本優(yōu)選實施例所提供的第一間距D1亦可隨之縮小，以確保輔助結(jié)構(gòu)212的輔助功能。需注意的是，本優(yōu)選實施例中，當(dāng)虛置柵極210的線寬S大于I μ m時，即需于虛置柵極210的兩側(cè)形成輔助結(jié)構(gòu)212。另外，在本優(yōu)選實施例中，輔助結(jié)構(gòu)212包括單一條狀(single bar-like)的輔助結(jié)構(gòu)。請參閱圖4。在形成虛置柵極210與輔助結(jié)構(gòu)212之后，即開始制作半導(dǎo)體元件如金屬氧化物半導(dǎo)體(metal oxide semiconductor, M0S)元件所需的元件(element),首先進(jìn)行離子注入工藝，在虛置柵極210兩側(cè)的基底200內(nèi)分別形成輕摻雜漏極(lightly dopeddrain, LDD) 220。接下來,于基底200上形成絕緣層或絕緣復(fù)合層(圖未示)，并通過回蝕刻工藝于虛置柵極210的側(cè)壁形成第一間隙壁222。更值得注意的是，在進(jìn)行回蝕刻工藝以于虛置柵極210的側(cè)壁形成第一間隙壁222的同時，本優(yōu)選實施例于輔助結(jié)構(gòu)212的側(cè)壁亦形成第二間隙壁224，且第一間隙壁222與第二間隙壁224包括相同的膜層。請參閱圖5與圖9。在形成第一間隙壁222與第二間隙壁224之后，再進(jìn)行離子注入工藝，以于虛置柵極210兩側(cè)，尤其是間隙壁222兩側(cè)的基底200內(nèi)分別形成源極/漏極226,而在源極/漏極226的表面分別形成金屬娃化物228。另外,本優(yōu)選實施例亦可結(jié)合選擇性應(yīng)力系統(tǒng)(selective strain scheme, SSS)等工藝,例如利用選擇性外延生長(selective epitaxial growth, SEG)方法來制作源極/漏極226。SSS工藝于第一間隙壁222兩側(cè)的基底200內(nèi)先分別形成凹槽(圖未示)，并經(jīng)過適當(dāng)?shù)臐袷桨疾矍逑垂に嚭?，利用SEG方法于凹槽內(nèi)分別形成適用于P型半導(dǎo)體元件的包括有鍺化硅(SiGe)的外延層，或適用于η型半導(dǎo)體元件的包括有碳化硅(SiC)的外延層。至此，可完成半導(dǎo)體元件230的制作，且半導(dǎo)體元件230如圖5所示，包括虛置柵極210。上述元件的制作步驟以及材料選擇等皆為該領(lǐng)域的人士所熟知，故于此皆不再贅述。另外需得注意的是，為了明顯表現(xiàn)輔助結(jié)構(gòu)212與虛置柵極210的空間關(guān)系，圖9中并未繪示出LDD 220、第一間隙壁222、第二間隙壁224、以及金屬硅化物228等元件，然而本領(lǐng)域一般技術(shù)人員應(yīng)知這些元件并未省略。另外，如圖9所示，共用同一條虛置柵極210線的半導(dǎo)體元件230通過虛置柵極210以及后續(xù)形成的金屬柵極串聯(lián)，而輔助結(jié)構(gòu)212與各半導(dǎo)體元件230的虛置柵極210彼此平行而電性隔離。換句話說，輔助結(jié)構(gòu)212不與任何半導(dǎo)體元件230的虛置柵極210或后續(xù)形成的金屬柵極，以及主動區(qū)域202a電性連接。
請參閱圖6。在完成半導(dǎo)體元件230的制作后，于基底200上形成介電層結(jié)構(gòu)240。介電層結(jié)構(gòu)240為復(fù)合膜層,其至少包括一接觸洞蝕刻停止層(contact etch stop layer,CESL) 242與內(nèi)層介電(inter-layer dielectric, ILD)層244,如圖6所示依序堆疊于基底200上。此外，介電層結(jié)構(gòu)240填滿半導(dǎo)體元件230與輔助結(jié)構(gòu)212之間的縫隙。請參閱圖7。接下來，依序進(jìn)行兩道平坦化工藝，例如兩道化學(xué)機(jī)械拋光(chemicalmechanical polishing,以下簡稱為CMP)工藝。第一 CMP工藝用以移除部分的介電層結(jié)構(gòu)240，并停止于圖案化硬掩模208上。而第二 CMP工藝則繼續(xù)研磨介電層結(jié)構(gòu)240與圖案化硬掩模208直至暴露出半導(dǎo)體元件230的虛置柵極210 (即多晶硅層206)與輔助結(jié)構(gòu)212的多晶硅層206。值得注意的是，由于輔助結(jié)構(gòu)212的存在，在移除介電層結(jié)構(gòu)240以暴露出虛置柵極210時，CMP工藝對于虛置柵極210邊緣的耗損，尤其是虛置柵極210與介電層結(jié)構(gòu)240或第一間隙壁222接壤處的耗損，可轉(zhuǎn)移至輔助結(jié)構(gòu)212的邊緣，尤其是輔助結(jié)構(gòu)212與介電層結(jié)構(gòu)240或第二間隙壁224接壤處。因此兩道CMP工藝結(jié)束后，半導(dǎo)體元件230、半導(dǎo)體元件230的虛置柵極210、與虛置柵極210與輔助結(jié)構(gòu)212之間的介電層結(jié)構(gòu)240共平面。換句話說，虛置柵極210的第一高度H1并不受到CMP工藝的影響而可維持原本第一高度氏。而輔助結(jié)構(gòu)212邊緣，尤其是相對于虛置柵極210另一側(cè)的邊緣，以及相對于虛置柵極210另一側(cè)側(cè)壁上的第二間隙壁224則在CMP工藝中消耗，因此其表面低于半導(dǎo)體元件230、半導(dǎo)體元件230的虛置柵極210、與虛置柵極210與輔助結(jié)構(gòu)212之間的介電層結(jié)構(gòu)240。需注意的是，由于本優(yōu)選實施例所提供輔助結(jié)構(gòu)212與虛置柵極210間的第一間距D1介于O. I μ m與O. 18 μ m之間，因此輔助結(jié)構(gòu)212可有效地作為虛置柵極210的緩沖結(jié)構(gòu)，使得CMP工藝對虛置柵極210的消耗轉(zhuǎn)移至輔助結(jié)構(gòu)212，以保全虛置柵極210的第一高度氏。本領(lǐng)域一般技術(shù)人員應(yīng)知，基底200上其他部分仍有可能因工藝所需而設(shè)置額外的輔助結(jié)構(gòu)(圖未示)，用以提高CMP工藝的均勻度。但由于這些輔助結(jié)構(gòu)與虛置柵極210之間的間距過大，即大于O. 18 μ m,因此無法在CMP工藝中作為虛置柵極210高度的緩沖結(jié)構(gòu)，即無法有效保持虛置柵極210的第一高度Hp另外，請參閱圖11，圖11為有無設(shè)置輔助結(jié)構(gòu)對于虛置柵極高度的影響的比較圖。如圖11所示，根據(jù)本優(yōu)選實施例，在虛置柵極210的線寬S大于2μπι的區(qū)域，輔助結(jié)構(gòu)212的設(shè)置可有效改善虛置柵極210高度耗損的問題。請參閱圖8與圖9。在兩道CMP工藝之后，隨即移除半導(dǎo)體元件230的虛置柵極210，而于半導(dǎo)體元件230內(nèi)形成柵極溝槽(圖未示)。此外，輔助結(jié)構(gòu)212亦可于移除虛置柵極210時一同移除，而于基底200上形成輔助結(jié)構(gòu)溝槽(圖未示)。接下來，于柵極溝槽與輔助結(jié)構(gòu)溝槽內(nèi)依序形成功函數(shù)金屬層252與填充金屬層254，并再通過CMP工藝移除多余的膜層，而于柵極溝槽與輔助結(jié)構(gòu)溝槽內(nèi)形成如圖8所示的金屬柵極250與輔助結(jié)構(gòu)214。此外，在功函數(shù)金屬層252與high-k柵極介電層204之間可依工藝需要形成蝕刻停止層(etch stop layer)(圖未示)，而在功函數(shù)金屬層252與填充金屬層254之間,優(yōu)選可形成頂部阻障層(top barrier layer)(圖未示)。功函數(shù)金屬層252可根據(jù)半導(dǎo)體元件230的電性要求而包括滿足η型半導(dǎo)體元件功函數(shù)要求的金屬層，即具有介于3. 9電子伏特(eV)與4. 3eV之間的功函數(shù)。或者，功函數(shù)金屬層252可包括滿足p型半導(dǎo) 體元件功函數(shù)要求的金屬層，即具有介于4. SeV與5. 2eV之間的功函數(shù)。蝕刻停止層可包括氮化鉭(tantalum nitride, TaN);而頂部阻障層則可包括TiN,但皆不限于此。填充金屬層254則可包括具有優(yōu)良填充能力與較低阻值的金屬或金屬氧化物，例如鋁(aluminum，Al)、鋁化欽(titanium aluminide, TiAl)或氧化招欽(titanium aluminum oxide, TiAlO),但不限于此。值得注意的是，當(dāng)本優(yōu)選實施例與后柵極介電層工藝整合時，柵極介電層204可包括傳統(tǒng)的氧化硅層，并于形成柵極溝槽后作為介面層。之后，方于介面層204上依序形成high-k柵極介電層(圖未示)、底部阻障層(圖未示)、蝕刻停止層(圖未示)、功函數(shù)金屬層252、頂部阻障層(圖未示)、以及填充金屬層254，完成金屬柵極250的制作。更重要的是，不論本優(yōu)選實施例是整合前柵極介電層工藝或后柵極介電層工藝，金屬柵極250具有第二高度H2,由于虛置柵極210的第一高度H1 (圖8中以虛線表示以茲比較)并未在CMP工藝中耗損，因此柵極溝槽的深度以及形成于柵極溝槽內(nèi)的金屬柵極250的第二高度H2與虛置柵極210的第一高度H1相同。另外，本實施例亦可再選擇性去除ILD層244與CESL 242等，然后重新形成包括CESL與ILD層的介電層結(jié)構(gòu)，以有效提升半導(dǎo)體元件230的電性表現(xiàn)。請重新參閱圖8。根據(jù)本第一優(yōu)選實施例所提供的制作方法，可獲得具有金屬柵極250的半導(dǎo)體元件230，各半導(dǎo)體元件230還包括至少一對輔助結(jié)構(gòu)214，分別設(shè)置于金屬柵極250兩側(cè)的基底200上，且輔助結(jié)構(gòu)214與金屬柵極250電性隔離。另外值得注意的是，在填入功函數(shù)金屬層252或填充金屬層254時，這些導(dǎo)電材料填入前述的輔助結(jié)構(gòu)溝槽，而形成如圖8所示的包括導(dǎo)電材料的輔助結(jié)構(gòu)214。但由于輔助結(jié)構(gòu)214設(shè)置于STI 202上，且周圍皆由介電層結(jié)構(gòu)240包圍，因此這些殘留金屬不致影響半導(dǎo)體元件230的電性表現(xiàn)。接下來請參閱圖10，圖10為本發(fā)明所提供的一種具有金屬柵極的半導(dǎo)體元件的制作方法的第二優(yōu)選實施例的俯視圖。首先需注意的是，本第二優(yōu)選實施例所披露的步驟與第一優(yōu)選實施例相同，因此相同的元件符號說明可沿用第一優(yōu)選實施例所述者，且相同的步驟不再贅述。另外，為清楚表現(xiàn)輔助結(jié)構(gòu)212與虛置柵極210的空間關(guān)系，圖10中并未繪示出LDDs 220、第一間隙壁222、以及金屬硅化物228等元件，然本領(lǐng)域一般技術(shù)人員應(yīng)知這些元件并未省略。
請參閱圖10。本第二優(yōu)選實施例與第一優(yōu)選實施例不同之處，在于本優(yōu)選實施例所提供的輔助結(jié)構(gòu)包括多個條狀(multiple bar-like)輔助結(jié)構(gòu)212a。各輔助結(jié)構(gòu)212a具有與第一優(yōu)選實施例相同的寬度W,其介于O. 03 μ m與O. I μ m之間。最靠近虛置柵極210的輔助結(jié)構(gòu)212a與虛置柵極210之間亦具有第一間距D1,其如第一優(yōu)選實施例所述，介于O. Ιμπι與O. 18 μ m之間。各輔助結(jié)構(gòu)212a之間具有第二間距D2，而第二間距D2介于O. 12 μ m與O. 23 μ m之間。如前所述，當(dāng)虛置柵極210的線寬S大于I μ m時，本優(yōu)選實施例即于虛置柵極210的兩側(cè)形成輔助結(jié)構(gòu)212a。另外需注意的是，由于輔助結(jié)構(gòu)212a的制作步驟如第一優(yōu)選實施例所述，與半導(dǎo)體元件230的制作步驟相同，因此在形成半導(dǎo)體元件230的第一間隙壁222時，同時于各輔助結(jié)構(gòu)212a的側(cè)壁分別形成第二間隙壁(圖未示)。根據(jù)本第二優(yōu)選實施例所提供的多個條狀輔助結(jié)構(gòu)212a，可更提升輔助結(jié)構(gòu)212a在CMP工藝中的緩沖功能，確保虛置柵極的第一高度H1不被影響。此外，由于輔助結(jié)構(gòu)212a為多個條狀結(jié)構(gòu)，因此相鄰的虛置柵極210之間可僅設(shè)置一組輔助結(jié)構(gòu)，即相鄰的 虛置柵極210可共用形成于其間的多個條狀輔助結(jié)構(gòu)212a。當(dāng)然，相鄰的虛置柵極210亦可分別包括多個條狀輔助結(jié)構(gòu)212a。 綜上所述，本發(fā)明所提供的具有金屬柵極的半導(dǎo)體元件的制作方法，于形成虛置柵極的同時于其兩側(cè)分別形成輔助結(jié)構(gòu)。由于輔助結(jié)構(gòu)的存在，在移除介電層結(jié)構(gòu)以暴露出虛置柵極時，工藝上對于虛置柵極邊緣的耗損，尤其是虛置柵極與介電層結(jié)構(gòu)接壤處的耗損，可轉(zhuǎn)移至輔助結(jié)構(gòu)的邊緣，尤其是輔助結(jié)構(gòu)與介電層結(jié)構(gòu)接壤處。亦即輔助結(jié)構(gòu)作為虛置柵極的緩沖結(jié)構(gòu)，使得CMP工藝對虛置柵極的消耗轉(zhuǎn)移至輔助結(jié)構(gòu)，以保全虛置柵極的高度。因此，在暴露出虛置柵極后，虛置柵極邊緣的高度與虛置柵極中央的高度相同，而后續(xù)移除虛置柵極形成的柵極溝槽可獲得與虛置柵極高度相同的深度。更重要的是，形成于柵極溝槽內(nèi)的金屬柵極可獲得與虛置柵極相同的高度，進(jìn)而可提供符合期待的電性表現(xiàn)。另外，由于輔助結(jié)構(gòu)整合于半導(dǎo)體元件的工藝中，因此本發(fā)明所提供的具有金屬柵極的半導(dǎo)體元件的制作方法并不另外增加工藝成本。并且，由于柵極高度的耗損隨著虛置柵極密度升高而增加，因此本發(fā)明所提供的具有金屬柵極的半導(dǎo)體元件的制作方法更有益于虛置柵極密度大于65%，即半導(dǎo)體元件密度較高的工藝要求。以上所述僅為本發(fā)明的優(yōu)選實施例，凡依本發(fā)明權(quán)利要求所做的等同變化與修飾，皆應(yīng)屬本發(fā)明的涵蓋范圍。
權(quán)利要求
1.一種具有金屬柵極的半導(dǎo)體元件的制作方法，包括 提供基底，該基底內(nèi)形成有多個淺溝隔尚，該基底上形成有多晶娃層； 圖案化該多晶硅層，以于該基底上形成至少一虛置柵極以及至少一對輔助結(jié)構(gòu)，該多個輔助結(jié)構(gòu)分別設(shè)置于該虛置柵極的兩側(cè)，且分別設(shè)置于該多個淺溝隔離上； 于該基底上形成至少一個半導(dǎo)體元件，且該半導(dǎo)體元件包括該虛置柵極； 于該基底上形成介電層結(jié)構(gòu)；以及 移除部分該介電層結(jié)構(gòu)以暴露出該半導(dǎo)體元件的該虛置柵極與該多個輔助結(jié)構(gòu)。
2.如權(quán)利要求1所述的制作方法，其中該虛置柵極與該輔助結(jié)構(gòu)之間具有第一間距，且該第一間距介于O. 1微米與O. 18微米之間。
3.如權(quán)利要求1所述的制作方法，其中該輔助結(jié)構(gòu)具有寬度，且該寬度介于O.03微米與O. 1微米之間。
4.如權(quán)利要求1所述的制作方法，其中該虛置柵極具有線寬，且該線寬大于1微米。
5.如權(quán)利要求1所述的制作方法，其中該多個輔助結(jié)構(gòu)包括多個條狀輔助結(jié)構(gòu)。
6.如權(quán)利要求5所述的制作方法，其中該多個輔助結(jié)構(gòu)之間具有第二間距，且該第二間距介于O. 12微米與O. 23微米之間。
7.如權(quán)利要1所述的制作方法，其中形成該半導(dǎo)體元件的步驟還包括于該虛置柵極的側(cè)壁形成第一間隙壁，以及同時于該多個輔助結(jié)構(gòu)的側(cè)壁分別形成第二間隙壁。
8.如權(quán)利要求1所述的制作方法，其中該介電層結(jié)構(gòu)覆蓋該半導(dǎo)體元件與該多個輔助結(jié)構(gòu)，且填滿該半導(dǎo)體元件與該多個輔助結(jié)構(gòu)之間的縫隙。
9.如權(quán)利要求8所述的制作方法，其中移除部分該介電層結(jié)構(gòu)以暴露出該半導(dǎo)體元件的該虛置柵極與該多個輔助結(jié)構(gòu)之后，該半導(dǎo)體元件、該半導(dǎo)體元件的該虛置柵極、與該虛置柵極與該多個輔助結(jié)構(gòu)之間的該介電層結(jié)構(gòu)共平面。
10.如權(quán)利要求1所述的制作方法，還包括移除該半導(dǎo)體元件的該虛置柵極，以及形成金屬柵極的步驟。
11.如權(quán)利要求10所述的制作方法，其中該虛置柵極具有第一高度，該金屬柵極具有第二高度，且該第二高度等于該第一高度。
12.—種具有金屬柵極的半導(dǎo)體元件，包括 基底，該基底內(nèi)形成有多個淺溝隔離； 至少一金屬柵極，設(shè)置于該基底上；以及 至少一對輔助結(jié)構(gòu)，設(shè)置于該金屬柵極的兩側(cè)，以及該多個淺溝隔離上。
13.如權(quán)利要求12所述的具有金屬柵極的半導(dǎo)體元件，其中該多個輔助結(jié)構(gòu)與該金屬柵極電性隔離。
14.如權(quán)利要求12所述的具有金屬柵極的半導(dǎo)體元件，其中該多個輔助結(jié)構(gòu)與該金屬柵極之間具有第一間距，且該第一間距介于O. 1微米與O. 18微米之間。
15.如權(quán)利要求12所述的具有金屬柵極的半導(dǎo)體元件，其中該多個輔助結(jié)構(gòu)具有寬度，且該寬度介于O. 03微米與O. I微米之間。
16.如權(quán)利要求12所述的具有金屬柵極的半導(dǎo)體元件，其中該金屬柵極具有線寬，且該線寬大于1微米。
17.如權(quán)利要求12所述的具有金屬柵極的半導(dǎo)體元件，其中該多個輔助結(jié)構(gòu)包括多個條狀輔助結(jié)構(gòu)。
18.如權(quán)利要求17所述的具有金屬柵極的半導(dǎo)體元件，其中該多個條狀輔助結(jié)構(gòu)之間具有第二間距，且該第二間距介于O. 12微米與O. 23微米之間。
19.如權(quán)利要求12所述的具有金屬柵極的半導(dǎo)體元件，還包括 輕摻雜漏極，分別設(shè)置于該多個金屬柵極兩側(cè)的該基底內(nèi)； 第一間隙壁，設(shè)置于該多個金屬柵極的側(cè)壁；以及 源極/漏極，分別設(shè)置于該多個金屬柵極兩側(cè)的該基底內(nèi)。
20.如權(quán)利要求12所述的具有金屬柵極的半導(dǎo)體元件，其中該多個輔助結(jié)構(gòu)還包括第二間隙壁，設(shè)置于該多個輔助結(jié)構(gòu)的側(cè)壁。
全文摘要
本發(fā)明公開一種具有金屬柵極的半導(dǎo)體元件及其制作方法，該半導(dǎo)體元件包括具有多個淺溝隔離的基底、至少一設(shè)置于該基底上的金屬柵極、以及至少一對設(shè)置于該金屬柵極兩側(cè)的輔助結(jié)構(gòu)。
文檔編號H01L29/423GK102891085SQ20111020280
公開日2013年1月23日 申請日期2011年7月20日 優(yōu)先權(quán)日2011年7月20日
發(fā)明者徐俊偉, 黃柏誠, 蔡騰群, 許嘉麟, 林志勛, 陳彥銘, 陳佳禧, 龔昌鴻 申請人:聯(lián)華電子股份有限公司