專利名稱：靜電放電保護(hù)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于集成電路領(lǐng)域，特別涉及靜電放電(ESD，ElectrostaticDischarge) 保護(hù)電路。
背景技術(shù)：
當(dāng)兩個(gè)物體碰撞或分離時(shí)就會產(chǎn)生ESD現(xiàn)象，即靜態(tài)電荷從一個(gè)物體轉(zhuǎn)移到另一個(gè)物體。ESD的放電量和放電持續(xù)時(shí)間取決于物體的類型和周圍的環(huán)境等多種因素，當(dāng)集成電路中半導(dǎo)體器件發(fā)生ESD且ESD產(chǎn)生足夠高的能量時(shí)，將造成半導(dǎo)體器件的損壞。ESD保護(hù)電路為芯片設(shè)計(jì)中防止ESD產(chǎn)生損壞待保護(hù)電路所用，通常ESD保護(hù)電路與受其保護(hù)電路并聯(lián)。當(dāng)ESD現(xiàn)象發(fā)生時(shí)，ESD保護(hù)電路將開啟，ESD放出的靜電電流絕大部分會通過該ESD保護(hù)電路泄放到地，少量才流經(jīng)被保護(hù)電路而不會損壞被保護(hù)電路， 從而起到有效保護(hù)待保護(hù)電路的作用。通常情況下，ESD在芯片外部發(fā)生，其產(chǎn)生的靜電經(jīng)由芯片外部引腳流至到芯片內(nèi)的集成電路(ICJntegrated Circuit)的引腳，再通過IC的引腳放電到地。在IC內(nèi)部，與其引腳相連的是PAD電路。通常ESD保護(hù)電路與PAD電路并聯(lián)，以保護(hù)PAD電路。在集成電路設(shè)計(jì)中，通常用一個(gè)或多個(gè)器件作為ESD保護(hù)電路，用來構(gòu)成ESD保護(hù)電路的器件有很多種，其中金屬氧化物半導(dǎo)體場效應(yīng)晶體管(Metal-Oxide-Semiconductor Field-Effect Transistor, M0S)就是其中一種，MOS 包括 NMOS(N-channel M0S)和 PM0S(P-channel M0S)。請參考圖1，圖1即為普通NMOS器件的IV曲線圖。圖中坐標(biāo)為(VI， II)的E點(diǎn)為該NMOS器件的觸發(fā)點(diǎn)，在ESD發(fā)生時(shí)，該觸發(fā)點(diǎn)寄生的NPN三極管觸發(fā)導(dǎo)通， ESD放出的靜電電荷隨即通過該器件泄放到地。此時(shí)，該器件兩端電壓回落至Vhold，使得受保護(hù)器件兩端電壓被限制在Vhold。Vhold即為ESD器件的鉗位電壓，Vl即為ESD器件的觸發(fā)電壓。請參考圖2，圖2是現(xiàn)有高壓ESD保護(hù)電路及其待保護(hù)電路的結(jié)構(gòu)示意圖。通常情況下，工作電壓小于等于5伏特的器件為低壓器件，工作電壓大于5伏特的器件為高壓器件。其中，標(biāo)號Ml代表第一高壓NMOS器件，標(biāo)號M2代表低壓NMOS器件，標(biāo)號M3代表第二高壓NMOS器件；第一高壓NMOS器件Ml和低壓NMOS器件M2串聯(lián)組成待保護(hù)電路。第二高壓NMOS器件M3單獨(dú)構(gòu)成了待保護(hù)電路的ESD保護(hù)電路。該圖2所示結(jié)構(gòu)中，若要使包含第一高壓NMOS器件Ml和低壓NMOS器件M2的待保護(hù)電路正常工作，又能使第二高壓NMOS器件M3具備ESD保護(hù)作用，則第二高壓NMOS器件 M3的反向擊穿電壓需大于待保護(hù)電路的正常工作電壓；此外第二高壓NMOS器件M3的雪崩擊穿電壓需小于待保護(hù)電路的擊穿電壓，其中待保護(hù)電路的擊穿電壓約等于第一高壓NMOS 器件Ml和低壓NMOS器件M2雪崩擊穿電壓之和。通常情況下，由于待保護(hù)電路屬于高壓電路，第二高壓NMOS器件M3是基于一定 ESD防護(hù)版圖規(guī)則實(shí)現(xiàn)的高壓NMOS器件，因此上述結(jié)構(gòu)存在下述缺點(diǎn)首先，由上述高壓NMOS器件實(shí)現(xiàn)的ESD電路的觸發(fā)電壓較高，對于正常工作電壓較低的待保護(hù)電路無法用上述ESD保護(hù)電路進(jìn)行保護(hù)；其次，上述ESD保護(hù)電路的鉗位電壓過高，根據(jù)公式，會導(dǎo)致ESD保護(hù)電路功耗過高；此外，高壓器件制造難度很大，可靠性較差。綜上，對于由高壓NMOS器件實(shí)現(xiàn)的ESD保護(hù)電路的保護(hù)能力較差，亟需提高。

發(fā)明內(nèi)容
本發(fā)明提出了用低壓PMOS器件實(shí)現(xiàn)ESD保護(hù)電路的技術(shù)方案，既解決了利用高壓NMOS器件實(shí)現(xiàn)的ESD保護(hù)電路性能較差的問題，又降低了高壓器件工藝制造過程中的難度。本發(fā)明實(shí)施例提供的ESD保護(hù)電路，該電路包括兩個(gè)PMOS器件，所述PMOS器件的工作電壓小于或等于5伏特，且其柵極和源級相連。所述兩個(gè)PMOS相互串聯(lián)。可選的，所述PMOS器件與待保護(hù)電路中的低壓器件由相同工藝制作?？蛇x的，所述PMOS器件與待保護(hù)電路中的低壓器件由CMOS工藝制作?？蛇x的，所述PMOS器件與待保護(hù)電路中所有器件均由相同工藝制作。可選的，所述PMOS器件與待保護(hù)電路中所有器件均由B⑶工藝制作。本發(fā)明實(shí)施例提供的ESD保護(hù)電路與現(xiàn)有ESD保護(hù)電路相比，首先，低壓PMOS器件有較低的觸發(fā)電壓，可以對正常工作電壓較低的待保護(hù)電路進(jìn)行保護(hù)；其次，由于低壓 PMOS有較低的鉗位電壓，所以該器件在相同的ESD電流下功耗較小；第三，低壓PMOS器件與待保護(hù)電路中低壓器件的工藝兼容，并且低壓制造工藝相對于高壓制造工藝更成熟，復(fù)雜度更低，易于生產(chǎn)制造；低壓器件比高壓器件的可靠性更好，性能穩(wěn)定，從而更好的實(shí)現(xiàn)了高壓ESD保護(hù)電路的功能；第四，可選的，電路中的高壓和低壓器件是由BCD工藝實(shí)現(xiàn)的。


圖1為普通NMOS器件的IV曲線。圖2為現(xiàn)有ESD保護(hù)電路及受其保護(hù)的待保護(hù)電路結(jié)構(gòu)示意圖。圖3為本發(fā)明實(shí)施例的電路結(jié)構(gòu)示意圖。
具體實(shí)施例方式請參考圖3所示，該圖是本發(fā)明實(shí)施例中包含ESD保護(hù)電路及其待保護(hù)電路的電路結(jié)構(gòu)示意圖，所示結(jié)構(gòu)具體包括一個(gè)高壓NMOS器件21，正常工作電壓為15V，雪崩擊穿電壓為22V ；一個(gè)低壓NMOS器件22，正常工作電壓為5V，雪崩擊穿電壓為IlV ；上述兩個(gè)器件串聯(lián)組成待保護(hù)電路25，正常工作電壓為17V，通常情況下預(yù)期工作電壓22V時(shí)，ESD保護(hù)電路觸發(fā)；此外該結(jié)構(gòu)還包括第一低壓PMOS器件23及第二低壓PMOS器件24，第一低壓PMOS 器件23和第二低壓PMOS器件M的正常工作電壓均為5V，雪崩擊穿電壓均為11V，觸發(fā)電壓均約IlV ；第一低壓PMOS器件23與第二低壓PMOS器件M串聯(lián)組成ESD保護(hù)電路沈，此 ESD保護(hù)電路沈的觸發(fā)電壓約為22V。ESD保護(hù)電路與待保護(hù)電路并聯(lián)，第一低壓PMOS器件23的源端和高壓NMOS器件 21的漏端連接，連接點(diǎn)為a點(diǎn)，a點(diǎn)接工作電壓。其中，第一低壓PMOS器件23和第二低壓PMOS器件M的柵極都與各自的源極連接在一起，低壓PMOS器件M的漏極與低壓NMOS器件22的源端連接，連接點(diǎn)為b點(diǎn)，b點(diǎn)接地。上述電路是由同一 B⑶(Bipolar，CMOS, DM0S)工藝下生產(chǎn)制造的。當(dāng)a點(diǎn)接工作電壓時(shí)，高壓NMOS器件21和低壓NMOS器件22均處于正常工作狀態(tài)。在此情況下，第一低壓PMOS器件23和第二低壓PMOS器件M的PN結(jié)均處于反偏。高壓NMOS器件21與低壓NMOS器件22串聯(lián)之后，電路的正常工作電壓為17V，第一低壓PMOS 器件23和第二低壓PMOS器件M的反向PN結(jié)擊穿電壓均約為10V，第一低壓PMOS器件23 與第二低壓PMOS器件M串聯(lián)而成的ESD保護(hù)電路沈反向PN結(jié)擊穿電壓約為20V。因此， 在a點(diǎn)接17V工作電壓的情況下，待保護(hù)電路正常工作，同時(shí)ESD保護(hù)電路因未達(dá)到反向擊穿電壓也不會被損壞。在a點(diǎn)電壓瞬間達(dá)到22V的情況下，ESD保護(hù)電路沈觸發(fā)。ESD保護(hù)電路沈中的第一低壓PMOS器件23和第二低壓PMOS器件M將流向待保護(hù)電路的電流分流至ESD保護(hù)電路26，將待保護(hù)電路兩端電壓限制在ESD保護(hù)電路沈兩端的電壓，即限制在鉗位電壓， 此鉗位電壓小于22V。當(dāng)瞬間電流流過之后，第一低壓PMOS器件23和第二低壓PMOS器件又回到高阻態(tài)狀態(tài)。待保護(hù)電路繼續(xù)正常工作，起到了 ESD保護(hù)作用。若沒有ESD保護(hù)電路26的保護(hù)作用，當(dāng)a點(diǎn)電壓瞬間達(dá)到22V，待保護(hù)電路將在超過正常工作電壓的條件下工作，影響電路性能，甚至使整個(gè)電路失效。在ESD保護(hù)電路沈?qū)⒋Ｗo(hù)電路的工作電壓限制在小于22V的鉗位電壓的情況下，根據(jù)公式=Power = Iesd · V。pCTating(其中Power代表ESD保護(hù)電路的功率；Iesd代表流過 ESD保護(hù)電路的電流；V。peMting代表ESD保護(hù)電路的鉗位電壓)可知，由于用該器件實(shí)現(xiàn)的 ESD保護(hù)電路沈有較小的鉗位電壓而使得在相同ESD電流的情況下，相對于具有較高鉗位電壓的高壓NMOS器件的功耗要小。在工藝制造過程中，低壓器件較高壓器件工藝步驟少，復(fù)雜度低。低壓PMOS器件較現(xiàn)有ESD保護(hù)電路中的高壓器件可靠性更高，性能更良好。另外，由于上述電路中所有器件均是由同一 B⑶集成工藝實(shí)現(xiàn)的，易于生產(chǎn)制造。
本發(fā)明實(shí)施例提供的ESD保護(hù)電路與現(xiàn)有ESD保護(hù)電路相比，首先，由于低壓PMOS 的反向PN結(jié)擊穿電壓之和大于待保護(hù)電路的正常工作電壓，因此使得待保護(hù)電路能夠正常工作；其次，兩個(gè)低壓PMOS組成的ESD保護(hù)電路的觸發(fā)電壓小于待保護(hù)電路的雪崩擊穿電壓。當(dāng)所加工作電壓在待保護(hù)電路損壞之前達(dá)到了 ESD保護(hù)電路的觸發(fā)電壓時(shí)，ESD保護(hù)電路觸發(fā)，于是起到了 ESD保護(hù)作用；第三，根據(jù)公式ESD保護(hù)電路的能耗等于流過ESD保護(hù)電路的電流乘以鉗位電壓，由于低壓PMOS有較低的鉗位電壓，所以該器件在相同的ESD 電流下功耗較小；第四，可選的，低壓PMOS器件與待保護(hù)電路中低壓器件的工藝兼容，并且低壓制造工藝相對于高壓制造工藝更成熟，復(fù)雜度更低，易于生產(chǎn)制造；低壓器件比高壓器件的可靠性更好，性能穩(wěn)定，從而更好的實(shí)現(xiàn)了高壓ESD保護(hù)電路的功能。第五，可選的，電路中的高壓和低壓器件是由B⑶工藝實(shí)現(xiàn)的。 以上實(shí)施例所描述的僅是特定工藝下的一種情況。待保護(hù)電路及ESD保護(hù)電路中所用器件的電壓范圍有多種情況。本實(shí)施方案可以適用于多種電壓情況。例如，待保護(hù)電路中的高壓器件也可以是20V、30V等。器件的選擇和電路的實(shí)現(xiàn)是結(jié)合實(shí)際應(yīng)用來決定的。 本實(shí)施例只是一種優(yōu)選實(shí)施方式。
顯然，對于本領(lǐng)域的技術(shù)人員來說，在不脫離本發(fā)明原理的前提下，還可以作出若干改進(jìn)和潤飾，這些改進(jìn)和潤飾也應(yīng)該視為本發(fā)明的保護(hù)范圍。
權(quán)利要求
1.一種靜電放電保護(hù)電路，其特征在于，包括一個(gè)或多個(gè)PMOS器件，所述PMOS器件的工作電壓小于或等于5伏特，且其柵極和源級相連。在包括多個(gè)PMOS器件所述的情況下， 所述多個(gè)PMOS相互串聯(lián)。
2.如權(quán)利要求1所述的靜電放電保護(hù)電路，其特征在于，只包括PMOS器件。
3.如權(quán)利要求1所述的靜電放電保護(hù)電路，其特征在于，所述PMOS器件與待保護(hù)電路中工作電壓小于或等于5伏特的器件由相同工藝制作。
4.如權(quán)利要求3所述的電路，其特征在于，所述工藝為CMOS工藝。
5.如權(quán)利要求1所述的電路，其特征在于，所述PMOS器件與待保護(hù)電路中所有器件均由相同工藝制作。
6.如權(quán)利要求5所述的電路，其特征在于，所述工藝為BCD工藝。
全文摘要
本發(fā)明提出了用低壓PMOS器件實(shí)現(xiàn)ESD保護(hù)電路的技術(shù)方案，其中所述ESD保護(hù)電路，包括一個(gè)或多個(gè)PMOS器件，所述PMOS器件的工作電壓小于或等于5伏特，且其柵極和源級相連；在包括多個(gè)PMOS器件所述的情況下，所述多個(gè)PMOS相互串聯(lián)；其中所述PMOS器件與待保護(hù)電路中所有器件均由BCD工藝制作。因此，上述方案既解決了利用高壓NMOS器件實(shí)現(xiàn)的ESD保護(hù)電路性能較差的問題，又降低了高壓器件工藝制造過程中的難度。
文檔編號H01L27/02GK102157520SQ20111005832
公開日2011年8月17日 申請日期2011年3月11日 優(yōu)先權(quán)日2011年3月11日
發(fā)明者秦良, 程玉華 申請人:蘇州卓能微電子技術(shù)有限公司