專(zhuān)利名稱(chēng)：具有埋柵的垂直溝道結(jié)型場(chǎng)效應(yīng)晶體管及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明大體上涉及半導(dǎo)體器件，更確切地說(shuō)，涉及具有埋柵的垂直溝道結(jié)型場(chǎng)效 應(yīng)晶體管(VJFET)以及制造這些器件的方法。
背景技術(shù)：
碳化硅(SiC)，一種寬帶隙半導(dǎo)體材料，對(duì)于在大功率、高溫、和/或抗輻射電子儀 器中的使用是非常有吸引力的。SiC功率開(kāi)關(guān)對(duì)于這些應(yīng)用而言是合理選擇，這是由于它們 與傳統(tǒng)的硅對(duì)應(yīng)物(counterpart)相比有出色的材料物理屬性，諸如寬帶隙、高擊穿場(chǎng)強(qiáng)、 高飽和電子漂移速率和高熱導(dǎo)率。除了上述優(yōu)點(diǎn)之外，相比于傳統(tǒng)硅功率器件，SiC功率器 件還可以以更低的特征導(dǎo)通電阻值工作[1]。SiC中的JFET對(duì)于大功率應(yīng)用尤其有吸引力，這要?dú)w功于它們p-n結(jié)柵極的固有 穩(wěn)定性，這種穩(wěn)定性不受MOS結(jié)構(gòu)中溝道遷移率的柵氧化問(wèn)題和擁有金屬半導(dǎo)體肖特基勢(shì) 壘的MESFET中的高溫可靠性問(wèn)題的困擾。因?yàn)樵诓牧咸匦院凸に嚰夹g(shù)中的基本差異，所以JFET中的傳統(tǒng)Si或GaAs微電子 技術(shù)不能被輕易地轉(zhuǎn)用于SiC。在最近的十年中出現(xiàn)了關(guān)于SiC JFET的大量報(bào)告(例如， [2-4])?？梢栽诘?，587，712號(hào)美國(guó)專(zhuān)利中找到采用凹柵結(jié)構(gòu)的垂直溝道JFET的例子[5]。 可以在第5，264, 713號(hào)美國(guó)專(zhuān)利中找到在SiC中形成的橫向JFET的例子[2]。在2000年 報(bào)導(dǎo)了用于數(shù)字IC的具有電阻性負(fù)載的增強(qiáng)型JFET[6]?；贘FET的IC還可以被用如第 6，503，782號(hào)美國(guó)專(zhuān)利所公開(kāi)的互補(bǔ)η型和ρ型溝道[7]、或者增強(qiáng)-耗盡(η型溝道)形 式實(shí)現(xiàn)。SiC JFET已經(jīng)證明是耐輻射的同時(shí)表現(xiàn)出在寬溫度范圍上的最小閾值電壓偏移 [8,9]ο低成本批量制造的大多數(shù)阻礙可以被追溯到門(mén)級(jí)工序(gate-levelprocess step)。另外，由于SiC的寬帶隙，ρ型柵極接觸(gate contact)可能難以在SiC中制造。 實(shí)際上，對(duì)P型SiC的低電阻率接觸只被形成于重?fù)诫sρ型SiC。 VJFET (即，具有垂直溝道結(jié)構(gòu)的JFET)可以被制造得比具有橫向溝道結(jié)構(gòu)的JFET 更小，這使得分立式晶體管的批量制造成本更低，并且還可以增加大規(guī)模集成電路中的封裝密度(packing density)。為了在SiC VJFET中獲得垂直溝道，離子注入經(jīng)常被用于形 成P+型柵區(qū)[8-10]。然而，通過(guò)離子注入可能難以精確地控制溝道長(zhǎng)度，這是由于注入截 尾(implantation tail)、缺陷密度、熱退火之后被注入離子的再分布、和摻雜劑原子的離 子化百分比以及在不同偏置和/或溫度應(yīng)力下的點(diǎn)缺陷的實(shí)際深度剖面(cbpth profile) 上的不確定性的組合所造成的。也采用了形成垂直溝道的替代方法。一種方法是如第6，767，783號(hào)美國(guó)專(zhuān)利中所 教導(dǎo)那樣選擇性外延生長(zhǎng)P+型柵區(qū)[11]。然而，仍需要允許在制造期間精確控制溝道長(zhǎng)度的、改進(jìn)了的、高產(chǎn)量、低成本的 VJFET的制造方法。

發(fā)明內(nèi)容
根據(jù)第一實(shí)施方案，提供了一種半導(dǎo)體器件，包括襯底層，包括第一導(dǎo)電類(lèi)型的半導(dǎo)體材料；襯底層上的漂移層，所述漂移層包括第一導(dǎo)電類(lèi)型的半導(dǎo)體材料；漂移層上的柵區(qū)，其中所述柵區(qū)包括與第一導(dǎo)電類(lèi)型不同的第二導(dǎo)電類(lèi)型的半導(dǎo) 體材料；在漂移層上并覆蓋著柵區(qū)的第一部分的第一導(dǎo)電類(lèi)型的溝道層；以及溝道層上的第一導(dǎo)電類(lèi)型的源層；其中，源層是通過(guò)在溝道層上外延生長(zhǎng)而沉積的。器件的漂移層可以位于包括第一導(dǎo)電類(lèi)型的半導(dǎo)體材料的緩沖層上，其中該緩沖 層在半導(dǎo)體襯底上。襯底層、漂移層、柵區(qū)和溝道層的半導(dǎo)體材料可以是碳化硅。第一導(dǎo)電 類(lèi)型的半導(dǎo)體材料可以是η型半導(dǎo)體材料而第二導(dǎo)電類(lèi)型的半導(dǎo)體材料可以是P型半導(dǎo)體 材料。根據(jù)第二實(shí)施方案，提供了一種制造半導(dǎo)體器件的方法，包括以下步驟選擇性蝕刻穿過(guò)位于由與第二導(dǎo)電類(lèi)型的不同的第一導(dǎo)電類(lèi)型的半導(dǎo)體材料制 成的漂移層上的由第二導(dǎo)電類(lèi)型的半導(dǎo)體材料制成的柵層，以暴露漂移層的材料，其中漂 移層位于半導(dǎo)體襯底上；將由第一導(dǎo)電類(lèi)型的半導(dǎo)體材料制成的溝道層沉積在柵層和漂移層的暴露部分 上，以覆蓋柵層；通過(guò)外延生長(zhǎng)將由第一導(dǎo)電類(lèi)型的半導(dǎo)體材料制成的源層沉積于溝道層上；選擇性蝕刻穿過(guò)器件外圍區(qū)域中的溝道層以暴露下方柵層的一部分，其中柵層的 未暴露部分保持被溝道層和源層所覆蓋；在源層、溝道層和柵層的暴露表面上沉積電介質(zhì)材料層；選擇性蝕刻穿過(guò)在溝道層蝕刻期間所暴露的柵層部分上方的電介質(zhì)層，以暴露下 方的柵層；以及選擇性蝕刻穿過(guò)在柵層的未暴露部分上的源層上方的電介質(zhì)層，以暴露下方的源層?？梢酝ㄟ^(guò)外延生長(zhǎng)將溝道層沉積于柵層和漂移層的暴露部分上。


附圖IA為2維示意圖，其顯示了具有外延再生長(zhǎng)或選擇性注入的源區(qū)和鈍化保護(hù) 環(huán)(passivated guard ring)的多指條(multi-finger)垂直溝槽 JFET。附圖IB為2維示意圖，其顯示了具有外延再生長(zhǎng)或選擇性注入的源區(qū)和掩埋保護(hù) 環(huán)(buried guard ring)的多指垂直溝槽JFET。附圖2為示意圖，其顯示了可以被用在垂直溝槽JFET的制造中的、具有外延生長(zhǎng) 的N+型緩沖層、N型漂移層、和P+型柵層的襯底。附圖3為示意圖，其顯示了形成于N型漂移層頂上的被開(kāi)槽的P+型柵和保護(hù)環(huán)區(qū)。附圖4為示意圖，其顯示了附圖3中所示結(jié)構(gòu)的P+型柵和保護(hù)環(huán)區(qū)被用N型溝道 層填充溝槽和平整化。附圖5A為示意圖，其顯示了在附圖4中所示結(jié)構(gòu)的N型溝道層頂上同質(zhì)外延再生 長(zhǎng)的N+型源區(qū)。附圖5B為示意圖，其顯示了在附圖4中所示結(jié)構(gòu)的N型溝道層中選擇性注入的N+ 型源區(qū)。附圖6A為示意圖，其顯示了 N型溝道和源區(qū)被圖案化和蝕刻以暴露具有外延再生 長(zhǎng)N型源區(qū)的P+型柵極焊盤(pán)和保護(hù)環(huán)。附圖6B為示意圖，其顯示了 N型溝道和源區(qū)被圖案化和蝕刻以暴露具有選擇性注 入N型源區(qū)的P+型柵極焊盤(pán)和保護(hù)環(huán)。附圖6C為示意圖，其顯示了 N型溝道和源區(qū)被圖案化和蝕刻以暴露具有掩埋保護(hù) 環(huán)和外延再生長(zhǎng)N型源區(qū)的P+型柵極焊盤(pán)。 附圖6D為示意圖，其顯示了 N型溝道和源區(qū)被圖案化和蝕刻以暴露具有掩埋保護(hù) 環(huán)和選擇性注入N型源區(qū)的P+型柵極焊盤(pán)。附圖7A為示意圖，其顯示了在外延再生長(zhǎng)源區(qū)以及被暴露的P+型柵極焊盤(pán)和保 護(hù)環(huán)區(qū)頂上，覆蓋式地沉積于各處以用于電隔離和鈍化的電介質(zhì)層。附圖7B為示意圖，其顯示了在選擇性注入源區(qū)以及掩埋保護(hù)環(huán)區(qū)頂上，覆蓋式地 沉積于各處以用于電隔離和鈍化的電介質(zhì)層。附圖8A為示意圖，其顯示了電介質(zhì)層被圖案化和蝕刻以在柵區(qū)和外延再生長(zhǎng)源 區(qū)頂上開(kāi)出金屬接觸窗(metal contact window)。附圖8B為示意圖，其顯示了電介質(zhì)層被圖案化和蝕刻以在柵區(qū)和選擇性注入源 區(qū)頂上開(kāi)出金屬接觸窗。附圖9A為示意圖，其顯示了金屬被沉積以形成到柵、漏、和外延再生長(zhǎng)源區(qū)的導(dǎo) 電接觸。附圖9B為示意圖，其顯示了金屬被沉積以形成到柵、漏、和選擇性注入源區(qū)的導(dǎo) 電接觸。附圖IOA為掃描電子顯微照片(SEM)，其顯示了具有自平整外延再生長(zhǎng)溝道和源 區(qū)的埋柵VJFET。附圖IOB為放大的SEM圖像，其顯示了具有外延再生長(zhǎng)自平整溝道和源區(qū)的埋柵 VJFET0附圖IlA為曲線(xiàn)圖，其顯示了實(shí)驗(yàn)室制造(in-house fabrication)的0. 5mm2有源面積(active area)的具有同質(zhì)外延生長(zhǎng)漂移區(qū)、埋柵區(qū)、平整溝道區(qū)和源區(qū)的SiC中的 VJFET在零柵偏壓下的漏極I-V特征。附圖IlB為實(shí)驗(yàn)室制造的0. 5mm2有源面積的具有同質(zhì)外延生長(zhǎng)漂移區(qū)、埋柵區(qū)、 平整溝道區(qū)和源區(qū)的SiC中的VJFET在室溫下測(cè)得的開(kāi)關(guān)波形圖。附圖12為根據(jù)本發(fā)明一種實(shí)施方案所述的封裝SiC中的VJFET的照片。附圖標(biāo)記1.襯底2. N+型緩沖層3. N型漂移區(qū)4. P型埋柵極指條(finger)5.用于金屬接觸的P型柵極焊盤(pán)6 (a). P型鈍化保護(hù)環(huán)6 (b). P型掩埋保護(hù)環(huán)7. N型平整溝道區(qū)8.保護(hù)環(huán)區(qū)中的N型溝槽填充物9(a).同質(zhì)外延再生長(zhǎng)N型源區(qū)9 (b).選擇性注入N型源區(qū)10.隔離電介質(zhì)11.鈍化電介質(zhì)12.漏極金屬接觸13.柵極金屬接觸14.源極金屬接觸
具體實(shí)施例方式本發(fā)明的目標(biāo)是提供垂直溝道結(jié)型場(chǎng)效應(yīng)晶體管(JFET)，具有外延生長(zhǎng)的漂移 區(qū)、埋柵區(qū)、鈍化或掩埋保護(hù)環(huán)、具有SiC中外延生長(zhǎng)或注入的源區(qū)的平整溝道的所有這 些，其可被制成與在同一管芯上所制造的其它器件電隔離開(kāi)，并且能以與同一管芯上所制 造的器件具有不同閾值電壓的方式實(shí)現(xiàn)。本發(fā)明的另一目標(biāo)是提供通過(guò)在碳化硅圖案化襯底上同質(zhì)外延過(guò)生長(zhǎng)溝道和源 區(qū)來(lái)平整化被開(kāi)槽的P型柵極之概念和實(shí)例。本發(fā)明的另一目標(biāo)是提供通過(guò)在碳化硅圖案化襯底上僅僅同質(zhì)外延過(guò)生長(zhǎng)由注 入所形成的具有源區(qū)的溝道區(qū)來(lái)平整化被開(kāi)槽的P型柵極之概念和實(shí)例。本發(fā)明的另一目標(biāo)是提供制造上述器件的方法。本申請(qǐng)大體上涉及具有垂直溝道的結(jié)型場(chǎng)效應(yīng)晶體管。更確切地說(shuō)，本發(fā)明涉及 這樣的用碳化硅(SiC)形成的晶體管。本器件被構(gòu)建于碳化硅襯底上，該襯底在電氣上可以是ρ型或η型并具有相同類(lèi) 型的緩沖層。對(duì)于使用η型襯底而言，器件包括外延生長(zhǎng)的η型漂移層和P型的開(kāi)槽柵區(qū)、 外延再生長(zhǎng)的η型平整溝道層和外延再生長(zhǎng)或注入的源層。器件結(jié)構(gòu)使用傳統(tǒng)光刻和等離 子干法蝕刻來(lái)限定。對(duì)源區(qū)和柵區(qū)的歐姆接觸被形成于晶片頂上，而對(duì)漏區(qū)的歐姆接觸被
8形成于晶片背側(cè)上。依賴(lài)于溝道寬度，所提出的JFET可以具有不同閾值電壓，并且對(duì)于相 同的溝道摻雜可以被實(shí)現(xiàn)為耗盡型和增強(qiáng)型工作模式。由于被制造于同一晶片或管芯上， 所提出的具有不同閾值電壓的器件可以被用于數(shù)字和模擬集成電路兩者。另外，上述器件 可以被用在單片微波集成電路(MMIC)中。另外，上述器件可以被在同一晶片或管芯上與功 率整流器以單片形式制造在一起。如以下所詳述，P+型層可以被外延生長(zhǎng)于η型漂移區(qū)頂上，接著向下蝕刻到漂移區(qū) 以形成圖案化的P+層。如此，可以形成P+型指條、用于外部接觸的柵極焊盤(pán)、和用于邊緣終 端(edge termination)的P+型保護(hù)環(huán)。然后η型溝道區(qū)和η+型源區(qū)可以被過(guò)生長(zhǎng)于所構(gòu) 造的P+型柵區(qū)和保護(hù)環(huán)區(qū)上。替代地，可以只生長(zhǎng)η型溝道，接著選擇性注入產(chǎn)生η型摻 雜的雜質(zhì)原子以形成源區(qū)。具有上述外延生長(zhǎng)的ρ型柵極的VJFET的器件相對(duì)于具有注入柵極的VJFET器件 有某些優(yōu)點(diǎn)。這些優(yōu)點(diǎn)包括垂直溝道尺寸可以被精確且容易地控制；不用高溫后期退火就可實(shí)現(xiàn)重?fù)诫sρ型柵區(qū)，導(dǎo)致柵接觸電阻率低并且柵調(diào)制靈 敏度增強(qiáng)；溝道區(qū)和柵區(qū)免受注入損害，減少了柵電阻值、界面電荷的問(wèn)題、以及溝道構(gòu)造的 變化；由于P型摻雜劑和缺陷的離子化，ρ型柵更健壯/可靠，漏電流更小，并且閾值電 壓隨溫度的偏移更??；由于減少了 30-50%工序而簡(jiǎn)化了制造，導(dǎo)致成品率更高并且制造成本顯著降低。一旦形成了掩埋外延?xùn)牛瑴系绤^(qū)和源區(qū)就可被過(guò)生長(zhǎng)于開(kāi)槽的柵區(qū)和保護(hù)環(huán)區(qū) 上?？梢杂米鳛闇系赖妮p摻雜η型SiC來(lái)填充柵極溝槽。為了得到設(shè)計(jì)的溝道長(zhǎng)度以及相 應(yīng)的閾值電壓和阻斷能力(blockingcapability)，源-溝道界面可以被從柵極指條的頂上 分離開(kāi)。另外，源區(qū)的厚度應(yīng)該大于在金屬歐姆接觸形成期間進(jìn)入到源區(qū)中的金屬硅化物 的穿透深度。考慮到在溝道區(qū)和源區(qū)的過(guò)生長(zhǎng)之后剩余的表面形貌對(duì)光刻和金屬接觸步驟的 影響，優(yōu)選地在P型柵溝槽區(qū)的頂上具有適度平整的溝道和源層。然而，交替的溝槽和P 型柵極指條通常不利于(workagainst)再生長(zhǎng)溝道外延層的平整生長(zhǎng)。大致平整的溝道 層可以通過(guò)采用因素的適當(dāng)組合來(lái)形成。這些因素包括溝槽側(cè)壁、底部和頂部的晶體取 向、以及在溝槽側(cè)壁上的C/Si外延生長(zhǎng)速率比。已經(jīng)公開(kāi)了 MOS晶體管指定的外延溝道 (epi-channel, EC) FET,該FET具有過(guò)生長(zhǎng)于ρ型基體(p-body)溝槽側(cè)壁上的薄η型外延 層[12]。另外，研究了使用低壓化學(xué)氣相沉積(CVD)在圖案化有條形臺(tái)面(stripemesa)和 溝槽的襯底上同質(zhì)生長(zhǎng)6H-和4H-SiC以及在條形臺(tái)面附近和溝槽中以不同的C/Si比生長(zhǎng) 的行為[13]。此外，還研究了使用化學(xué)氣相沉積在開(kāi)槽的襯底上同質(zhì)生長(zhǎng)4H-SiC[14]。發(fā) 現(xiàn)了高C/Si比下的高度超飽和增強(qiáng)了小平面(facet)和突出物(overhang)的形成，這是 由于原子的短擴(kuò)散長(zhǎng)度以及在晶格面之間的生長(zhǎng)動(dòng)力學(xué)差異造成的[13]。本發(fā)明人發(fā)現(xiàn)通 過(guò)優(yōu)化溝槽取向，可以在開(kāi)槽的SiC襯底上同質(zhì)外延過(guò)生長(zhǎng)沒(méi)有鎖孔(key-hole)(即在單 晶外延材料中沒(méi)有空腔或包合物)的平整的η型溝道區(qū)和源區(qū)。在文中所述的技術(shù)開(kāi)發(fā)之后，公開(kāi)了具有ρ+型埋柵的SiC功率晶體管(英文譯文由 National Institute of Advanced Industrial Scienceand Technology發(fā)行于 2005年 3 月 28 El，名為"Top Performance OfSiC Power Transistor Designed for Inverters，，)。 然而，該出版物中所描述的器件包括通過(guò)離子注入和1600°C下的熱處理(例如退火)所形 成的源區(qū)。這些額外的工序增加了制造器件的成本和制造器件所需的時(shí)間。此外，在離子 注入和極高溫(彡15000C )下的注入后退火(postimplantation anneal)期間所導(dǎo)致的損 害可以引起接觸電阻值和柵-源漏電流的增加，其可以極大地使包括正向傳導(dǎo)和阻斷能力 的器件性能退化。因此，文中所述具有外延生長(zhǎng)源層、溝道層、柵層和漂移層的器件，可以以 更低成本制造并且可以展現(xiàn)改善的器件性能。文中所述器件可以用碳化硅(SiC)實(shí)現(xiàn)。碳化硅晶體有多于200種不同的多型 體。最重要的有3C-SiC (立方晶胞，閃鋅礦)；2H-SiC ；4H-SiC ；6H_SiC (六方晶胞，纖鋅礦 (wurtzite)) ； 15R-SiC (斜方六面體(rhombohedral)晶胞)。然而，4H-多型體對(duì)于功率器 件而言更有吸引力，這要?dú)w功于它更高的電子遷移率。雖然4H-SiC為優(yōu)選的，但是文中所 述的器件和集成電路可以由其它的碳化硅多型體制成。附圖IA和IB中顯示了被稱(chēng)為垂直溝道結(jié)型場(chǎng)效應(yīng)晶體管(VJFET)的半導(dǎo)體器件 的示例性2維示意圖。附圖IA和IB中所示器件被構(gòu)建于碳化硅襯底上，該襯底可以是具 有相同類(lèi)型緩沖層的P型或η型。附圖IA和IB中所示器件包括外延生長(zhǎng)的η型漂移層和 P型開(kāi)槽柵區(qū)、開(kāi)槽的P型柵上的外延再生長(zhǎng)η型平整溝道層和外延再生長(zhǎng)或注入的源層。 器件結(jié)構(gòu)使用傳統(tǒng)光刻和等離子干法蝕刻來(lái)限定。對(duì)源區(qū)和柵區(qū)的歐姆接觸被形成于晶片 頂上，而對(duì)漏區(qū)的歐姆接觸被形成于晶片背側(cè)上。保護(hù)環(huán)區(qū)可以被暴露給鈍化電介質(zhì)層，如 附圖IA中所示；或者被埋入輕摻雜N型溝道層，如附圖IB中所示。附圖2中顯示了具有外延生長(zhǎng)N+型緩沖層、N型漂移層、和P+型層的初始N+型襯 底。具有高質(zhì)量的、重?fù)诫s的、薄的最小缺陷密度的N+型緩沖層作為N型漂移層和N+型緩 沖層的界面處電場(chǎng)的良好阻止層(stop)。輕摻雜N型漂移區(qū)提供了阻斷能力，而重?fù)诫sP+ 型外延層可以被用于形成P型柵區(qū)和保護(hù)環(huán)區(qū)。附圖2中所示結(jié)構(gòu)的P+型外延層可以如附圖3中所示那樣被圖案化。圖案化可 以使用掩模(例如，光致抗蝕劑、剝離的金屬、氧化物、或任意其它已知的掩模材料)執(zhí)行， 然后向下蝕刻到η型漂移區(qū)以同時(shí)形成用于溝道調(diào)制的P+型柵極指條和溝槽、用于金屬接 觸的P+型柵極焊盤(pán)、以及用于電場(chǎng)邊緣終端的P+型保護(hù)環(huán)。附圖3中所示結(jié)構(gòu)的開(kāi)槽的P+型外延層然后可以被用同質(zhì)外延N型溝道層填充和 平整，接著形成同質(zhì)外延再生長(zhǎng)或注入的N+型源層，如附圖4中所示。自平整再生長(zhǎng)可以 使用相對(duì)于晶體基面(例如，
)偏離切割(off-cut)和襯底的主平面(major flat) 的方向的最優(yōu)晶體取向和溝槽取向來(lái)進(jìn)行。對(duì)于4H-SiC朝<112-0>方向以W001]的8° 或4°角偏離切割和6!1^(朝<112-0>方向以^)001]的3.5°角偏離切割同樣是成立的。 關(guān)于主平面的偏離切割的正交取向同樣有效。附圖2到4中所描述方法中，SiC層可以通過(guò)使用已知技術(shù)用施主或受主材料對(duì) 層進(jìn)行摻雜來(lái)形成。示例性施主材料包括氮和磷。氮為優(yōu)選的施主材料。用于摻雜SiC的 示例性受主材料包括硼和鋁。鋁為優(yōu)選的受主材料。然而，上述材料僅僅是示例性的，任何 可以被摻雜到碳化硅中的施主和受主材料都可以被使用。文中所述垂直溝道JFET的多種 層的摻雜水平和厚度可以被變化以產(chǎn)生具有特定應(yīng)用所需特征的器件。
附圖4中所示結(jié)構(gòu)的N+型源區(qū)可以被同質(zhì)外延再生長(zhǎng)于N型溝道層頂上，如附圖 5A中所示。附圖4中所示結(jié)構(gòu)的N+型源區(qū)還可以被選擇性注入到N型溝道層中，如附圖5B 中所示。為了暴露用于金屬接觸的P+型柵極焊盤(pán)區(qū)，具有外延再生長(zhǎng)N+型源區(qū)的N型溝道 可以被圖案化并向下蝕刻到P+型柵區(qū)和保護(hù)環(huán)區(qū)，如附圖6A中所示。替代地，具有外延再 生長(zhǎng)N+型源區(qū)的N型溝道可以被圖案化并向下蝕刻只到P+型柵區(qū)，如附圖6C中所示。如 附圖6A中所示的P+型柵極溝槽和指條，或者如附圖6C中所示的P+型溝槽、指條和保護(hù)環(huán)， 可以被埋入N+型源區(qū)下的N型溝道區(qū)中。如果N型溝道層保留在P+型保護(hù)環(huán)頂上，那么需 要通過(guò)等離子干法蝕刻或其他合適方法將外延再生長(zhǎng)N+型源區(qū)從P+型保護(hù)環(huán)區(qū)頂上完全 移除。為了暴露用于金屬接觸的P+型柵極焊盤(pán)，具有選擇性注入N+型源區(qū)的N型溝道被 圖案化并向下蝕刻到P+型柵區(qū)和保護(hù)環(huán)區(qū)，如附圖6B中所示；或者向下蝕刻只到P+型柵 區(qū)，如附圖6D中所示。如附圖6B中所示的P+型柵極溝槽和指條，或者如附圖6D中所示的 P+型溝槽、指條和保護(hù)環(huán)，可以被埋入N+型源區(qū)下的N型溝道區(qū)中。用于源極金屬接觸和柵極金屬接觸之間的電氣隔離以及源極金屬接觸和柵極金 屬接觸外部和保護(hù)環(huán)區(qū)或掩埋保護(hù)環(huán)區(qū)頂上的電場(chǎng)鈍化的電介質(zhì)層或疊層在隨后可以被 生長(zhǎng)和/或沉積于晶片上的各處，如附圖7A和7B中所示。源區(qū)可以被外延再生長(zhǎng)于N型 溝道區(qū)的頂上，如附圖7A中所示；或者被選擇性注入到N型溝道區(qū)中，如附圖7B中所示。P+ 型保護(hù)環(huán)區(qū)可以被暴露給電介質(zhì)層或疊層，如附圖7A中所示；或者被埋入N型溝道區(qū)中，如 附圖7B中所示。為了獲得最大的截止態(tài)漏-源阻斷能力，需要考慮η型和ρ型SiC與電介 質(zhì)層/疊層之間的界面特性以獲得最小數(shù)量的界面電荷。然后，電介質(zhì)層或疊層可以被圖案化并向下蝕刻到P+型柵極焊盤(pán)和N+型源區(qū)以開(kāi) 出歐姆接觸窗，如附圖8Α和8Β中所示。這可以使用用于形成歐姆接觸的自對(duì)準(zhǔn)工藝完成。 為此，電介質(zhì)層或疊層需要對(duì)于用于電歐姆接觸的金屬是不反應(yīng)的。當(dāng)剝離工藝被用于圖 案化的源極接觸金屬和柵極接觸金屬時(shí)，薄電介質(zhì)層或疊層可以不必留在側(cè)壁上。源區(qū)可 以被外延再生長(zhǎng)于N型溝道區(qū)頂上，如附圖8Α中所示；或者被選擇性注入到N型溝道區(qū)中， 如附圖8Β中所示。P+型保護(hù)環(huán)區(qū)可以被暴露給電介質(zhì)層或疊層，如附圖8Α中所示；或者被 埋入N型溝道區(qū)中，如附圖8Β中所示。然后，金屬層/疊層可以被沉積于源極臺(tái)面和柵極焊盤(pán)區(qū)頂上以及晶片背面上， 接著高溫退火以形成對(duì)源區(qū)、柵區(qū)、和漏區(qū)的歐姆接觸。然后，未反應(yīng)的金屬可以被蝕刻掉。 導(dǎo)電金屬層或疊層最終被圖案化于源區(qū)和柵極焊盤(pán)區(qū)上并被沉積于晶片背側(cè)(即漏區(qū))上 以用于電連接。源區(qū)可以被外延再生長(zhǎng)于N型溝道區(qū)頂上，如附圖9Α中所示；或者被選擇 性注入到N型溝道區(qū)中，如附圖9Β中所示。P+型保護(hù)環(huán)區(qū)可以被暴露給電介質(zhì)層或疊層， 如附圖9Α中所示；或者被埋入N型溝道區(qū)中，如附圖9Β中所示。通過(guò)選擇垂直溝道的合適寬度，文中所述器件可以被制造于同一管芯上用于實(shí)現(xiàn) 增強(qiáng)型與耗盡型工作模式。另外，通過(guò)增加額外的圖案化步驟以在N型漂移層上開(kāi)出金屬 接觸窗，所提出的器件可以與功率二極管以單片形式制造于同一管芯上。此外，通過(guò)反轉(zhuǎn)襯 底和外延層的電氣極性，可以制造具有P型溝道的VJFET。制造于同一管芯上的VJFET可以具有不同的垂直溝道寬度(即，“源極指條”的寬
11度)，這會(huì)導(dǎo)致不同的閾值電壓。能夠通過(guò)布圖設(shè)計(jì)來(lái)定義器件的閾值電壓，這為單片集成 電路設(shè)計(jì)提供了額外的靈活性。例如，在同一芯片上具有多個(gè)閾值電壓使RF設(shè)計(jì)的靈活性 能更大并且集成度能更高。例如，在具有橫向溝道諸如MOSFET或橫向JFET的情況中，這樣 的靈活性是非常難以實(shí)現(xiàn)的。附圖IOA中以橫截面形式顯示了具有自平整外延再生長(zhǎng)溝道層和源層的VJFET。 如附圖IOA中所示，再生長(zhǎng)發(fā)生于通過(guò)蝕刻穿過(guò)P+型外延層所形成的溝槽中。所得的P+型 柵極指條在附圖IOA中是清晰可見(jiàn)的，具有金屬硅化物覆蓋層的P+型柵極焊盤(pán)也一樣。在 附圖IOB中，外延生長(zhǎng)η+型源層9可以如深色區(qū)域所示，該深色區(qū)域由淺色的η型溝道外 延層7與P+型柵極指條4分離開(kāi)。外延生長(zhǎng)η+型源層9還被顯示為被金屬硅化物源極接 觸14所覆蓋。具有同質(zhì)外延生長(zhǎng)漂移區(qū)、埋柵區(qū)、平整溝道區(qū)和0. 5mm2有源面積的源區(qū)的SiC 中的VJFET被制造并評(píng)價(jià)。在附圖IlA中顯示了該評(píng)估結(jié)果。如附圖IlA中所示，該器件 被顯示為具有在零偏壓下非常低的特征導(dǎo)通電阻值(<2. 8πιΩ ^m2),極穩(wěn)固的柵-源ρ-η 結(jié)，和短的總響應(yīng)時(shí)間(即，< 230ns =上升時(shí)間+下降時(shí)間+導(dǎo)通和截止延遲時(shí)間)。在 分立垂直溝道功率VJFET上測(cè)得的漏極I-V特征如附圖IlA中所示。室溫下測(cè)得的開(kāi)關(guān)波 形圖如附圖IlB中所示。附圖12為封裝SiC中的VJFET的照片。文中所述半導(dǎo)體器件可以包括邊緣終端結(jié)構(gòu)諸如保護(hù)環(huán)、結(jié)終端擴(kuò)展(junction termination extension, JTE)、或其它合適的p_n阻斷結(jié)構(gòu)。文中所述半導(dǎo)體器件可以被并排排列以實(shí)現(xiàn)特定應(yīng)用所需的高電流電平。器件的 SiC層可以通過(guò)在合適的襯底上外延生長(zhǎng)來(lái)形成。層可以在外延生長(zhǎng)期間被摻雜。雖然前述說(shuō)明書(shū)用為了闡釋而提供的實(shí)例教導(dǎo)了本發(fā)明的原理，但是本領(lǐng)域技術(shù) 人員會(huì)從閱讀該公開(kāi)中理解可以不離開(kāi)本發(fā)明的真實(shí)范圍而作出多種形式上和細(xì)節(jié)上的 改變。參考文獻(xiàn)[1] K. Shenai, R.S.Scott, and B. J. Baliga, "OptimumSemiconductors for High Power Electronics，，，IEEE Transactions onElectron Devices, vol. 36, No. 9, pp.1811-1823，1989.[2]J.W. Palmour, "Junction Field-Effect Transistor Formed inSilicon Carbide, "U. S. Patent No. 5，264，713 November23,1993.[ 3 ] J. W. Paulmour, M. E . Levinshtein, S . L. Rumyantsev , and G.S.Simin “Low-frequency noise in 4H-silicon carbide junction field effecttransistors, "Appl. Phys. Lett. Vol. 68, No. 19,6May 1996.[4]Slater,Jr. et al. ,"Silicon Carbide CMOS devices,"US Patent6, 344，663， Fab. 5,2002.[5]Baliga, B. J. , "Method for making vertical channel fieldcontrolled device employing a recessed gate structure, "US Patent No. 4, 587,712May 13,1986.[6]P. G. Neudeck et al.，‘‘600°C Logic Gates Using SiliconCarbide JFET，s”， Government Microcircuit Applications Conferencecosponsored by DoD, NASA, DoC,DoE, NSA, and CIA Anaheim，California，March 20-24,2000.[7]Casady, et al.，"Complementary accumulation-mode JFETintegrated circuit topology using wide ( >2eV)bandgapsemiconductors，nUS Patent 6，503，782， January 7,2003.[8] J. N. Merrett， J. R. Williams, J. D. CressIer， A. Sutton, L. Cheng, V. Bondarenko, I. Sankin，D. Seale, M. S. Mazzola, B. Krishnan，Y. Koshka，and J. B. Casady, “Gamma and ProtonIrradiation Effects on 4H_SiC Depletion-Mode Trench JFETs，，presented in 5th European Conference on Silicon Carbide andRelated Materials(ECSCRM2004)，Aug. 31-Sept. 4，2004，Bologna，Italy.[9]L. Cheng, I. Sankin, J. N. Merrett, V. Bondarenko, R. Kelley, S. Purohit, Y. Koshka，J. R. B. Casady, J. B. Casady, and M. S. Mazzola, “Cryogenic and High Temperature Performance of 4H_SiC VerticalJunction Field Effect Transistors (VJFETs) for Space Applications，，，Proceedings of The 17th International Symposium on PowerSemicondnctor Devices and IC(ISPSD’ 05)，May 22-26，2005，SantaBarbara, CA.[10] J. N. Merrett，W. A. Draper，J. R. B. Casady, J. B. Casady, I. Sankin, R. Kelley, V. Bondarenko, M. Mazzola, D. Seale, "SiliconCarbide Vertical Junction Field Effect Transistors Operated atjunction Temperatures Exceeding 300 。G，“ Proceedings of IMAPSInternational Conference and Exhibition on High Temperature Electronics(HiTECH 2004)，May 17-20，2004，Santa Fe，NM.[11]Casady，et al. "Self-Aligned Transistor and DiodeTopologies in Silicon Carbide Through the Use of Selective Epitaxy orSelective Implantation，”U. S. Patent No. 6767783，July 27,2004.[12] S. Onda, R. Kumar, and K.Hara，“SiC IntegratedMOSFET, "phys. stat. sol. (a), vol. 162，p. 369,1997.[13]N. Nordell，and S. Karlsson,"Homoepitaxy of 6H and 4HSiC on nonplanar substrates，，，Appl. Phys. Lett. Vol. 72，No. 2，pp. 197-199，12January 1998.[14] Y. Chen, T.Kimoto， Y. Takeuchi, R. K. Malhan, and H. Matsunami , "Homoepitaxial Growth of 4H_SiC on TrenchedSubstrates by Chemical Vapor Deposition, "Mater. Sci. Forum, Vol. 457-460, pp. 189-192,2004.
權(quán)利要求
1.一種半導(dǎo)體器件，包括襯底層，包括第一導(dǎo)電類(lèi)型的半導(dǎo)體材料；襯底層上的漂移層，所述漂移層包括第一導(dǎo)電類(lèi)型的半導(dǎo)體材料；漂移層上的外延?xùn)艆^(qū)，其中所述柵區(qū)包括與第一導(dǎo)電類(lèi)型不同的第二導(dǎo)電類(lèi)型的半導(dǎo) 體材料；在漂移層上并覆蓋著柵區(qū)的第一部分的第一導(dǎo)電類(lèi)型的溝道層，使得柵區(qū)的第一部分 掩埋在溝道層的下方；以及溝道層上的第一導(dǎo)電類(lèi)型的源層。
2.根據(jù)權(quán)利要求1所述的器件，其中，漂移層位于包括第一導(dǎo)電類(lèi)型的半導(dǎo)體材料的 緩沖層上，所述緩沖層在半導(dǎo)體襯底上。
3.根據(jù)權(quán)利要求2所述的器件，其中，緩沖層的摻雜濃度大于lX1018/cm3。
4.根據(jù)權(quán)利要求2所述的器件，其中，緩沖層的半導(dǎo)體材料是碳化硅或4H碳化硅。
5.根據(jù)權(quán)利要求1所述的器件，其中，襯底層、漂移層、柵區(qū)和溝道層的半導(dǎo)體材料是 碳化硅或4H碳化硅。
6.根據(jù)權(quán)利要求1所述的器件，其中，第一導(dǎo)電類(lèi)型的半導(dǎo)體材料是η型半導(dǎo)體材料， 第二導(dǎo)電類(lèi)型的半導(dǎo)體材料是P型半導(dǎo)體材料。
7.根據(jù)權(quán)利要求1所述的器件，其中，漂移層厚度大于5μπι和/或柵區(qū)厚度大于 0. 5 μ m0
8.根據(jù)權(quán)利要求1所述的器件，其中，柵區(qū)的摻雜濃度大于lX1019/cm3或者柵區(qū) 的摻雜濃度大于5X1018/cm3 ；襯底層的摻雜濃度大于lX1018/cm3 ；漂移層的摻雜濃度為 5 X IO1Vcm3到IX IO1Vcm3或者漂移層的摻雜濃度為IXlO1Vcm3到1 X 1017/cm3 ；和/或溝 道層的摻雜濃度為1 X IO1Vcm3到5 X K^/cm3。
9.根據(jù)權(quán)利要求1所述的器件，還包括在襯底上與漂移層對(duì)置的漏極歐姆接觸；在柵 區(qū)上方、在溝道層上的源層上的源極歐姆接觸；以及柵區(qū)上的柵極歐姆接觸。
10.根據(jù)權(quán)利要求1所述的器件，其中，柵區(qū)的第一部分包括取向彼此平行并相互間隔 開(kāi)的多個(gè)伸長(zhǎng)段，相鄰的伸長(zhǎng)段之間具有溝道層的半導(dǎo)體材料。
11.根據(jù)權(quán)利要求9所述的器件，還包括源極歐姆接觸上的源極金屬接觸、柵極歐姆接 觸上的柵極金屬接觸、以及漏極歐姆接觸上的漏極金屬接觸。
12.根據(jù)權(quán)利要求11所述的器件，其中，柵極金屬接觸與源極金屬接觸相鄰且間隔開(kāi)， 所述器件還包括位于柵極金屬接觸和相鄰的源極金屬接觸上的電介質(zhì)材料，該電介質(zhì)材料 提供源極金屬接觸和柵極金屬接觸之間的電隔離。
13.根據(jù)權(quán)利要求1所述的器件，還包括邊緣終端結(jié)構(gòu)。
14.根據(jù)權(quán)利要求13所述的器件，其中，邊緣終端結(jié)構(gòu)包括圍繞柵區(qū)的第二導(dǎo)電類(lèi)型 的半導(dǎo)體材料的一個(gè)或多個(gè)連續(xù)區(qū)域。
15.根據(jù)權(quán)利要求14所述的器件，其中，第一導(dǎo)電類(lèi)型的半導(dǎo)體材料的區(qū)域與圍繞柵 區(qū)的第二導(dǎo)電類(lèi)型的半導(dǎo)體材料的一個(gè)或多個(gè)連續(xù)區(qū)域相鄰接。
16.根據(jù)權(quán)利要求15所述的器件，還包括位于圍繞柵區(qū)的第二導(dǎo)電類(lèi)型的半導(dǎo)體材料 的一個(gè)或多個(gè)連續(xù)區(qū)域上以及位于相鄰的第一導(dǎo)電類(lèi)型的半導(dǎo)體材料的區(qū)域上的電介質(zhì) 材料。
17.根據(jù)權(quán)利要求1所述的器件，其中，所述器件為垂直結(jié)型場(chǎng)效應(yīng)晶體管或靜電感應(yīng)晶體管。
18.根據(jù)權(quán)利要求1所述的器件，其中，源層的厚度大于0.5 μ m和/或源層的摻雜濃度 大于或等于lX1019/cm3。
19.根據(jù)權(quán)利要求1所述的器件，還包括與漂移層相接觸的肖特基金屬層。
20.根據(jù)權(quán)利要求1所述的器件，其中，源層為外延層。
21.一種包括位于同一襯底層上的如權(quán)利要求10所述的第一和第二器件的單片集成 電路，其中所述第一器件的伸長(zhǎng)段具有第一寬度并且所述第二器件的伸長(zhǎng)段具有不同于第一寬度的第二寬度。
22.一種包括位于同一襯底層上的如權(quán)利要求10所述的器件和整流二極管的單片集 成電路。
23.一種包括并排排列的多個(gè)如權(quán)利要求1所述的半導(dǎo)體器件的電路。
24.一種制造半導(dǎo)體器件的方法，包括以下步驟外延生長(zhǎng)位于由與第二導(dǎo)電類(lèi)型的不同的第一導(dǎo)電類(lèi)型的半導(dǎo)體材料制成的漂移層 上的由第二導(dǎo)電類(lèi)型的半導(dǎo)體材料制成的柵層，以暴露漂移層的材料，其中漂移層位于半 導(dǎo)體襯底上；選擇性蝕刻穿過(guò)柵層；將由第一導(dǎo)電類(lèi)型的半導(dǎo)體材料制成的溝道層沉積在柵層和漂移層的暴露部分上，以 至少部分地覆蓋柵層；將由第一導(dǎo)電類(lèi)型的半導(dǎo)體材料制成的源層沉積于溝道層上，或者將第一導(dǎo)電類(lèi)型的 半導(dǎo)體材料制成的源層注入到溝道層中；選擇性蝕刻穿過(guò)器件外圍區(qū)域中的溝道層以暴露下方柵層的一部分，其中柵層的未暴 露部分保持被溝道層和源層所覆蓋。
25.根據(jù)權(quán)利要求M所述的方法，在選擇性蝕刻穿過(guò)器件外圍區(qū)域中的溝道層之后， 還包括在源層、溝道層和柵層的暴露表面上沉積電介質(zhì)材料層；選擇性蝕刻穿過(guò)在溝道層蝕刻期間所暴露的柵層部分上方的電介質(zhì)層，以暴露下方的 柵層；以及選擇性蝕刻穿過(guò)在柵層的未暴露部分上的源層上方的電介質(zhì)層，以暴露下方的源層。
26.根據(jù)權(quán)利要求25所述的方法，還包括在暴露的源層、暴露的柵層和半導(dǎo)體襯底的 與漂移層對(duì)置的表面上形成接觸的步驟。
27.根據(jù)權(quán)利要求25所述的方法，其中，在溝道層蝕刻期間所暴露的柵層部分上方的 電介質(zhì)層和源層上方的電介質(zhì)層被同時(shí)蝕刻。
28.根據(jù)權(quán)利要求沈所述的方法，其中，形成接觸的步驟包括沉積歐姆接觸材料并接 著在歐姆接觸材料上沉積導(dǎo)電金屬。
29.根據(jù)權(quán)利要求25所述的方法，其中，在源層上方的電介質(zhì)層被選擇性蝕刻使得電 介質(zhì)材料保留在中心區(qū)域的外圍。
30.根據(jù)權(quán)利要求M所述的方法，其中，穿過(guò)柵層的選擇性蝕刻步驟在器件中心區(qū)域 中的漂移層上形成彼此平行取向并且間隔開(kāi)的第二導(dǎo)電類(lèi)型的半導(dǎo)體材料的多個(gè)伸長(zhǎng)區(qū)。
31.根據(jù)權(quán)利要求M所述的方法，其中，穿過(guò)柵層的選擇性蝕刻步驟在漂移層上、以及 在柵區(qū)周?chē)纬傻诙?dǎo)電類(lèi)型的半導(dǎo)體材料的一個(gè)或更多連續(xù)區(qū)域。
32.根據(jù)權(quán)利要求M所述的方法，其中，穿過(guò)柵層的選擇性蝕刻步驟在器件中心區(qū)域 中的漂移層上形成第二導(dǎo)電類(lèi)型的半導(dǎo)體材料的一個(gè)或更多個(gè)柵區(qū)，并且同時(shí)在漂移層 上、以及在一個(gè)或更多個(gè)柵區(qū)周?chē)纬傻诙?dǎo)電類(lèi)型的半導(dǎo)體材料的一個(gè)或更多連續(xù)區(qū) 域。
33.根據(jù)權(quán)利要求30所述的方法，其中，沉積溝道層的步驟包含在第二導(dǎo)電類(lèi)型的半 導(dǎo)體材料的相鄰伸長(zhǎng)區(qū)之間沉積第一導(dǎo)電類(lèi)型的半導(dǎo)體材料。
34.根據(jù)權(quán)利要求33所述的方法，其中，利用自平整再生長(zhǎng)在第二導(dǎo)電類(lèi)型的半導(dǎo)體 材料的相鄰伸長(zhǎng)區(qū)之間外延生長(zhǎng)溝道層。
35.根據(jù)權(quán)利要求31所述的方法，其中，沉積溝道層的步驟包括在與包圍柵區(qū)的第二 導(dǎo)電類(lèi)型的半導(dǎo)體材料的一個(gè)或多個(gè)連續(xù)區(qū)域相鄰的漂移層上沉積第一導(dǎo)電類(lèi)型的半導(dǎo) 體材料。
36.根據(jù)權(quán)利要求M所述的方法，其中，通過(guò)在柵層和漂移層的暴露部分上的外延生 長(zhǎng)來(lái)沉積溝道層。
37.根據(jù)權(quán)利要求M所述的方法，其中，通過(guò)外延生長(zhǎng)在溝道層上沉積源層，或者其 中，將源層注入到溝道層中。
全文摘要
本發(fā)明描述了半導(dǎo)體器件和制造器件的方法，涉及具有埋柵的垂直溝道結(jié)型場(chǎng)效應(yīng)晶體管(VJFET)以及制造這些器件的方法。器件可以在SiC中實(shí)現(xiàn)并且可以包括外延生長(zhǎng)n型漂移層和p型開(kāi)槽柵區(qū)、以及位于開(kāi)槽p型柵區(qū)頂上的外延再生長(zhǎng)n型平整溝道區(qū)。源區(qū)可以被外延再生長(zhǎng)于溝道區(qū)頂上或選擇性注入到溝道區(qū)中。然后可以形成對(duì)源區(qū)、柵區(qū)和漏區(qū)的歐姆接觸。器件可以包括邊緣終端結(jié)構(gòu)諸如保護(hù)環(huán)、結(jié)終端擴(kuò)展(JTE)、或其它合適的p-n阻斷結(jié)構(gòu)。器件可以被制造為具有不同的閾值電壓，并且對(duì)于相同的溝道摻雜可以被實(shí)現(xiàn)為耗盡型和增強(qiáng)型工作模式。器件可被用于分立功率晶體管以及用在數(shù)字、模擬、和單片微波集成電路中。
文檔編號(hào)H01L29/808GK102136501SQ20111004393
公開(kāi)日2011年7月27日 申請(qǐng)日期2005年11月16日 優(yōu)先權(quán)日2005年8月8日
發(fā)明者M·S·馬佐拉, 成林 申請(qǐng)人:半南實(shí)驗(yàn)室公司, 密西西比州立大學(xué)