專利名稱：量子阱場效應(yīng)晶體管中的調(diào)制摻雜halo、用其制造的設(shè)備及其使用方法
量子阱場效應(yīng)晶體管中的調(diào)制摻雜halo、用其制造的設(shè)備
及其使用方法
背景技術(shù)：
不同電子裝置和光電裝置在半導(dǎo)體襯底(諸如元素硅(Si)襯底)上使用薄膜弛豫晶格常數(shù)III-V族半導(dǎo)體。能夠使用III-V族材料性質(zhì)的表面層可托管(host)不同高性能電子裝置，諸如互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)和量子阱(QW)晶體管。然而，III-V族材料在硅襯底之上的生長呈現(xiàn)出許多難題。對于這種裝置所涉及的難題包括足夠的短溝道效應(yīng)(SCE)和Lg可伸縮性。


為了理解獲得實(shí)施例的方式，將參考附圖給出上方簡要描述的不同實(shí)施例的更具體描述。這些附圖描繪了不一定按比例繪制并且不視為限制范圍的實(shí)施例。將通過使用附圖更具體且詳細(xì)地描述和說明一些實(shí)施例，附圖中圖Ia是根據(jù)一個示例實(shí)施例的集成電路裝置的橫截面正面圖；圖Ib是根據(jù)一個實(shí)施例圖Ia中描繪的集成電路裝置在進(jìn)一步處理之后的橫截面正面圖；圖2是圖示根據(jù)實(shí)施例作為調(diào)制摻雜halo層中摻雜物濃度函數(shù)的改進(jìn)短溝道效應(yīng)的圖形；圖3是根據(jù)一個實(shí)施例的過程流程圖；以及圖4是根據(jù)一個實(shí)施例的電子系統(tǒng)的示意圖。
具體實(shí)施例方式現(xiàn)在將參考附圖，附圖中相似的結(jié)構(gòu)可提供有相似后綴附圖標(biāo)記。為了更清楚地顯示不同實(shí)施例的結(jié)構(gòu)，本文包含的附圖是集成電路結(jié)構(gòu)的圖解表示。由此，所制造的集成電路結(jié)構(gòu)(例如在顯微照片中)的實(shí)際顯現(xiàn)可能看起來不同，但仍包含所圖示的實(shí)施例所要求權(quán)利的結(jié)構(gòu)。此外，附圖可只示出對理解所圖示的實(shí)施例有用的結(jié)構(gòu)。為了保持附圖的清楚性可能未包含本領(lǐng)域已知的附加結(jié)構(gòu)。雖然可在同一句子里提到處理器芯片和存儲器芯片，但不應(yīng)解釋為它們是等效的結(jié)構(gòu)。本公開通篇提到“一個實(shí)施例”或“實(shí)施例”是指結(jié)合該實(shí)施例描述的具體特征、結(jié)構(gòu)或特性包含在本發(fā)明的至少一個實(shí)施例中。本公開通篇各個地方出現(xiàn)的短語“在一個實(shí)施例中”或“在實(shí)施例中”不一定都指的是同一實(shí)施例。 而且，在一個或多個實(shí)施例中可以任何適當(dāng)方式組合具體特征、結(jié)構(gòu)或特性。諸如“上”和“下”等術(shù)語可參考所圖示的X-Z坐標(biāo)理解，并且諸如“相鄰”等術(shù)語可通過參考X-Y坐標(biāo)或非ζ坐標(biāo)理解。在不同實(shí)施例中，砷化鎵銦(InGaAs)基的半導(dǎo)體裝置形成在半導(dǎo)體襯底、諸如硅上。通過使用這種InGaAs基的結(jié)構(gòu)，可以實(shí)現(xiàn)高速且低功率性能。這種結(jié)構(gòu)包含允許高電介質(zhì)常數(shù)(高k)柵極電介質(zhì)用于金屬柵極的調(diào)制摻雜halo層。圖Ia是根據(jù)一個示例實(shí)施例的集成電路裝置100的橫截面正面圖。集成電路裝置100可用于形成半導(dǎo)體襯底110上的NMOS器件或PMOS器件。在一個實(shí)施例中，半導(dǎo)體襯底110是高電阻η型或ρ型(100)偏晶向Si襯底(off-oriented Si substrate)。在一個實(shí)施例中，半導(dǎo)體襯底110具有通過從錠(ingot)偏離切割(off-cutting)半導(dǎo)體襯底110而準(zhǔn)備的鄰接面。根據(jù)一個實(shí)施例，(100)半導(dǎo)體襯底110朝[110]方向以2度與8 度之間的角偏離切割(off cut)以產(chǎn)生可具有臺階(terrace)的表面。在一個實(shí)施例中， 使用不同的偏離切割方向。在一個實(shí)施例中，半導(dǎo)體襯底110是4°偏離切割硅(off-cut silicon)。在一個實(shí)施例中，在沒有偏離切割方向的情況下提供半導(dǎo)體襯底110。在任何情況下，偏離切割的半導(dǎo)體襯底110或其它襯底準(zhǔn)備可提供用于裝置隔離，并且還可減少反相邊界中的反相區(qū)域(anti-phase domain)。半導(dǎo)體襯底110可具有從1歐姆(Ω)到50kΩ 范圍內(nèi)的電阻。成核層112和底部緩沖層114形成在半導(dǎo)體襯底110上。在一個實(shí)施例中，成核層 112由砷化鎵(GaAs)制成。在一個實(shí)施例中，通過金屬有機(jī)化學(xué)氣相沉積(MOCVD)過程形成該成核層112。在一個實(shí)施例中，通過分子束外延(MBE)過程形成該成核層112?？墒褂闷渌^程形成該成核層112。在一個實(shí)施例中，成核層是30納米(nm)厚的GaAs層，繼之以可用從0.3微米(μπι)到Iym的厚度形成的底部緩沖層114。成核層和緩沖層112和114 分別用于用III-V族材料、諸如GaAs材料的原子雙層填充最低半導(dǎo)體襯底臺階。成核層和底部緩沖層112和114的成核層112部分可形成無反相區(qū)域的“虛擬極(vitual polar) ”襯底。在一個實(shí)施例中，以400°C與500°C之間的溫度執(zhí)行MBE。成核層和底部緩沖層112和 114的底部緩沖層114分別可提供用于滑移錯位(gliding dislocation)和控制要形成在成核層和底部緩沖層112和114之上(over)的勢壘層和半導(dǎo)體襯底110之間的4%到8% 之間的晶格失配。在一個實(shí)施例中，以比成核層112溫度更高的溫度形成底部緩沖層114。 另外，在一個實(shí)施例中，底部緩沖層114比較厚。成核層112和底部緩沖層114配置成形成可提供InGaAs量子阱(QW)結(jié)構(gòu)的壓縮應(yīng)變的錯位過濾緩沖區(qū)(dislocation filtering buffer)，如下面闡述的一樣。成核層 112和底部緩沖層114可配置成控制大約4%的晶格失配，以最小化貫穿式錯位(threading dislocation)0另外，圖Ia中描繪了其中漸變緩沖層(graded buffer layer) 116形成在底部緩沖層114之上的處理。在一個實(shí)施例中，漸變緩沖層116是砷化鋁銦(InxAlhAs)。漸變從 χ等于0進(jìn)行到χ等于0. 52。在一個示例實(shí)施例中，通過密度不斷增加的成分圖示來顯示漸變從而表示存在不斷增加的銦。因此，在底部緩沖層114與漸變緩沖層116之間界面處的成分作為砷化鋁(AlAs)開始并在其另一邊界處作為Ina52Ala48As結(jié)束。在一個實(shí)施例中，通過以線性增加的方式干擾(perturb)銦供應(yīng)直到達(dá)到Ina52Ala48As成分，來線性地進(jìn)行漸變。在一個實(shí)施例中，以非線性增加的方式提供銦供應(yīng)，使得漸變緩沖層116在這個漸變緩沖層的物理中點(diǎn)可具有大于一半的銦濃度或小于一半的銦濃度其中之一。通過形成漸變緩沖層116，可沿其內(nèi)的相對對角面滑移錯位。在一個實(shí)施例中，漸變緩沖層116的厚度在0. 7 μ m與1. 1 μ m之間。在一個實(shí)施例中，漸變緩沖層116的厚度為0. 9 μ m。在一個實(shí)施例中，漸變緩沖層116是反向步進(jìn)漸變InAlAs以便對于裝置隔離具有更大帶隙。在一個實(shí)施例中，漸變緩沖層116是反向步進(jìn)漸變砷化鋁鎵銦(InGaAlAs)以便對于裝置隔離具有更大帶隙。成分可開始于銦存在并且以較低濃度，或者甚至在頂面完全沒有。鋁的存在可根據(jù)漸變緩沖層116的成分中鋁的量調(diào)制量子阱層上的應(yīng)變。漸變緩沖層116還可充當(dāng)錯位過濾緩沖區(qū)。在形成漸變緩沖層116之后，形成底部勢壘層118。在一個實(shí)施例中，底部勢壘層 118由比要形成在底部勢壘層118上方且與其接觸(above and on the bottom barrier layer 118)的量子阱層所用材料的帶隙更大的材料形成。在一個實(shí)施例中，底部勢壘層 118足夠厚從而為正在形成將成為進(jìn)一步所公開的晶體管設(shè)備的一部分的晶體管堆疊130 的結(jié)構(gòu)中的電荷載流子提供潛在勢壘。在一個實(shí)施例中，底部勢壘層118的厚度在4nm與 120nm之間。在一個實(shí)施例中，底部勢壘層118的厚度為lOOnm。在形成底部勢壘層118之后，在底部勢壘層118上方且在其上地形成調(diào)制摻雜 halo層層120。在一個實(shí)施例中，調(diào)制摻雜halo層120由鈹(Be)構(gòu)成。在一個實(shí)施例中， 調(diào)制摻雜halo層120中鈹?shù)恼{(diào)制摻雜的濃度在從IxIOiciCnT2到5xl014Cm_2的范圍內(nèi)。在一個實(shí)施例中，通過使用分子束外延(MBE)生長技術(shù)執(zhí)行調(diào)制摻雜。在一個實(shí)施例中，通過使用金屬有機(jī)化學(xué)氣相沉積外延(M0CVD epi)生長技術(shù)執(zhí)行調(diào)制摻雜。在一個實(shí)施例中，通過使用金屬有機(jī)化學(xué)氣相沉積外延(M0CVD epi)生長技術(shù)執(zhí)行調(diào)制摻雜。在一個實(shí)施例中，通過使用超高真空CVD外延(UHCVD epi)生長技術(shù)執(zhí)行調(diào)制摻雜。在一個實(shí)施例中，通過使用降低溫度的CVD外延(RTCVD epi)生長技術(shù)執(zhí)行調(diào)制摻雜。在一個實(shí)施例中，III-V族NMOS結(jié)構(gòu)的摻雜物變體包括鈹(Be)和碳(C)。在一個實(shí)施例中，III-V族PMOS結(jié)構(gòu)的摻雜物變體包括硅(Si)和碲(Te)。在一個實(shí)施例中，PMOS 鍺量子阱結(jié)構(gòu)的摻雜物變體包括砷(As)、銻(Sb)和磷(P)。在一個實(shí)施例中，摻雜物的量的范圍從 IO10cm-2 到 IO14cnT2。因?yàn)檎{(diào)制摻雜halo層120與量子阱層分開(下面見124)，因此這個halo實(shí)施例不會降級載流子遷移率。在形成調(diào)制摻雜halo層層120之后，在其上形成底部間隔層122。在一個實(shí)施例中，底部間隔層122是砷化鋁銦材料。在一個實(shí)施例中，底部間隔層122是Ina52Ala48As并且厚度在從4nm到12nm的范圍內(nèi)。在一個實(shí)施例中，底部間隔層122是Ina52Ala48As且厚度為8nm。在形成底部間隔層122之后，形成量子阱(QW)層124。在一個實(shí)施例中，QW層124 由帶隙比底部勢壘層118的帶隙更小的材料形成。在一個實(shí)施例中，QW層124由IrixGai_xAS 形成，其中χ在0. 53與0. 8之間。QW層124可以足夠厚以便為給定應(yīng)用、諸如存儲單元的晶體管提供充分的溝道電導(dǎo)。QW層124可以足夠厚以便為給定應(yīng)用、諸如邏輯電路的晶體管提供充分的溝道電導(dǎo)。在一個實(shí)施例中，QW層124在IOnm與16nm之間。在一個實(shí)施例中，QW層124的厚度為13nm。QW層124可為NMOS器件提供高電子遷移率和速度，并且還可為PMOS器件提供高空穴遷移率和速度，二者都與硅基裝置相比。在一個實(shí)施例中，頂部間隔層126形成在QW層124之上。根據(jù)一個實(shí)施例，頂部間隔層126包括Ina52Ala48As材料。如在圖Ia中進(jìn)一步示出的，頂部間隔層126形成在QW 層124之上。頂部間隔層126可向QW層124提供壓縮應(yīng)變，因?yàn)樗洚?dāng)半導(dǎo)體溝道。在一個實(shí)施例中，Ina52Ala48As頂部間隔層126的厚度在從0. 2nm到Snm的范圍內(nèi)。在一個實(shí)施例中，Ina52Ala48As間隔層124的厚度為5nm。
在形成頂部間隔層126之后，形成摻雜層128。在一個實(shí)施例中，基于在量子阱層 124的溝道中有用的片載流子濃度(sheet carrier concentration)選擇摻雜。當(dāng)量子阱 120的溝道內(nèi)部的摻雜是3. 5X1012cm_2時，對于硅摻雜層128，示例濃度是6X1012cm_2。在一個實(shí)施例中，根據(jù)已知技術(shù)，摻雜層128是δ摻雜硅。在一個實(shí)施例中，摻雜層128是調(diào)制摻雜硅。在一個實(shí)施例中，摻雜層128是組合的δ摻雜和調(diào)制摻雜。在一個實(shí)施例中，摻雜層128是厚度為3Α到15Α的硅調(diào)制δ摻雜層。在NMOS器件實(shí)施例中，使用硅和碲(Te) 雜質(zhì)實(shí)現(xiàn)摻雜層128的摻雜。在PMOS器件實(shí)施例中，摻雜層128的摻雜是用鈹(Be)的。在 PMOS器件實(shí)施例中，摻雜層128的摻雜是用碳(C)的。在PMOS器件實(shí)施例中，摻雜層128 的摻雜是用鈹和碳的。在一個實(shí)施例中，調(diào)制摻雜halo層120中的摻雜與摻雜層128中的摻雜相同。在一個實(shí)施例中，相同摻雜意味著相同的摻雜元素、諸如鈹。在一個實(shí)施例中，相同摻雜意味著摻雜有用于在兩層中實(shí)現(xiàn)等效的半導(dǎo)體性質(zhì)的元素。在形成摻雜層128之后，形成頂部勢壘層130以完成裝置堆疊。在一個實(shí)施例中， 頂部勢壘層130是InxAlhAs勢壘層130。根據(jù)一個實(shí)施例，頂部勢壘層130的厚度在4nm 與12nm之間。在一個實(shí)施例中，頂部勢壘層130的厚度為8nm。頂部勢壘層130可以是用于柵極控制的肖特基勢壘層。裝置堆疊實(shí)施例可稱為裝置堆疊132，其包括其中包含半導(dǎo)體襯底110上的成核層112、底部緩沖層114和漸變緩沖層116的緩沖底部結(jié)構(gòu)134。裝置堆疊132還包含底部勢壘結(jié)構(gòu)136和頂部勢壘結(jié)構(gòu)140。底部勢壘結(jié)構(gòu)136包含底部勢壘層118和調(diào)制摻雜 halo層120。頂部勢壘結(jié)構(gòu)140包含摻雜層128和頂部勢壘層130。裝置堆疊132還包括其中包含底部間隔層122、QW層124和頂部間隔層126的量子阱結(jié)構(gòu)138。在形成裝置堆疊132之后，在頂部勢壘結(jié)構(gòu)140之上形成蝕刻終止層142。在一個實(shí)施例中，蝕刻終止層142是磷化銦(InP)?？梢允褂每膳c給定的特定應(yīng)用規(guī)則結(jié)合的其它蝕刻終止結(jié)構(gòu)材料。蝕刻終止層142的厚度可為從2nm到lOnm。在一個實(shí)施例中，蝕刻終止層142的厚度為6nm。通過在蝕刻終止層142上方形成接觸層144來進(jìn)一步處理裝置堆疊132。接觸層 144向源極接觸結(jié)構(gòu)和漏極接觸結(jié)構(gòu)提供了低接觸電阻。在一個實(shí)施例中，接觸層144由 InxGai_xAs形成。對于NMOS器件堆疊132，接觸層144是η+摻雜。接觸層144也可以是η++ 摻雜。在一個實(shí)施例中，通過開始于硅摻雜有Ina53Gaa47As并且InxGai_xAs從χ = 0. 53進(jìn)行到1. 0使得漸變終止于InAs的漸變，來摻雜接觸層144。對于PMOS器件堆疊132，接觸層144是ρ+摻雜。在一個實(shí)施例中，以ρ+摻雜梯度進(jìn)行漸變摻雜。根據(jù)一個實(shí)施例，接觸層144的厚度在IOnm與30nm之間。根據(jù)一個實(shí)施例，接觸層144的厚度為20nm。圖Ib是根據(jù)一個實(shí)施例圖Ia中描繪的集成電路裝置在進(jìn)一步處理之后的橫截面正面圖。已經(jīng)通過形成已穿入接觸層144、蝕刻終止層142、頂部勢壘層130和硅摻雜層128 的柵極凹槽146，處理了集成電路裝置101。在一個實(shí)施例中，柵極凹槽146穿入但不突破間隔層126。處理包括在柵極凹槽146中形成高k電介質(zhì)膜148以及在柵極凹槽146中形成間隔部150用于柵極的電絕緣。在一個實(shí)施例中，高k柵極電介質(zhì)膜148的厚度為從20人到60人。高k柵極電介質(zhì)膜148位于頂部間隔層126的一部分中。在一個實(shí)施例中，高k電介質(zhì)膜148是氧化鉿(HfO2)。在一個實(shí)施例中，高k電介質(zhì)膜148是氧化鋁(Al2O3)。在一個實(shí)施例中，高k電介質(zhì)膜148是五氧化二鉭(Ta2O5)。在一個實(shí)施例中，高k電介質(zhì)膜148是氧化鋯(ZrO2)。在一個實(shí)施例中，高k電介質(zhì)膜148是鋁酸鑭(LaAlO5)。在一個實(shí)施例中，高k電介質(zhì)膜148 是鈧酸釓(GdScO5)。本文所用的短語“高k”是指電介質(zhì)常數(shù)k大于二氧化硅的電介質(zhì)常數(shù)、即大于大約4的材料。柵極接觸部152形成在高k柵極電介質(zhì)膜148上方且在其上。在一個實(shí)施例中， 柵極接觸部152是鈦(Ti)材料。在一個實(shí)施例中，柵極接觸部152是鉬(Pt)材料。在一個實(shí)施例中，柵極接觸部152是金(Au)材料。在一個實(shí)施例中，柵極接觸部152是鈦、鉬和金其中至少兩個的組合。在一個實(shí)施例中，柵極接觸部152的厚度為從60A到140人。在一個實(shí)施例中，柵極接觸部152的厚度為100人。在一個實(shí)施例中，高k柵極電介質(zhì)膜152的厚度為100A，而柵極接觸部152的厚度為100A。源極接觸部154和漏極接觸部156設(shè)置在接觸層142上方。在一個實(shí)施例中，源極接觸部154和漏極接觸部156是與柵極接觸部150相同的材料。在一個實(shí)施例中，源極接觸部材料和漏極接觸部材料是非合金層。在一個實(shí)施例中，源極接觸部材料和漏極接觸部材料是沉積在鍺(Ge)上的金(Au)的非合金層，鍺又沉積在底部的鎳(Ni)上。在一個實(shí)施例中，源極接觸部材料和漏極接觸部材料是沉積在鉬(Pt)上的金(Au)的非合金層，鉬又沉積在底部的鎳(Ni)上。所圖示的集成電路裝置101是可安裝在多種微電子裝置中任一個中的晶體管設(shè)備。圖2是圖示根據(jù)實(shí)施例作為調(diào)制摻雜halo中摻雜物濃度函數(shù)的改進(jìn)短溝道效應(yīng)的圖形200。圖2中描繪了未摻雜的底部勢壘260以及標(biāo)稱摻雜的(nominally doped)底部勢壘262和大于標(biāo)稱摻雜的底部勢壘264。在一個實(shí)施例中，標(biāo)稱摻雜的底部勢壘262是圖Ia中描繪的調(diào)制摻雜halo層層120，并且由已經(jīng)注入到halo層120中的鈹Be構(gòu)成，硅中Be的濃度范圍從lxliTcnT2到lX1014cm_2。在一個實(shí)施例中，大于標(biāo)稱摻雜的底部勢壘 264是圖Ia中描繪的調(diào)制摻雜halo層層120，并且由已經(jīng)注入到halo層120中的鈹Be構(gòu)成，硅中Be的濃度范圍從1Χ1010αιΓ2到IxlO14Cm^20圖3是根據(jù)一個實(shí)施例的過程流程圖。在310，該過程包括在半導(dǎo)體襯底上形成緩沖結(jié)構(gòu)。在一個非限制性示例實(shí)施例中，緩沖結(jié)構(gòu)包含成核層112、底部緩沖層114和漸變緩沖層116。在320，該過程包括在緩沖結(jié)構(gòu)的上方形成底部勢壘結(jié)構(gòu)。在一個非限制性示例實(shí)施例中，底部勢壘結(jié)構(gòu)包含底部勢壘層118和調(diào)制摻雜halo層120。在330，該過程包括在底部勢壘結(jié)構(gòu)的上方形成量子阱結(jié)構(gòu)。在一個非限制性示例中，量子阱結(jié)構(gòu)包含底部間隔層122、QW層124和頂部間隔層126。在340，該過程包括形成頂部勢壘結(jié)構(gòu)。在非限制性示例中，頂部勢壘結(jié)構(gòu)包含摻雜層126和頂部勢壘層128。在350，該過程包括在頂部勢壘結(jié)構(gòu)的上方形成蝕刻終止層。在非限制性實(shí)施例中，蝕刻終止層142是InP材料。在360，該過程包括在蝕刻終止層的上方形成接觸層。在非限制性示例中，接觸層 144配置用于NMOS器件堆疊132。在非限制性示例中，接觸層144配置用于PMOS器件堆疊 132。
在370，該過程包括在裝置堆疊中形成柵極接觸結(jié)構(gòu)。在非限制性示例中，在柵極間隔部150之間在柵極凹槽146中形成柵極接觸部152，并且柵極接觸部152在柵極電介質(zhì) 148的上方且在其上。另外，裝置堆疊132分別包含源極接觸部和漏極接觸部巧4和156。圖4是根據(jù)一個實(shí)施例的電子系統(tǒng)400的示意圖。所描繪的電子系統(tǒng)400可在具有高k柵極電介質(zhì)層實(shí)施例的底部勢壘實(shí)施例中包括調(diào)制摻雜halo層，如本公開中所闡述的。在一個實(shí)施例中，電子系統(tǒng)400是包含電耦合電子系統(tǒng)400的不同部件的系統(tǒng)總線420 的計(jì)算機(jī)系統(tǒng)。根據(jù)不同實(shí)施例，系統(tǒng)總線420是單個總線或總線的任何組合。電子系統(tǒng) 400包含向集成電路410提供電力的電壓源430。在一些實(shí)施例中，電壓源430通過系統(tǒng)總線420向集成電路410提供電流。根據(jù)一個實(shí)施例，集成電路410電耦合到系統(tǒng)總線420并包含任何電路或電路的組合。在一個實(shí)施例中，集成電路410包含可以是任何類型的處理器412。本文所用的處理器412可以指任何類型的電路(諸如但不限于微處理器、微控制器、圖形處理器、數(shù)字信號處理器或其它處理器)。可包含在集成電路410中的其它類型電路是定制電路或?qū)Ｓ眉呻娐?ASIC)，諸如用于無線裝置(諸如蜂窩電話、尋呼機(jī)、便攜式計(jì)算機(jī)、雙向無線電設(shè)備和類似電子系統(tǒng))中的通信電路414。在一個實(shí)施例中，處理器410包含管芯上存儲器 (on-die memory) 416，諸如靜態(tài)隨機(jī)存取存儲器(SRAM)。在一個實(shí)施例中，處理器410包含嵌入式管芯上存儲器416，諸如嵌入式動態(tài)隨機(jī)存取存儲器(eDRAM)，其可以是用于處理器的高速緩沖存儲器。在一個實(shí)施例中，電子系統(tǒng)400還包含外部存儲器440，外部存儲器440又可包含適合于具體應(yīng)用的一個或多個存儲單元，諸如MM形式的主存儲器442、一個或多個硬盤驅(qū)動器444和/或處理可移動介質(zhì)446的一個或多個驅(qū)動器(諸如盤、光盤(CD)、數(shù)字可變盤 (DVD)、閃速存儲器keys (flash memory keys)以及本領(lǐng)域已知的其它可移動介質(zhì))。不同存儲器功能性可包含具有高k柵極電介質(zhì)層實(shí)施例的合成間隔部實(shí)施例。在一個實(shí)施例中，電子系統(tǒng)400還包含顯示裝置450、音頻輸出端460。在一個實(shí)施例中，電子系統(tǒng)400包含控制器470，諸如鍵盤、鼠標(biāo)、跟蹤球、游戲控制器、麥克風(fēng)、語音識別裝置或?qū)⑿畔⑤斎氲诫娮酉到y(tǒng)400中的任何其它裝置。如本文所示出的，在各種實(shí)施例及其技術(shù)識別的等效方案中，集成電路410可以用若干不同的實(shí)施例實(shí)現(xiàn)，包括底部勢壘結(jié)構(gòu)實(shí)施例中的調(diào)制摻雜halo層、電子系統(tǒng)、計(jì)算機(jī)系統(tǒng)、制造集成電路的一個或多個方法以及制造在本文所闡述的底部勢壘結(jié)構(gòu)實(shí)施例中包含調(diào)制摻雜halo層的電子組件的一個或多個方法。單元、材料、幾何形狀、尺寸和操作順序都可改變?yōu)檫m合具有高k柵極電介質(zhì)層實(shí)施例的具體合成間隔部。提供摘要以符合37C.F.R. § 1. 72 (b)，要求有將允許讀者快速明確技術(shù)公開的特性和要點(diǎn)的摘要。要理解，它不會用于解釋或限制權(quán)利要求書的范圍或意義。在前面的具體實(shí)施方式
中，各種特征在單個實(shí)施例中組合在一起以便精簡本公開。公開的這個方法不要解釋為反應(yīng)了所要求的本發(fā)明實(shí)施例需要比每個權(quán)利要求中明確闡述的更多特征的意圖。而是，當(dāng)以下權(quán)利要求反應(yīng)時，發(fā)明的主題在于少于單個公開實(shí)施例的所有特征。由此，以下權(quán)利要求由此結(jié)合到具體實(shí)施方式
中，其中每個權(quán)利要求堅(jiān)持它自己作為單獨(dú)的優(yōu)選實(shí)施例。本領(lǐng)域的技術(shù)人員將容易理解，可以在脫離在所附權(quán)利要求書中所表述的本發(fā)明的原理和范圍的情況下，進(jìn)行為了說明本發(fā)明性質(zhì)已經(jīng)描述和圖示的部分和方法階段的細(xì)節(jié)、材料和布置的各種其它改變。
權(quán)利要求
1.一種晶體管設(shè)備，包括緩沖結(jié)構(gòu)，設(shè)置在半導(dǎo)體襯底的上方且在其上；底部勢壘結(jié)構(gòu)，設(shè)置在所述緩沖結(jié)構(gòu)的上方且在其上，其中所述底部勢壘結(jié)構(gòu)包括含 InAlAs材料的底部勢壘層和含鈹?shù)墓璨牧系恼{(diào)制摻雜halo層；量子阱結(jié)構(gòu)，設(shè)置在所述底部勢壘結(jié)構(gòu)的上方且在其上；頂部勢壘結(jié)構(gòu)，設(shè)置在所述量子阱結(jié)構(gòu)的上方且在其上；蝕刻終止層，設(shè)置在所述頂部勢壘結(jié)構(gòu)的上方且在其上；以及柵極接觸結(jié)構(gòu)，耦合到所述量子阱結(jié)構(gòu)。
2.如權(quán)利要求1所述的晶體管設(shè)備，其中所述量子阱結(jié)構(gòu)包括InGaAs量子阱層、含 InAlAs的底部間隔層以及InAlAs頂部間隔層，并且其中含鈹?shù)墓璨牧系恼{(diào)制摻雜halo層設(shè)置在所述底部間隔層下方且在其上。
3.如權(quán)利要求1所述的晶體管設(shè)備，其中所述量子阱結(jié)構(gòu)包括Ina7Gaa3As量子阱層、 含Ina52Ala48As的底部間隔層以及Ina52Ala48As頂部間隔層，并且其中含鈹?shù)墓璨牧系恼{(diào)制摻雜halo層設(shè)置在所述底部間隔層下方且在其上。
4.如權(quán)利要求1所述的晶體管設(shè)備，其中所述量子阱結(jié)構(gòu)包括InGaAs量子阱層、含 InAlAs的底部間隔層以及InAlAs頂部間隔層，并且其中所述緩沖結(jié)構(gòu)包括設(shè)置在所述半導(dǎo)體襯底上方且在其上的含GaAs的成核層、設(shè)置在所述成核層上方且在其上的含GaAs的緩沖層以及設(shè)置在所述緩沖層上方且在其上的InAlAs漸變緩沖層。
5.如權(quán)利要求1所述的晶體管設(shè)備，其中所述量子阱結(jié)構(gòu)包括Ina7Gaa3As量子阱層、 含Ina52Ala48As的底部間隔層以及Ina52Ala48As頂部間隔層，并且其中所述緩沖結(jié)構(gòu)包括設(shè)置在所述半導(dǎo)體襯底上方且在其上的含GaAs的成核層、設(shè)置在所述成核層上方且在其上的含GaAs的緩沖層以及設(shè)置在所述緩沖層上方且在其上的InxAlhAs漸變緩沖層，并且漸變從χ等于0進(jìn)行到χ等于0. 52。
6.如權(quán)利要求1所述的晶體管設(shè)備，其中所述量子阱結(jié)構(gòu)包括InGaAs量子阱層、 含InAlAs的底部間隔層以及InAlAs頂部間隔層，并且其中所述頂部勢壘結(jié)構(gòu)包括設(shè)置在所述量子阱結(jié)構(gòu)上方且在其上的硅摻雜層以及設(shè)置在所述硅摻雜層上方且在其上的含 InAlAs的頂部勢壘層。
7.如權(quán)利要求1所述的晶體管設(shè)備，其中所述量子阱結(jié)構(gòu)包括Ina7Gaa3As量子阱層、 含Intl. 52Α1α 48As的底部間隔層以及Intl. 52Α1α 48As頂部間隔層，并且其中所述頂部勢壘結(jié)構(gòu)包括設(shè)置在所述量子阱結(jié)構(gòu)上方且在其上的硅摻雜層以及設(shè)置在所述硅摻雜層上方且在其上的含InAlAs的頂部勢壘層。
8.如權(quán)利要求1所述的晶體管設(shè)備，其中所述量子阱結(jié)構(gòu)包括Ina7Gaa3As量子阱層、 含Intl. 52Α1α 48As的底部間隔層以及Intl. 52Α1α 48As頂部間隔層，并且其中所述頂部勢壘結(jié)構(gòu)包括設(shè)置在所述量子阱結(jié)構(gòu)上方且在其上的硅摻雜層以及設(shè)置在所述硅摻雜層上方且在其上的含Ina52Ala48As的頂部勢壘層。
9.如權(quán)利要求1所述的晶體管設(shè)備，其中所述頂部勢壘結(jié)構(gòu)包括設(shè)置在所述量子阱結(jié)構(gòu)上方且在其上的硅摻雜層以及設(shè)置在所述硅摻雜層上方且在其上的含Ina52Ala48As的頂部勢壘層，并且其中所述調(diào)制摻雜halo層中的摻雜與所述硅摻雜層中的摻雜相同。
10.如權(quán)利要求1所述的晶體管設(shè)備，其中所述含鈹?shù)墓璨牧系恼{(diào)制摻雜halo層設(shè)置在所述底部間隔層下方且在其上； 其中所述緩沖結(jié)構(gòu)包括設(shè)置在所述半導(dǎo)體襯底上方且在其上的含GaAs的成核層、設(shè)置在所述成核層上方且在其上的含GaAs的緩沖層以及設(shè)置在所述緩沖層上方且在其上的 InxAlhAs漸變緩沖層，并且漸變從χ等于0進(jìn)行到χ等于0. 52 ；其中所述底部勢壘結(jié)構(gòu)包括設(shè)置在所述緩沖結(jié)構(gòu)上方且在其上的Ina52Ala48As底部勢壘層；其中所述量子阱結(jié)構(gòu)包括Ina7Gaa3As量子阱層、含Ina52Ala48As的底部間隔層以及 Ina52Ala48As 頂部間隔；其中所述頂部勢壘結(jié)構(gòu)包括設(shè)置在所述量子阱結(jié)構(gòu)上方且在其上的硅摻雜層以及設(shè)置在所述硅摻雜層上方且在其上的含InAlAs的頂部勢壘層。
11.如權(quán)利要求1所述的晶體管裝置，其中所述柵極接觸結(jié)構(gòu)包括 柵極電介質(zhì)層，設(shè)置在柵極凹槽中且在所述量子阱結(jié)構(gòu)之上； 柵極間隔部；以及金屬柵極電極，設(shè)置在所述柵極凹槽中。
12.—種具有晶體管裝置的計(jì)算系統(tǒng)，包括 半導(dǎo)體管芯，并且在所述半導(dǎo)體管芯中包括在半導(dǎo)體襯底上的量子阱(QW)層，其中所述半導(dǎo)體襯底包含所述QW層下方的InAlAs 底部勢壘，并且其中所述量子阱包含InGaAs成分； 鈹摻雜halo層，設(shè)置在所述QW層下方；InAlAs底部間隔部，設(shè)置在所述QW層與所述halo層之間且與它們中的每個相鄰；InAlAs間隔部，設(shè)置在所述QW層上方且在其上；Si層，設(shè)置在所述InAlAs間隔部上方且在其上；InAlAs頂部勢壘，設(shè)置在所述Si層上方且在其上；InP蝕刻終止層，設(shè)置在所述InAlAs頂部勢壘上方且在其上；InxGa1^xAs (χ = 0. 53到1. 0)接觸層，設(shè)置在所述InP蝕刻終止層上方且在其上；高k電介質(zhì)層，設(shè)置在突破并穿入所述δ摻雜Si層的凹槽中；柵極接觸部，設(shè)置在所述高k電介質(zhì)層上；以及外部存儲器，耦合到所述半導(dǎo)體管芯。
13.如權(quán)利要求12所述的計(jì)算系統(tǒng)，還包括源極接觸部，設(shè)置在所述凹槽處在所述凹槽一側(cè)上的所述InGaAs接觸層上； 漏極接觸部，設(shè)置在所述凹槽處在所述凹槽一側(cè)上的所述InGaAs接觸層上；以及其中所述QW層是邏輯電路的晶體管的一部分。
14.如權(quán)利要求12所述的計(jì)算系統(tǒng)，還包括源極接觸部，設(shè)置在所述凹槽處在所述凹槽一側(cè)上的所述InGaAs接觸層上； 漏極接觸部，設(shè)置在所述凹槽處在所述凹槽一側(cè)上的所述InGaAs接觸層上；以及其中所述QW層是存儲電路的晶體管的一部分。
15.如權(quán)利要求12所述的計(jì)算系統(tǒng)，其中所述計(jì)算系統(tǒng)是蜂窩電話、尋呼機(jī)、便攜式計(jì)算機(jī)、臺式計(jì)算機(jī)和雙向無線電設(shè)備其中之一的一部分。
16.一種形成半導(dǎo)體裝置堆疊的過程，包括在半導(dǎo)體襯底上形成緩沖結(jié)構(gòu)，其中所述緩沖結(jié)構(gòu)包括成核層、所述成核層上方的底部緩沖層以及漸變緩沖層；在所述緩沖結(jié)構(gòu)上方形成底部勢壘結(jié)構(gòu)，其中所述底部勢壘結(jié)構(gòu)包括底部勢壘層和所述底部勢壘層上方的調(diào)制摻雜鈹halo層；在所述底部勢壘結(jié)構(gòu)上方形成量子阱結(jié)構(gòu)，其中所述量子阱結(jié)構(gòu)包括底部間隔層、QW 層和頂部間隔層；以及在所述量子阱結(jié)構(gòu)上方形成頂部勢壘結(jié)構(gòu)，其中所述頂部勢壘結(jié)構(gòu)包括摻雜層和所述摻雜層上方的頂部勢壘層。
17.如權(quán)利要求16所述的過程，還包括在所述頂部勢壘結(jié)構(gòu)上方形成蝕刻終止層，其中所述蝕刻終止層是InP材料； 在所述蝕刻終止層上方形成接觸層；以及在終止在設(shè)置在所述頂部間隔部上的柵極電介質(zhì)上的凹槽中形成所述裝置堆疊中的柵極接觸結(jié)構(gòu)。
18.如權(quán)利要求16所述的過程，其中形成所述調(diào)制摻雜halo層引起半導(dǎo)體性質(zhì)與所述頂部勢壘結(jié)構(gòu)中的所述摻雜層中的半導(dǎo)體性質(zhì)相同。
全文摘要
在半導(dǎo)體裝置中提供量子阱(QW)層。QW層被提供有在QW層下方的勢壘結(jié)構(gòu)中的鈹摻雜halo層。半導(dǎo)體裝置包含分別在QW層下方和上方的InGaAs底部勢壘層和InGaAs頂部勢壘層。半導(dǎo)體裝置還包含位于柵極凹槽中InP間隔部第一層上的高k柵極電介質(zhì)層。形成QW層的過程包含使用偏離切割的半導(dǎo)體襯底。
文檔編號H01L21/336GK102326237SQ201080008963
公開日2012年1月18日 申請日期2010年1月26日 優(yōu)先權(quán)日2009年2月20日
發(fā)明者G·達(dá)維, M·拉多薩夫杰維克, M·赫戴特, R·皮利亞里塞蒂, T·拉克施特, 本杰明·丘康 申請人:英特爾公司