專利名稱：非揮發(fā)性記憶體及其制造方法與記憶胞的操作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種非揮發(fā)性記憶體(non-volatile memory)及其制造方法與記憶胞的操作方法，特別是涉及一種可以避免第二位元效應(yīng)(second bit effect)的非揮發(fā)性記憶體及其制造方法與記憶胞的操作方法。
背景技術(shù)：
非揮發(fā)性記憶體由于具有存入的資料在斷電后也不會(huì)消失的優(yōu)點(diǎn)，因此許多電器產(chǎn)品中必須具備此類記憶體，以維持電器產(chǎn)品開機(jī)時(shí)的正常操作。特別是，快閃記憶體 (flash memory)由于具有可多次進(jìn)行資料的存入、讀取、抹除等操作，所以已成為個(gè)人電腦和電子設(shè)備所廣泛采用的一種記憶體元件。電荷捕捉快閃記憶體(charge-traped flash memory)為目前常見的一種快閃記憶體。在電荷捕捉快閃記憶體中，利用由氧化物層-氮化物層-氧化物層所構(gòu)成的電荷捕捉結(jié)構(gòu)(即熟知的0N0層)可儲(chǔ)存二位元的資料。一般來說，二位元的資料可分別儲(chǔ)存于電荷捕捉結(jié)構(gòu)中的氮化物層的左側(cè)(即左位元)或右側(cè)(即右位元)然而，在電荷捕捉快閃記憶體中存在著第二位元效應(yīng)，即當(dāng)對(duì)左位元進(jìn)行讀取操作時(shí)，會(huì)受到右位元的影響，或當(dāng)對(duì)右位元進(jìn)行讀取操作時(shí)，會(huì)受到左位元的影響。此夕卜，隨著記憶體尺寸逐漸縮小，第二位元效應(yīng)更為顯著，因而影響了記憶體的操作裕度 (operation window)與7Π件效會(huì)邑。由此可見，上述現(xiàn)有的非揮發(fā)性記憶體在產(chǎn)品結(jié)構(gòu)、制造方法與使用上，顯然仍存在有不便與缺陷，而亟待加以進(jìn)一步改進(jìn)。為了解決上述存在的問題，相關(guān)廠商莫不費(fèi)盡心思來謀求解決之道，但長(zhǎng)久以來一直未見適用的設(shè)計(jì)被發(fā)展完成，而一般產(chǎn)品及方法又沒有適切的結(jié)構(gòu)及方法能夠解決上述問題，此顯然是相關(guān)業(yè)者急欲解決的問題。因此如何能創(chuàng)設(shè)一種新的非揮發(fā)性記憶體及其制造方法與記憶胞的操作方法，實(shí)屬當(dāng)前重要研發(fā)課題之一，亦成為當(dāng)前業(yè)界極需改進(jìn)的目標(biāo)。

發(fā)明內(nèi)容
本發(fā)明的目的在于，克服現(xiàn)有的非揮發(fā)性記憶體存在的缺陷，而提供一種新的非揮發(fā)性記憶體，所要解決的技術(shù)問題是使其可以避免在操作時(shí)產(chǎn)生第二位元效應(yīng)，非常適于實(shí)用。本發(fā)明的另一目的在于，克服現(xiàn)有的非揮發(fā)性記憶體存在的缺陷，而提供一種新的非揮發(fā)性記憶體的制作方法，所要解決的技術(shù)問題是使其可制造具有較大操作裕度的非揮發(fā)性記憶體，從而更加適于實(shí)用。本發(fā)明的再一目的在于，克服現(xiàn)有的非揮發(fā)性記憶體存在的缺陷，而提供一種新的記憶胞的操作方法，所要解決的技術(shù)問題是使其可以有效地提高元件效能，從而更加適于實(shí)用。本發(fā)明的目的及解決其技術(shù)問題是采用以下技術(shù)方案來實(shí)現(xiàn)的。依據(jù)本發(fā)明提出
5的一種非揮發(fā)性記憶體，其包括基底、多個(gè)條狀的第一摻雜區(qū)、多個(gè)條狀的第二摻雜區(qū)、電荷捕捉結(jié)構(gòu)、多個(gè)條狀的第一柵極、多個(gè)條狀的第二柵極以及柵間絕緣層。第一摻雜區(qū)配置于基底中，并沿第一方向延伸。第二摻雜區(qū)配置于基底中，并沿第一方向延伸，且第二摻雜區(qū)與第一摻雜區(qū)交替排列。電荷捕捉結(jié)構(gòu)配置于基底上。第一柵極配置于電荷捕捉結(jié)構(gòu)上， 并沿第一方向延伸，且每一個(gè)第一柵極位于這些第一摻雜區(qū)的其中一者上。第二柵極配置于電荷捕捉結(jié)構(gòu)上，并沿第二方向延伸，且位于第二摻雜區(qū)上，其中第二方向與第一方向交錯(cuò)。柵間絕緣層配置于第一柵極與第二柵極之間。相鄰的第一摻雜區(qū)與第二摻雜區(qū)以及位于相鄰的第一摻雜區(qū)與第二摻雜區(qū)之間的第一柵極、第二柵極與電荷捕捉結(jié)構(gòu)定義出記憶胞。本發(fā)明的目的及解決其技術(shù)問題還可采用以下技術(shù)措施進(jìn)一步實(shí)現(xiàn)。前述的非揮發(fā)性記憶體，其中所述的第一柵極的寬度例如大于第一摻雜區(qū)的寬度。前述的非揮發(fā)性記憶體，其中所述的基底中例如具有多個(gè)溝渠，每一個(gè)第一摻雜區(qū)位于這些溝渠的其中一者下方，每一個(gè)第一柵極位于這些溝渠的其中一者的底部，且在第二方向上，這些第二柵極填入這些溝渠。前述的非揮發(fā)性記憶體，其中所述的電荷捕捉結(jié)構(gòu)例如是由底氧化物層、電荷捕捉層與頂氧化物層所構(gòu)成的復(fù)合結(jié)構(gòu)。前述的非揮發(fā)性記憶體，其中所述的電荷捕捉層的材料例如為氮化物或高介電常數(shù)材料。前述的非揮發(fā)性記憶體，其中所述的高介電常數(shù)材料例如為Hf02、Ti02、&02、Ta205 或 A1203。本發(fā)明的目的及解決其技術(shù)問題還采用以下技術(shù)方案來實(shí)現(xiàn)。依據(jù)本發(fā)明提出的一種非揮發(fā)性記憶體的制造方法，此方法是先提供基底。然后，在基底上形成電荷捕捉結(jié)構(gòu)。接著，在電荷捕捉結(jié)構(gòu)上形成多個(gè)條狀的第一絕緣層，且這些第一絕緣層沿第一方向延伸。而后，在每一個(gè)第一絕緣層的側(cè)壁上形成導(dǎo)體間隙壁，且導(dǎo)體間隙壁沿第一方向延伸。 然后，以這些第一絕緣層與這些導(dǎo)體間隙壁為罩幕，進(jìn)行離子植入工藝，以在基底中形成多個(gè)條狀的摻雜區(qū)，且這些摻雜區(qū)沿第一方向延伸。隨后，在電荷捕捉結(jié)構(gòu)上形成第一導(dǎo)體層，此第一導(dǎo)體層覆蓋導(dǎo)體間隙壁且暴露出第一絕緣層。接下來，在第一導(dǎo)體層上與第一絕緣層上形成第二絕緣層，此第二絕緣層在第一方向上暴露出部分第一導(dǎo)體層。然后，在第二絕緣層與第一導(dǎo)體層上形成第二導(dǎo)體層。之后，將第二導(dǎo)體層與第二絕緣層所暴露出的第一導(dǎo)體層圖案化，以在第二方向上形成多個(gè)條狀的第三導(dǎo)體層，其中第二方向與第一方向交錯(cuò)。本發(fā)明的目的及解決其技術(shù)問題還可采用以下技術(shù)措施進(jìn)一步實(shí)現(xiàn)。前述的非揮發(fā)性記憶體的制造方法，其中每一個(gè)第一絕緣層與導(dǎo)體間隙壁具有一個(gè)總寬度，每一個(gè)第一絕緣層的寬度例如大于此總寬度的四分之一且小于此總寬度的二分之一。前述的非揮發(fā)性記憶體的制造方法，其中所述的第一導(dǎo)體層的形成方法例如是先在電荷捕捉結(jié)構(gòu)上形成導(dǎo)體材料層，并覆蓋第一絕緣層與導(dǎo)體間隙壁。之后，進(jìn)行平坦化工藝，移除部分導(dǎo)體材料層，直到暴露出第一絕緣層。
前述的非揮發(fā)性記憶體的制造方法，其中所述的第二絕緣層的形成方法例如是先在第一導(dǎo)體層與第一絕緣層上形成絕緣材料層。之后，進(jìn)行圖案化工藝，在第一方向上移除部分第二絕緣材料層。本發(fā)明的目的及解決其技術(shù)問題另外再采用以下技術(shù)方案來實(shí)現(xiàn)。依據(jù)本發(fā)明提出的一種非揮發(fā)性記憶體的制造方法，此方法是先提供基底。然后，在基底中形成多個(gè)溝渠，且這些溝渠沿第一方向延伸。接著，在基底上形成電荷捕捉結(jié)構(gòu)。而后，在這些溝渠之間以及這些溝渠底部的基底中形成多個(gè)摻雜區(qū)，且這些摻雜區(qū)沿第一方向延伸。然后，在這些溝渠底部形成第一導(dǎo)體層，且第一導(dǎo)體層沿第一方向延伸。隨后，在第一導(dǎo)體層上形成絕緣層。之后，在第二方向上，在電荷捕捉結(jié)構(gòu)上形成多個(gè)條狀的第二導(dǎo)體層，且這些第二導(dǎo)體層填入這些溝渠，其中第二方向與第一方向交錯(cuò)。本發(fā)明的目的及解決其技術(shù)問題還可采用以下技術(shù)措施進(jìn)一步實(shí)現(xiàn)。前述的非揮發(fā)性記憶體的制造方法，其中所述的第一導(dǎo)體層的形成方法例如是先在電荷捕捉結(jié)構(gòu)上形成導(dǎo)體材料層，并填滿這些溝渠。之后，進(jìn)行蝕刻工藝，移除部分導(dǎo)體材料層，且保留位于溝渠底部的部分導(dǎo)體材料層。前述的非揮發(fā)性記憶體的制造方法，其中所述的絕緣層的形成方法例如是先在電荷捕捉結(jié)構(gòu)上形成絕緣材料層，并填滿這些溝渠。之后，進(jìn)行蝕刻工藝，移除部分絕緣材料層，且保留位于第一導(dǎo)體層上的部分絕緣材料層。前述的非揮發(fā)性記憶體的制造方法，其中所述的第二導(dǎo)體層的形成方法例如是先在電荷捕捉結(jié)構(gòu)上形成導(dǎo)體材料層，并填滿這些溝渠。之后，進(jìn)行圖案化工藝，在第二方向上移除部分導(dǎo)體材料層。本發(fā)明的目的及解決其技術(shù)問題另外還采用以下技術(shù)方案來實(shí)現(xiàn)。依據(jù)本發(fā)明提出的一種記憶胞的操作方法，此方法是提供如上所述的記憶胞，當(dāng)進(jìn)行程序化操作時(shí)，在第一柵極施加第一電壓；在第二柵極施加第二電壓；在第一摻雜區(qū)施加第三電壓；在第二摻雜區(qū)施加第四電壓；在基底施加第五電壓。本發(fā)明的目的及解決其技術(shù)問題還可采用以下技術(shù)措施進(jìn)一步實(shí)現(xiàn)。前述的記憶胞的操作方法，其中當(dāng)程序化操作例如由通道熱電子(channel hot electrons, CHE)注入執(zhí)行時(shí)，第一電壓與第二電壓實(shí)質(zhì)上相同，其中第一電壓介于9伏特至13伏特之間；第二電壓介于9伏特至13伏特之間；第三電壓與該第四電壓其中之一為0 伏特，且第三電壓與該第四電壓其中的另一個(gè)介于3. 5伏特至5. 5伏特之間；第五電壓為0 伏特。前述的記憶胞的操作方法，其中當(dāng)程序化操作例如由增強(qiáng)型通道熱電子注入執(zhí)行時(shí)，第一電壓與第二電壓其中之一介于9伏特至13伏特之間，且第一電壓與第二電壓其中的另一個(gè)介于1. 5伏特至3伏特之間；第三電壓與第四電壓其中之一為0伏特，且第三電壓與第四電壓其中的另一個(gè)介于3. 5伏特至5. 5伏特之間；第五電壓為0伏特。前述的記憶胞的操作方法，其中在進(jìn)行程序化操作之后，還可以進(jìn)行抹除操作，且當(dāng)進(jìn)行抹除操作時(shí)，在第一柵極施加第六電壓；在第二柵極施加第七電壓；在第一摻雜區(qū)施加第八電壓；在第二摻雜區(qū)施加第九電壓；在基底施加第十電壓。前述的記憶胞的操作方法，其中當(dāng)抹除操作例如由能帶對(duì)能帶熱空穴 (band-to-band hot hole，BBHH)執(zhí)行時(shí)，第六電壓與第七電壓其中之一為0伏特、浮置(floating)或介于-11伏特至-15伏特之間，且第六電壓與第七電壓其中的另一個(gè)介于-11伏特至-15伏特之間；第八電壓與第九電壓其中之一為0伏特或浮置，且第八電壓與第九電壓其中的另一個(gè)介于4伏特至5伏特之間；第十電壓為0伏特。前述的記憶胞的操作方法，其中在進(jìn)行程序化操作之后，還可以進(jìn)行讀取操作，且當(dāng)進(jìn)行讀取操作時(shí)，在第一柵極施加第十一電壓；在第二柵極施加第十二電壓；在第一摻雜區(qū)施加第十三電壓；在第二摻雜區(qū)施加第十四電壓；在基底施加一第十五電壓。前述的記憶胞的操作方法，其中所述的第十一電壓與第十二電壓其中之一介于5 伏特至9. 5伏特之間，且第十一電壓與第十二電壓其中的另一個(gè)介于0伏特至6伏特之間； 第十三電壓與第十四電壓其中之一介于0. 7伏特至1. 6伏特之間，且第十三電壓與第十四電壓其中的另一個(gè)為0伏特；第十五電壓為0伏特。本發(fā)明的目的及解決其技術(shù)問題另外還采用以下技術(shù)方案來實(shí)現(xiàn)。依據(jù)本發(fā)明提出的一種非揮發(fā)性記憶體的制造方法，其是先提供基底。然后，在基底中形成多個(gè)條狀的第一摻雜區(qū)與多個(gè)條狀的第二摻雜區(qū)。第一摻雜區(qū)與第二摻雜區(qū)沿第一方向延伸，且第一摻雜區(qū)與第二摻雜區(qū)交替排列。接著，在基底上形成電荷捕捉結(jié)構(gòu)。而后，在電荷捕捉結(jié)構(gòu)上形成多個(gè)條狀的第一柵極。第一柵極沿第一方向延伸，且每一個(gè)第一柵極位于這些第一摻雜區(qū)的其中一者上。然后，在電荷捕捉結(jié)構(gòu)上形成多個(gè)條狀的第二柵極。第二柵極沿第二方向延伸，且位于第二摻雜區(qū)上，其中第二方向與第一方向交錯(cuò)。之后，在第一柵極與第二柵極之間形成柵間絕緣層。本發(fā)明的目的及解決其技術(shù)問題還可采用以下技術(shù)措施進(jìn)一步實(shí)現(xiàn)。前述的非揮發(fā)性記憶體的制造方法，其中所述的第一柵極、第二柵極與柵間絕緣層的形成方法例如是先在電荷捕捉結(jié)構(gòu)上形成多個(gè)條狀的第一絕緣層，且這些第一絕緣層沿第一方向延伸。然后，在每一個(gè)第一絕緣層的側(cè)壁上形成導(dǎo)體間隙壁，且這些導(dǎo)體間隙壁沿第一方向延伸。接著，在電荷捕捉結(jié)構(gòu)上形成第一導(dǎo)體層，此第一導(dǎo)體層覆蓋導(dǎo)體間隙壁且暴露出第一絕緣層。而后，在第一導(dǎo)體層上與第一絕緣層上形成第二絕緣層，此第二絕緣層在第一方向上暴露出部分第一導(dǎo)體層，隨后，在第二絕緣層與第一導(dǎo)體層上形成第二導(dǎo)體層。之后，將第二導(dǎo)體層與第二絕緣層所暴露出的第一導(dǎo)體層圖案化，以在第二方向上形成多個(gè)條狀的第三導(dǎo)體層，其中第三導(dǎo)體層以及位于其下方的第一導(dǎo)體層構(gòu)成第二柵極。前述的非揮發(fā)性記憶體的制造方法，其中所述的第一摻雜區(qū)與第二摻雜區(qū)的形成方法例如是以第一絕緣層與導(dǎo)體間隙壁為罩幕，進(jìn)行離子植入工藝。本發(fā)明與現(xiàn)有技術(shù)相比具有明顯的優(yōu)點(diǎn)和有益效果。借由上述技術(shù)方案，本發(fā)明非揮發(fā)性記憶體及其制造方法與記憶胞的操作方法至少具有下列優(yōu)點(diǎn)及有益效果本發(fā)明的非揮發(fā)性記憶體具有交錯(cuò)配置的多條第一柵極與多條第二柵極，使得每一個(gè)記憶胞具有二個(gè)柵極，因此在進(jìn)行程序化操作時(shí)，可以藉由對(duì)二個(gè)柵極施加適當(dāng)?shù)碾妷簛磉M(jìn)行通道熱電子注入或增強(qiáng)型通道熱電子注入以增加程序化效率，進(jìn)而提高元件效能。此外，在進(jìn)行讀取操作時(shí)，可藉由對(duì)位于非讀取側(cè)的柵極施加高電壓來抑制第二位元效應(yīng)，以增加操作裕度。另外，進(jìn)行讀取操作時(shí)，由于已對(duì)位于非讀取側(cè)的柵極施加高電壓來抑制第二位元效應(yīng)，因此不需對(duì)位于非讀取側(cè)的柵極下方的摻雜區(qū)施加高電壓來抑制第二位元效應(yīng)，因而可以減輕讀取干擾(read disturb)的問題。綜上所述，本發(fā)明是有關(guān)于一種非揮發(fā)性記憶體及其制造方法與記憶胞的操作方
8法。該非揮發(fā)性記憶體包括基底、第一與第二摻雜區(qū)、電荷捕捉結(jié)構(gòu)、第一與第二柵極、柵間絕緣層。第一與第二摻雜區(qū)配置于基底中并沿第一方向延伸，且彼此交替排列。電荷捕捉結(jié)構(gòu)配置于基底上。第一與第二柵極配置于電荷捕捉結(jié)構(gòu)上。第一柵極沿第一方向延伸。每一第一柵極位于一個(gè)第一摻雜區(qū)上。第二柵極沿第二方向延伸，且位于第二摻雜區(qū)上。柵間絕緣層配置于第一與第二柵極之間。相鄰的第一與第二摻雜區(qū)以及位于二者之間的第一與第二柵極、電荷捕捉結(jié)構(gòu)定義出記憶胞。本發(fā)明還提供了一種非揮發(fā)性記憶體的制造方法及記憶胞的操作方法。本發(fā)明在技術(shù)上有顯著的進(jìn)步，并具有明顯的積極效果，誠(chéng)為一新穎、進(jìn)步、實(shí)用的新設(shè)計(jì)。上述說明僅是本發(fā)明技術(shù)方案的概述，為了能夠更清楚了解本發(fā)明的技術(shù)手段， 而可依照說明書的內(nèi)容予以實(shí)施，并且為了讓本發(fā)明的上述和其他目的、特征和優(yōu)點(diǎn)能夠更明顯易懂，以下特舉較佳實(shí)施例，并配合附圖，詳細(xì)說明如下。


圖IA是依照本發(fā)明一實(shí)施例所繪示的非揮發(fā)性記憶體的俯視示意圖。圖IB是沿圖IA中的1-1’剖面所繪示的記憶胞的剖面示意圖。圖2A至圖2D是沿圖IA中的1_1 ’剖面所繪示的非揮發(fā)性記憶體的制造流程的剖面圖。圖3A是依照本發(fā)明另一實(shí)施例所繪示的非揮發(fā)性記憶體的俯視示意圖。圖;3B是沿圖3A中的11-11’剖面所繪示的記憶胞的剖面示意圖。圖4A至圖4C是沿圖3A中的II-II’剖面所繪示的非揮發(fā)性記憶體的制造流程的剖面圖。圖5A是依照本發(fā)明一實(shí)施例所繪示的記憶胞的程序化操作示意圖。圖5B是依照本發(fā)明一實(shí)施例所繪示的記憶胞的抹除操作示意圖。圖5C是依照本發(fā)明一實(shí)施例所繪示的記憶胞的讀取操作示意圖。10、30 非揮發(fā)性記憶體10a、30a 記憶胞100、300:基底102、302 第一摻雜區(qū)104、304 第二摻雜區(qū)106、306 電荷捕捉結(jié)構(gòu)108、308:第一柵極110、310 第二柵極112、lUa、112b、312 柵間絕緣層200 第一絕緣層202 導(dǎo)體間隙壁204、400 第一導(dǎo)體層206 第二絕緣層208、404 第二導(dǎo)體層301 溝渠402 絕緣層B 方框L 左位元R 右位元 Vl V15 電壓Wl 總寬度 W2 寬度X 第二方向 Y:第一方向
具體實(shí)施例方式為更進(jìn)一步闡述本發(fā)明為達(dá)成預(yù)定發(fā)明目的所采取的技術(shù)手段及功效，以下結(jié)合附圖及較佳實(shí)施例，對(duì)依據(jù)本發(fā)明提出的非揮發(fā)性記憶體及其制造方法與記憶胞的操作方法其具體實(shí)施方式
、結(jié)構(gòu)、方法、步驟、特征及其功效，詳細(xì)說明如后。有關(guān)本發(fā)明的前述及其他技術(shù)內(nèi)容、特點(diǎn)及功效，在以下配合參考圖式的較佳實(shí)施例的詳細(xì)說明中將可清楚呈現(xiàn)。通過具體實(shí)施方式
的說明，當(dāng)可對(duì)本發(fā)明為達(dá)成預(yù)定目的所采取的技術(shù)手段及功效獲得一更加深入且具體的了解，然而所附圖式僅是提供參考與說明之用，并非用來對(duì)本發(fā)明加以限制。第一實(shí)施例圖IA是依照本發(fā)明一實(shí)施例所繪示的非揮發(fā)性記憶體的俯視示意圖。圖IB是沿圖IA中的1-1’剖面所繪示的記憶胞的剖面示意圖。請(qǐng)同時(shí)參閱圖IA與圖IB所示，非揮發(fā)性記憶體10包括基底100、多個(gè)條狀的第一摻雜區(qū)102、多個(gè)條狀的第二摻雜區(qū)104、電荷捕捉結(jié)構(gòu)106、多個(gè)條狀的第一柵極108、多個(gè)條狀的第二柵極110以及柵間絕緣層112。 基底100例如為硅基底或絕緣層上有硅(silicon on insulator, SOI)的基底。第一摻雜區(qū)102與第二摻雜區(qū)104配置于基底100中，并沿第一方向Y延伸。第一摻雜區(qū)102與第二摻雜區(qū)104交替排列。第一摻雜區(qū)102與第二摻雜區(qū)104分別作為源極與漏極?；蛘?， 第一摻雜區(qū)102與第二摻雜區(qū)104也可以分別作為漏極與源極。電荷捕捉結(jié)構(gòu)106配置于基底100上。電荷捕捉結(jié)構(gòu)106例如是由底氧化物層、電荷捕捉層及頂氧化物層所構(gòu)成的復(fù)合結(jié)構(gòu)，其中底氧化物層作為穿隧介電層，頂氧化物層作為電荷阻擋層。電荷捕捉層的材料例如為氮化物或高介電常數(shù)材料(例如Hf02、TiO2, ZrO2, Ta2O5或Al2O3)。底氧化物層的厚度例如介于40 □至50 □之間。電荷捕捉層的厚度例如介于60 □至100 □之間。頂氧化物層的厚度例如介于70 □至110 □之間。第一柵極108配置于電荷捕捉結(jié)構(gòu)106上，并沿第一方向Y延伸，且每一個(gè)第一柵極108位于一個(gè)第一摻雜區(qū)102上。第一柵極108的寬度例如大于第一摻雜區(qū)102的寬度。 第二柵極110配置于電荷捕捉結(jié)構(gòu)106上，并沿第二方向X延伸，且位于第二摻雜區(qū)104上。 第一方向Y與第二方向X交錯(cuò)。在本實(shí)施例中，第一方向Y與第二方向X垂直。第一柵極 108與第二柵極110的材料例如為多晶硅。柵間絕緣層112配置于第一柵極108與第二柵極Iio之間。柵間絕緣層112例如是由位于第一柵極108頂面上的柵間絕緣層11 與位于第一柵極108側(cè)壁上的柵間絕緣層112b所構(gòu)成。在本實(shí)施例中，相鄰的第一摻雜區(qū)102與第二摻雜區(qū)104以及位于相鄰的第一摻雜區(qū)102與第二摻雜區(qū)104之間的第一柵極108、第二柵極110與電荷捕捉結(jié)構(gòu)106定義出記憶胞10a，即圖IA中方框B所圍繞的區(qū)域。在記憶胞IOa中，部分的第一柵極108位于第一摻雜區(qū)102上方，且部分的第二柵極110位于第二摻雜區(qū)104上方。此外，第二柵極110 除了位于電荷捕捉結(jié)構(gòu)106上之外，還覆蓋第一柵極108的頂部。第一柵極108與第二柵極110藉由柵間絕緣層11 與柵間絕緣層112b而彼此分離。以下將由圖IA中的1-1’剖面說明非揮發(fā)性記憶體10的制造方法。圖2A至圖2D是沿圖IA中的1_1 ’剖面所繪示的非揮發(fā)性記憶體的制造流程的剖面圖。在圖2A至圖2D中，與圖1A、圖IB相同的元件將以相同的標(biāo)號(hào)表示，在此不另行說明。首先，請(qǐng)參閱圖2A所示，提供基底100。然后，在基底100上形成電荷捕捉結(jié)構(gòu)106。接著，在電荷捕捉結(jié)構(gòu)106上形成條狀的第一絕緣層200。第一絕緣層200沿圖IA中的第一方向Y延伸。第一絕緣層200即為圖IB中的柵間絕緣層112a。第一絕緣層200的形成方法例如是先在電荷捕捉結(jié)構(gòu)106上形成一層絕緣材料層，然后再進(jìn)行圖案化工藝。然后，請(qǐng)參閱圖2B所示，在第一絕緣層200的側(cè)壁上形成導(dǎo)體間隙壁202。導(dǎo)體間隙壁202沿圖IA中的第一方向Y延伸。導(dǎo)體間隙壁202的材料例如為多晶硅。在本實(shí)施例中，第一絕緣層200與其側(cè)壁上的導(dǎo)體間隙壁202具有總寬度W1，而第一絕緣層200的寬度W2大于總寬度Wl的四分之一且小于總寬度Wl的二分之一。之后，以第一絕緣層200與導(dǎo)體間隙壁202為罩幕，進(jìn)行離子植入工藝，以在基底100中形成條狀的第一摻雜區(qū)102與條狀的第二摻雜區(qū)104。第一摻雜區(qū)102與第二摻雜區(qū)104沿圖IA中的第一方向Y延伸。接著，請(qǐng)參閱圖2C所示，在電荷捕捉結(jié)構(gòu)106上形成第一導(dǎo)體層204。第一導(dǎo)體層 204覆蓋導(dǎo)體間隙壁202且暴露出第一絕緣層200。第一導(dǎo)體層204的材料例如為多晶硅。 第一導(dǎo)體層204的形成方法例如是先在電荷捕捉結(jié)構(gòu)106上形成導(dǎo)體材料層，并覆蓋第一絕緣層200與導(dǎo)體間隙壁202。之后，進(jìn)行平坦化工藝，移除部分導(dǎo)體材料層，直到暴露出第一絕緣層200。之后，請(qǐng)參閱圖2D所示，在第一導(dǎo)體層204上與第一絕緣層200上形成第二絕緣層206。第二絕緣層206在圖IA中的第一方向Y上暴露出部分第一導(dǎo)體層204。第二絕緣層206即為圖IB中的柵間絕緣層112b。第二絕緣層206的形成方法例如是先在第一導(dǎo)體層204與第一絕緣層200上形成絕緣材料層。之后，進(jìn)行圖案化工藝，在第一方向Y上移除部分絕緣材料層。然后，在第二絕緣層206與第一導(dǎo)體層204上形成第二導(dǎo)體層208。第二導(dǎo)體層208的材料例如為多晶硅。之后，將第二導(dǎo)體層208以及被第二絕緣層206所暴露出的第一導(dǎo)體層204圖案化，以在圖IA中的第二方向X上形成條狀的第三導(dǎo)體層(由經(jīng)圖案化的第二導(dǎo)體層208及其下方的第一導(dǎo)體層204構(gòu)成)，且相鄰的兩條第三導(dǎo)體層之間暴露出電荷捕捉結(jié)構(gòu)106。在本實(shí)施例中，被第一絕緣層200與第二絕緣層206覆蓋的導(dǎo)體間隙壁202與第一導(dǎo)體層204(即圖2D中位于第一絕緣層200右側(cè)的導(dǎo)體間隙壁202與第一導(dǎo)體層204) 構(gòu)成圖IA與圖IB中的第一柵極108。此外，經(jīng)圖案化的第二導(dǎo)體層208及其下方的第一導(dǎo)體層204(即圖2D中位于第一絕緣層200左側(cè)的第一導(dǎo)體層204與第二導(dǎo)體層208)構(gòu)成圖IA與圖IB中的第二柵極110。第二實(shí)施例圖3A是依照本發(fā)明另一實(shí)施例所繪示的非揮發(fā)性記憶體的俯視示意圖。圖:3B是沿圖3A中的11-11’剖面所繪示的記憶胞的剖面示意圖。請(qǐng)同時(shí)參閱圖3A與圖;3B所示，非揮發(fā)性記憶體30包括基底300、多個(gè)條狀的第一摻雜區(qū)302、多個(gè)條狀的第二摻雜區(qū)304、電荷捕捉結(jié)構(gòu)306、多個(gè)條狀的第一柵極308、多個(gè)條狀的第二柵極310以及柵間絕緣層312。 基底300例如為硅基底或絕緣層上有硅的基底?；?00中具有多個(gè)沿第一方向Y延伸的溝渠301。第一摻雜區(qū)302與第二摻雜區(qū)304配置于基底300中，并沿第一方向Y延伸。每一個(gè)第一摻雜區(qū)302位于一個(gè)溝渠301的下方。第二摻雜區(qū)304與溝渠301交替排列。第一摻雜區(qū)302與第二摻雜區(qū)304分別作為源極與漏極?；蛘撸谝粨诫s區(qū)302與第二摻雜區(qū)304也可以分別作為漏極與源極。電荷捕捉結(jié)構(gòu)306共形地(conformally)配置于基底 300上。電荷捕捉結(jié)構(gòu)306與第一實(shí)施例中的電荷捕捉結(jié)構(gòu)106相同，在此不另行說明。每一個(gè)第一柵極308位于一個(gè)溝渠301的底部，且配置于電荷捕捉結(jié)構(gòu)306上，并沿第一方向Y延伸。第二柵極310配置于電荷捕捉結(jié)構(gòu)306上，并沿第二方向X延伸，且位
11于第二摻雜區(qū)304上。第一方向Y與第二方向X交錯(cuò)。在本實(shí)施例中，第一方向Y與第二方向X垂直。此外，在第二方向X上，第二柵極310填入溝渠301。第一柵極308與第二柵極310的材料例如為多晶硅。柵間絕緣層312配置于溝渠301中，且位于第一柵極308與第二柵極310之間，用以隔離第一柵極308與第二柵極310。在本實(shí)施例中，相鄰的第一摻雜區(qū)302與第二摻雜區(qū)304以及位于相鄰的第一摻雜區(qū)302與第二摻雜區(qū)304之間的第一柵極308、第二柵極310與電荷捕捉結(jié)構(gòu)306定義出記憶胞30a，即圖;3B中虛線所圍繞的區(qū)域。以下將由圖3A中的11-11’剖面說明非揮發(fā)性記憶體30的制造方法。圖4A至圖4C是沿圖3A中的II-II’剖面所繪示的非揮發(fā)性記憶體的制造流程的剖面圖。在圖4A至圖4C中，與圖3A、圖;3B相同的元件將以相同的標(biāo)號(hào)表示，在此不另行說明。首先，請(qǐng)參閱圖4A所示，提供基底300。然后，在基底300中形成多個(gè)沿第一方向Y延伸的溝渠301。接著，在基底300上共形地形成電荷捕捉結(jié)構(gòu)306。然后，請(qǐng)參閱圖4B所示，進(jìn)行離子植入工藝，以在溝渠301底部的基底300中形成沿第一方向Y延伸的第一摻雜區(qū)302，以及在溝渠301之間的基底300中形成沿第一方向Y 延伸的第二摻雜區(qū)304。接著，在溝渠301底部形成沿第一方向Y延伸的第一導(dǎo)體層400。 第一導(dǎo)體層400的形成方法例如是先在電荷捕捉結(jié)構(gòu)306上形成導(dǎo)體材料層，并填滿溝渠 301。然后，進(jìn)行蝕刻工藝，移除溝渠301之外的導(dǎo)體材料層以及溝渠301中的部分導(dǎo)體材料層，保留位于溝渠301底部的導(dǎo)體材料層。第一導(dǎo)體層400即為圖3A與圖;3B中的第一柵極308。而后，在第一導(dǎo)體層400上形成絕緣層402。絕緣層402的形成方法例如是先在電荷捕捉結(jié)構(gòu)306上形成絕緣材料層，并填滿溝渠301。然后，進(jìn)行蝕刻工藝，移除溝渠301 之外的絕緣材料層以及溝渠301中的部分絕緣材料層，保留位于第一導(dǎo)體層400上的絕緣材料層。絕緣層402即為圖3A與圖;3B中的柵間絕緣層312。 之后，請(qǐng)參閱圖4C所示，在第二方向X上，在電荷捕捉結(jié)構(gòu)306上形成多個(gè)條狀的第二導(dǎo)體層404，且第二導(dǎo)體層404填入溝渠301。第二導(dǎo)體層404的形成方法例如是先在電荷捕捉結(jié)構(gòu)306上形成導(dǎo)體材料層，并填滿溝渠301。然后，進(jìn)行圖案化工藝，在第二方向 X上，移除溝渠301之外以及溝渠301中的部分導(dǎo)體材料層，以形成條狀的第二導(dǎo)體層404。 第二導(dǎo)體層404即為圖3A與圖;3B中的第二柵極310。以下將以圖IB中的記憶胞IOa為例來說明本發(fā)明實(shí)施例的記憶胞的操作方法。圖5A是依照本發(fā)明一實(shí)施例所繪示的記憶胞的程序化操作示意圖。請(qǐng)參閱圖5A 所示，當(dāng)對(duì)記憶胞IOa進(jìn)行程序化操作時(shí)，在第一柵極108施加電壓V1 ；在第二柵極110施加電壓V2 ；在第一摻雜區(qū)102施加電壓V3 ；在第二摻雜區(qū)104施加電壓V4 ；在基底100施加電壓V5。詳細(xì)地說，欲使用通道熱電子注入來對(duì)記憶胞IOa的右位元R執(zhí)行程序化操作 (即將電子存入第一柵極108下方的電荷捕捉結(jié)構(gòu)106中)時(shí)，電壓Vp V2為實(shí)質(zhì)上相同的相對(duì)高電壓，且例如介于9伏特至13伏特之間，，以使第一摻雜區(qū)102與第二摻雜區(qū)104 之間的通道為相對(duì)強(qiáng)地開啟(strongly turn-on)；電壓V3例如介于3. 5伏特至5. 5伏特之間；電壓V4例如為0伏特；電壓V5例如為0伏特。因此，電子可以被橫向電場(chǎng)(lateral electric field)加速，以注入第一柵極108下方的電荷捕捉結(jié)構(gòu)106中。同樣地，欲使用通道熱電子注入來對(duì)記憶胞IOa的左位元L執(zhí)行程序化操作(即將電子存入第二柵極110下方的電荷捕捉結(jié)構(gòu)106中)時(shí)，電壓Vp V2為實(shí)質(zhì)上相同的相對(duì)高電壓，且例如介于9伏特至13伏特之間，以使第一摻雜區(qū)102與第二摻雜區(qū)104之間的通道為相對(duì)強(qiáng)地開啟；電壓V3例如為0伏特；電壓V4例如介于3. 5伏特至5. 5伏特之間；電壓V5例如為0伏特。因此，電子可以被橫向電場(chǎng)加速，以注入第二柵極110下方的電荷捕捉結(jié)構(gòu)106中。此外，欲使用增強(qiáng)型通道熱電子注入來對(duì)記憶胞IOa的右位元R執(zhí)行程序化操作時(shí)，電壓V1例如介于9伏特至13伏特之間，以使第一柵極108下方的通道為相對(duì)強(qiáng)地開啟；電壓V2例如介于1. 5伏特至3伏特之間，以使第二柵極110下方的通道為相對(duì)弱地開啟(weakly turn-on)；電壓V3例如介于3. 5伏特至5. 5伏特之間；電壓V4例如為0伏特； 電壓V5例如為0伏特。藉由對(duì)第一柵極108施加相對(duì)高的電壓可以得到較高的垂直電場(chǎng) (vertical electric field)，且藉由對(duì)第二柵極110施加相對(duì)低的電壓可以得到較高的橫向電場(chǎng)，因此可以使程序化操作更有效率。同樣地，欲使用增強(qiáng)型通道熱電子注入來對(duì)記憶胞IOa的左位元L執(zhí)行程序化操作時(shí)，電壓V1例如介于1. 5伏特至3伏特之間，以使第一柵極108下方的通道為相對(duì)弱地開啟；電壓V2例如介于9伏特至13伏特之間，以使第二柵極 110下方的通道為相對(duì)強(qiáng)地開啟；電壓V3例如為0伏特；電壓V4例如介于3. 5伏特至5. 5 伏特之間；電壓V5例如為0伏特。藉由對(duì)第一柵極108施加相對(duì)低的電壓可以得到較高的橫向電場(chǎng)，且藉由對(duì)第二柵極110施加相對(duì)高的電壓可以得到較高的垂直電場(chǎng)，因此可以使程序化操作更有效率。在進(jìn)行上述的程序化操作之后，還可以進(jìn)一步地對(duì)記憶胞IOa中所儲(chǔ)存的資料進(jìn)行抹除操作。圖5B是依照本發(fā)明一實(shí)施例所繪示的記憶胞的抹除操作示意圖。請(qǐng)參閱圖5B所示，當(dāng)對(duì)已程序化的記憶胞IOa進(jìn)行抹除操作時(shí)，在第一柵極108施加電壓V6 ；在第二柵極 110施加電壓V7 ；在第一摻雜區(qū)102施加電SV8 ；在第二摻雜區(qū)104施加電SV9 ；在基底100 施加電壓V1Q。詳細(xì)地說，欲使用能帶以能帶熱空穴來對(duì)已程序化的記憶胞IOa的右位元R進(jìn)行抹除操作時(shí)，電壓V6例如介于-11伏特至-15伏特之間；電壓V7例如為0伏特、浮置或介于-11伏特至-15伏特之間；電壓V8例如介于4伏特至5伏特之間；電壓V9例如為0伏特或浮置；電壓Vltl例如為0伏特。因此，空穴被注入第一柵極108下方的電荷捕捉結(jié)構(gòu)106 中而與電子結(jié)合，以將記憶胞IOa的右位元R中所儲(chǔ)存的資料抹除。同樣地，欲使用能帶以能帶熱空穴來對(duì)已程序化的記憶胞IOa的左位元L進(jìn)行抹除操作時(shí)，電壓V6例如為0伏特、 浮置或介于-11伏特至-15伏特之間；電壓V7例如介于-11伏特至-15伏特之間；電壓V8 例如為0伏特或浮置；電壓V9例如介于4伏特至5伏特之間；電壓Vltl例如為0伏特。因此，空穴被注入第二柵極110下方的電荷捕捉結(jié)構(gòu)106中而與電子結(jié)合，以將記憶胞IOa的左位元L中所儲(chǔ)存的資料抹除。在進(jìn)行上述的程序化操作之后，也可以進(jìn)一步地對(duì)記憶胞IOa中所儲(chǔ)存的資料進(jìn)行讀取操作。圖5C是依照本發(fā)明一實(shí)施例所繪示的記憶胞的讀取操作示意圖。請(qǐng)參閱圖5C所示，當(dāng)對(duì)已程序化的記憶胞IOa進(jìn)行讀取操作時(shí)，在第一柵極108施加電壓V11 ；在第二柵極 110施加電壓V12 ；在第一摻雜區(qū)102施加電壓V13 ；在第二摻雜區(qū)104施加電壓V14 ；在基底 100施加電壓V15。
當(dāng)對(duì)記憶胞IOa的右位元R進(jìn)行讀取操作時(shí)，電壓V11例如介于0伏特至6伏特之間；電壓V12例如介于5伏特至9. 5伏特之間；電壓V13例如為0伏特；電壓V14例如介于0. 7 伏特至1.6伏特之間；電壓V15例如為0伏特。由于在讀取儲(chǔ)存于右位元R中的資料時(shí)，左位元L處的第二柵極110被施加了相對(duì)高的電壓，因此抑制了第二位元效應(yīng)，進(jìn)而增加了操作裕度。此外，在對(duì)記憶胞IOa的右位元R進(jìn)行讀取操作時(shí)，由于已對(duì)位于非讀取側(cè)的第二柵極110施加高電壓來抑制第二位元效應(yīng)，因此不需如同先前技術(shù)一般對(duì)第二摻雜區(qū)104 施加高電壓來抑制第二位元效應(yīng)，因而可以減輕讀取干擾的問題。同樣地，當(dāng)對(duì)記憶胞IOa 的左位元L進(jìn)行讀取操作時(shí)，電壓V11例如介于5伏特至9. 5伏特之間；電壓V12例如介于0 伏特至6伏特之間；電壓V13例如介于0. 7伏特至1. 6伏特之間；電壓V14例如為0伏特；電壓V15例如為0伏特。由于在讀取儲(chǔ)存于左位元L中的資料時(shí)，右位元R處的第一柵極108 被施加了相對(duì)高的電壓，因此抑制了第二位元效應(yīng)，進(jìn)而增加了操作裕度。此外，在對(duì)記憶胞IOa的左位元L進(jìn)行讀取操作時(shí)，由于已對(duì)位于非讀取側(cè)的第一柵極108施加高電壓來抑制第二位元效應(yīng)，因此不需如同先前技術(shù)一般對(duì)第一摻雜區(qū)102施加高電壓來抑制第二位元效應(yīng)，因而可以減輕讀取干擾的問題。特別一提的是，上述對(duì)記憶胞IOa的操作方法同樣可以應(yīng)用于操作記憶胞30a。本領(lǐng)域技術(shù)人員依據(jù)上述對(duì)記憶胞IOa的程序化、抹除、讀取操作應(yīng)可達(dá)成對(duì)記憶胞30a的程序化、抹除、讀取操作，因此本說明書在此不另行說明。綜上所述，本發(fā)明實(shí)施例的非揮發(fā)性記憶體具有交錯(cuò)配置的多條第一柵極與多條第二柵極，使得每一個(gè)記憶胞具有二個(gè)柵極，因此在進(jìn)行程序化操作時(shí)，可藉由對(duì)記憶胞的第一柵極與第二柵極施加適當(dāng)?shù)碾妷簛磉M(jìn)行通道熱電子注入或增強(qiáng)型通道熱電子注入，以增加程序化效率，進(jìn)而提高元件效能。此外，在對(duì)記憶胞進(jìn)行讀取操作時(shí)，可藉由對(duì)位于非讀取側(cè)的柵極施加高電壓來抑制第二位元效應(yīng)，以增加操作裕度。另外，在對(duì)記憶胞進(jìn)行讀取操作時(shí)，由于已對(duì)位于非讀取側(cè)的柵極施加高電壓來抑制第二位元效應(yīng)，因此不需如同先前技術(shù)一般對(duì)位于非讀取側(cè)的柵極下方的摻雜區(qū)施加高電壓來抑制第二位元效應(yīng)，使得讀取干擾可以被有效地減輕。以上所述，僅是本發(fā)明的較佳實(shí)施例而已，并非對(duì)本發(fā)明作任何形式上的限制，雖然本發(fā)明已以較佳實(shí)施例揭露如上，然而并非用以限定本發(fā)明，任何熟悉本專業(yè)的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍內(nèi)，當(dāng)可利用上述揭示的方法及技術(shù)內(nèi)容作出些許的更動(dòng)或修飾為等同變化的等效實(shí)施例，但凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對(duì)以上實(shí)施例所作的任何簡(jiǎn)單修改、等同變化與修飾，均仍屬于本發(fā)明技術(shù)方案的范圍內(nèi)。
權(quán)利要求
1.一種非揮發(fā)性記憶體，其特征在于其包括 一基底；多個(gè)條狀的第一摻雜區(qū)，配置于該基底中并沿一第一方向延伸； 多個(gè)條狀的第二摻雜區(qū)，配置于該基底中并沿該第一方向延伸，且該些第二摻雜區(qū)與該些第一摻雜區(qū)交替排列；一電荷捕捉結(jié)構(gòu)，配置于該基底上；多個(gè)條狀的第一柵極，配置于該電荷捕捉結(jié)構(gòu)上并沿該第一方向延伸，且每一第一柵極位于該些第一摻雜區(qū)的其中一者上；多個(gè)條狀的第二棚極，配置于該電荷捕捉結(jié)構(gòu)上并沿一第二方向延伸，且位于該些第二摻雜區(qū)上，其中該第二方向與該第一方向交錯(cuò)；以及一柵間絕緣層，配置于該些第一柵極與該些第二柵極之間；其中相鄰的該第一摻雜區(qū)與該第二摻雜區(qū)以及位于相鄰的該第一摻雜區(qū)與該第二摻雜區(qū)之間的該第一柵極、該第二柵極與該電荷捕捉結(jié)構(gòu)定義出一記憶胞。
2.根據(jù)權(quán)利要求1所述的非揮發(fā)性記憶體，其特征在于其中該些第一柵極的寬度大于該些第一摻雜區(qū)的寬度。
3.根據(jù)權(quán)利要求1所述的非揮發(fā)性記憶體，其特征在于其中所述的基底中具有多個(gè)溝渠，每一第一摻雜區(qū)位于該些溝渠的其中一者下方，每一第一柵極位于該些溝渠的其中一者的底部，且在該第二方向上，該些第二柵極填入該些溝渠。
4.一種非揮發(fā)性記憶體的制造方法，其特征在于其包括以下步驟 提供一基底；在該基底上形成一電荷捕捉結(jié)構(gòu)；在該電荷捕捉結(jié)構(gòu)上形成多個(gè)條狀的第一絕緣層，且該些第一絕緣層沿一第一方向延伸；在每一第一絕緣層的側(cè)壁上形成一導(dǎo)體間隙壁，且該些導(dǎo)體間隙壁沿該第一方向延伸；以該些第一絕緣層與該些導(dǎo)體間隙壁為罩幕，進(jìn)行離子植入工藝，以在該基底中形成多個(gè)條狀的摻雜區(qū)，且該些摻雜區(qū)沿該第一方向延伸；在該電荷捕捉結(jié)構(gòu)上形成一第一導(dǎo)體層，該第一導(dǎo)體層覆蓋該些導(dǎo)體間隙壁且暴露出該些第一絕緣層；在該第一導(dǎo)體層上與該些第一絕緣層上形成一第二絕緣層，該第二絕緣層在該第一方向上暴露出部分該第一導(dǎo)體層；在該第二絕緣層與該第一導(dǎo)體層上形成一第二導(dǎo)體層；以及將該第二導(dǎo)體層與該第二絕緣層所暴露出的該第一導(dǎo)體層圖案化，以在一第二方向上形成多個(gè)條狀的第三導(dǎo)體層，其中該第二方向與該第一方向交錯(cuò)。
5.根據(jù)權(quán)利要求4所述的非揮發(fā)性記憶體的制造方法，其特征在于其中每一第一絕緣層與其側(cè)壁上的導(dǎo)體間隙壁具有一總寬度，每第一絕緣層的寬度大于該總寬度的四分之一且小于該總寬度的二分之一。
6.一種非揮發(fā)性記憶體的制造方法，其特征在于其包括以下步驟 提供一基底；在該基底中形成多個(gè)溝渠，且該些溝渠沿一第一方向延伸； 在該基底上形成一電荷捕捉結(jié)構(gòu)；在該些溝渠之間以及該些溝渠底部的該基底中形成多個(gè)摻雜區(qū)，且該些摻雜區(qū)沿該第一方向延伸；在該些溝渠底部形成一第一導(dǎo)體層，且該第一導(dǎo)體層沿該第一方向延伸； 在該第一導(dǎo)體層上形成一絕緣層；以及在一第二方向上，在該電荷捕捉結(jié)構(gòu)上形成多個(gè)條狀的第二導(dǎo)體層，且該些第二導(dǎo)體層填入該些溝渠，其中該第二方向與該第一方向交錯(cuò)。
7.根據(jù)權(quán)利要求6所述的非揮發(fā)性記憶體的制造方法，其特征在于其中所述的第一導(dǎo)體層的形成方法包括在該電荷捕捉結(jié)構(gòu)上形成一導(dǎo)體材料層，并填滿該些溝渠；以及進(jìn)行蝕刻工藝，移除部分該導(dǎo)體材料層，且保留位于該些溝渠底部的部分該導(dǎo)體材料層。
8.根據(jù)權(quán)利要求6所述的非揮發(fā)性記憶體的制造方法，其特征在于其中所述的絕緣層的形成方法包括在該電荷捕捉結(jié)構(gòu)上形成一絕緣材料層，并填滿該些溝渠；以及進(jìn)行蝕刻工藝，移除部分該絕緣材料層，且保留位于該第一導(dǎo)體層上的部分該絕緣材料層。
9.根據(jù)權(quán)利要求6所述的非揮發(fā)性記憶體的制造方法，其特征在于其中該些第二導(dǎo)體層的形成方法包括在該電荷捕捉結(jié)構(gòu)上形成一導(dǎo)體材料層，并填滿該些溝渠；以及進(jìn)行圖案化工藝，在該第二方向上移除部分該導(dǎo)體材料層。
10.一種記憶胞的操作方法，其特征在于其包括以下步驟提供一記憶胞，該記憶胞是根據(jù)權(quán)利要求1或3所述的記憶胞，當(dāng)進(jìn)行一程序化操作時(shí)，在該第一柵極施加一第一電壓；在該第二柵極施加一第二電壓；在該第一摻雜區(qū)施加一第三電壓；在該第二摻雜區(qū)施加一第四電壓；在該基底施加一第五電壓。
11.根據(jù)權(quán)利要求10所述的記憶胞的操作方法，其特征在于其中當(dāng)該程序化操作由通道熱電子注入執(zhí)行時(shí)，該第一電壓與該第二電壓實(shí)質(zhì)上相同，其中該第一電壓介于9伏特至13伏特之間；該第二電壓介于9伏特至13伏特之間；該第三電壓與該第四電壓其中之一為0伏特，且該第三電壓與該第四電壓其中的另一個(gè)介于3. 5伏特至5. 5伏特之間；該第五電壓為0伏特。
12.根據(jù)權(quán)利要求10所述的記憶胞的操作方法，其特征在于其中當(dāng)該程序化操作由增強(qiáng)型通道熱電子注入執(zhí)行時(shí)，該第一電壓與該第二電壓其中之一介于9伏特至13伏特之間，且該第一電壓與該第二電壓其中的另一個(gè)介于1.5伏特至3伏特之間；該第三電壓與該第四電壓其中之一為0伏特，且該第三電壓與該第四電壓其中的另一個(gè)介于3. 5伏特至5. 5 伏特之間；該第五電壓為0伏特。
13.一種非揮發(fā)性記憶體的制造方法，其特征在于其包括 提供一基底；在該基底中形成多個(gè)條狀的第一摻雜區(qū)與多個(gè)條狀的第二摻雜區(qū)，該些第一摻雜區(qū)與該些第二摻雜區(qū)沿一第一方向延伸，且該些第一摻雜區(qū)與該些第二摻雜區(qū)交替排列； 在該基底上形成一電荷捕捉結(jié)構(gòu)；在該電荷捕捉結(jié)構(gòu)上形成多個(gè)條狀的第一柵極，該些第一柵極沿該第一方向延伸，且每一第一柵極位于該些第一摻雜區(qū)的其中一者上；在該電荷捕捉結(jié)構(gòu)上形成多個(gè)條狀的第二柵極，該些第二柵極沿一第二方向延伸，且位于該些第二摻雜區(qū)上，其中該第二方向與該第一方向交錯(cuò)；以及在該些第一柵極與該些第二柵極之間形成一柵間絕緣層。
14.根據(jù)權(quán)利要求13所述的非揮發(fā)性記憶體的制造方法，其特征在于其中該些第一柵極、該些第二柵極與該柵間絕緣層的形成方法包括在該電荷捕捉結(jié)構(gòu)上形成多個(gè)條狀的第一絕緣層，且該些第一絕緣層沿該第一方向延伸；在每一第一絕緣層的側(cè)壁上形成一導(dǎo)體間隙壁，且該些導(dǎo)體間隙壁沿該第一方向延伸；在該電荷捕捉結(jié)構(gòu)上形成一第一導(dǎo)體層，該第一導(dǎo)體層覆蓋該些導(dǎo)體間隙壁且暴露出該些第一絕緣層；在該第一導(dǎo)體層上與該些第一絕緣層上形成一第二絕緣層，該第二絕緣層在該第一方向上暴露出部分該第一導(dǎo)體層；在該第二絕緣層與該第一導(dǎo)體層上形成一第二導(dǎo)體層；以及將該第二導(dǎo)體層與該第二絕緣層所暴露出的該第一導(dǎo)體層圖案化，以在該第二方向上形成多個(gè)條狀的第三導(dǎo)體層，其中該些第三導(dǎo)體層以及位于其下方的該第一導(dǎo)體層構(gòu)成該些第二柵極。
15.根據(jù)權(quán)利要求14所述的非揮發(fā)性記憶體的制造方法，其特征在于其中每一第一絕緣層與其側(cè)壁上的導(dǎo)體間隙壁具有一總寬度，每第一絕緣層的寬度大于該總寬度的四分之一且小于該總寬度的二分之一。
全文摘要
本發(fā)明是有關(guān)于一種非揮發(fā)性記憶體及其制造方法與記憶胞的操作方法。該非揮發(fā)性記憶體包括基底、第一與第二摻雜區(qū)、電荷捕捉結(jié)構(gòu)、第一與第二柵極、柵間絕緣層。第一與第二摻雜區(qū)配置于基底中并沿第一方向延伸，且彼此交替排列。電荷捕捉結(jié)構(gòu)配置于基底上。第一與第二柵極配置于電荷捕捉結(jié)構(gòu)上。第一柵極沿第一方向延伸。每一第一柵極位于一個(gè)第一摻雜區(qū)上。第二柵極沿第二方向延伸，且位于第二摻雜區(qū)上。柵間絕緣層配置于第一與第二柵極之間。相鄰的第一與第二摻雜區(qū)以及位于二者之間的第一與第二柵極、電荷捕捉結(jié)構(gòu)定義出記憶胞。藉此本發(fā)明可抑制第二位元效應(yīng)，增加操作裕度。本發(fā)明還提供了一種非揮發(fā)性記憶體的制造方法及記憶胞的操作方法。
文檔編號(hào)H01L21/8247GK102479790SQ20101057144
公開日2012年5月30日 申請(qǐng)日期2010年11月23日 優(yōu)先權(quán)日2010年11月23日
發(fā)明者盧道政, 吳冠緯, 張耀文, 楊怡箴 申請(qǐng)人:旺宏電子股份有限公司